JP2745597B2 - ＢｉＣＭＯＳ集積回路 - Google Patents
ＢｉＣＭＯＳ集積回路Info
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- JP2745597B2 JP2745597B2 JP63308209A JP30820988A JP2745597B2 JP 2745597 B2 JP2745597 B2 JP 2745597B2 JP 63308209 A JP63308209 A JP 63308209A JP 30820988 A JP30820988 A JP 30820988A JP 2745597 B2 JP2745597 B2 JP 2745597B2
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- semiconductor layer
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- conductive type
- concentration semiconductor
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は同一基板上にバイポーラ・トランジタスと相
補型MOSトランジスタを有するBiCMOS集積回路に関す
る。
補型MOSトランジスタを有するBiCMOS集積回路に関す
る。
BiCMOS集積回路は、バイポーラ・トランジスタ（以下
Bip Trと記す）と相補型MOSトランジスタ（以下CMOSと
記す）の各々の有する長所を組合わせて形成する半導体
装置であり、Bip Trの高周波特性の優れている利点、CM
OSの低消費電力である利点を損なわない様に同一半導体
基板内に形成する必要がある。
Bip Trと記す）と相補型MOSトランジスタ（以下CMOSと
記す）の各々の有する長所を組合わせて形成する半導体
装置であり、Bip Trの高周波特性の優れている利点、CM
OSの低消費電力である利点を損なわない様に同一半導体
基板内に形成する必要がある。
又一工程でBip TrとCMOSを同時に形成して製造工期を
短縮する事,Bip TrとCMOSの拡散層領域を互いに兼用し
て素子領域を小型化する事が必要条件である。
短縮する事,Bip TrとCMOSの拡散層領域を互いに兼用し
て素子領域を小型化する事が必要条件である。
ところで高性能なCMOSではゲート長が１μｍ程度のも
のを用いる。ゲート長が１μｍ近傍になると、ソース，
ドレイン間に強電界が加わりホットキャリアが発生し
て、MOS特性劣化の原因となる。その為一般的にドレイ
ン領域に、高濃度と低濃度領域を設けてソース・ドレイ
ン間の電界強度を緩和してホットキャリアの発生を抑え
るMOSトランジスタ構造が用いられている。BiCMOS集積
回路に於いても上述した対策を施したCMOS構造を用い
る。
のを用いる。ゲート長が１μｍ近傍になると、ソース，
ドレイン間に強電界が加わりホットキャリアが発生し
て、MOS特性劣化の原因となる。その為一般的にドレイ
ン領域に、高濃度と低濃度領域を設けてソース・ドレイ
ン間の電界強度を緩和してホットキャリアの発生を抑え
るMOSトランジスタ構造が用いられている。BiCMOS集積
回路に於いても上述した対策を施したCMOS構造を用い
る。
第３図は従来のBiCMOS集積回路の断面図である。
この従来例をその製造工程に沿って説明する。
図中に於いて１はｐ型シリコン基板、２はｎ型埋込
層、３はｐ型埋込層、４はｎ型エピタキシャル層、５は
ｐウェル、６は素子間を分離するフィールド絶縁膜であ
る。このような半導体チップの素子領域表面にゲート絶
縁膜７を設けBip Tr領域にベース層24を選択的に設け
る。
層、３はｐ型埋込層、４はｎ型エピタキシャル層、５は
ｐウェル、６は素子間を分離するフィールド絶縁膜であ
る。このような半導体チップの素子領域表面にゲート絶
縁膜７を設けBip Tr領域にベース層24を選択的に設け
る。
その後ゲート電極8,9を選択的に形成する。
次にゲート電極８をマスク材として第１のｎ型不純物
原子をイオン注入してnMOSの第１のソース・ドレイン領
域10−1,10−２を形成する。更に第１のｎ型不純物原子
より拡散速度の遅い第２のｎ型不純物原子を第１のｎ型
不純物原子より高濃度に、nMOSの第１のソース・ドレイ
ン領域にイオン注入してnMOSの第２のソース・ドレイン
領域11−1,11−２を形成する。
原子をイオン注入してnMOSの第１のソース・ドレイン領
域10−1,10−２を形成する。更に第１のｎ型不純物原子
より拡散速度の遅い第２のｎ型不純物原子を第１のｎ型
不純物原子より高濃度に、nMOSの第１のソース・ドレイ
ン領域にイオン注入してnMOSの第２のソース・ドレイン
領域11−1,11−２を形成する。
次にnMOSと同様にして第１のｐ型不純物原子をイオン
注入してpMOSの第１のソース・ドレイン領域12−1,12−
２を形成し、更に第１のｐ型不純物原子より拡散速度の
遅い第２のｐ型不純物原子を第１のｐ型不純物原子より
高濃度にベース層24及びpMOSの第１のソース・ドレイン
領域にイオン注入してベース電極形成領域25,第２のソ
ース・ドレイン領域（13−1,13−２）を形成する。
注入してpMOSの第１のソース・ドレイン領域12−1,12−
２を形成し、更に第１のｐ型不純物原子より拡散速度の
遅い第２のｐ型不純物原子を第１のｐ型不純物原子より
高濃度にベース層24及びpMOSの第１のソース・ドレイン
領域にイオン注入してベース電極形成領域25,第２のソ
ース・ドレイン領域（13−1,13−２）を形成する。
その後全面に層間絶縁膜20を設けて選択的に開孔窓を
形成し全面に多結晶シリコン膜14を形成して選択的にＮ
型不純物原子をイオン注入してエミッタ領域26を形成す
る。
形成し全面に多結晶シリコン膜14を形成して選択的にＮ
型不純物原子をイオン注入してエミッタ領域26を形成す
る。
次に全面にアルミニウム等の金属膜を全面に被着して
選択的にアルミニウム及び多結晶シリコン膜を選択エッ
チして各電極を形成する。
選択的にアルミニウム及び多結晶シリコン膜を選択エッ
チして各電極を形成する。
上述した従来のBiCMOS集積回路は同一半導体基板上に
CMOS領域、及びBip Tr領域をそれぞれ独立に設けてCMOS
及びBip Trを形成していたので集積度の向上が困難であ
るという欠点がある。
CMOS領域、及びBip Tr領域をそれぞれ独立に設けてCMOS
及びBip Trを形成していたので集積度の向上が困難であ
るという欠点がある。
本発明のBiCMOS集積回路は、半導体チップ表面の第１
導電型半導体層上にゲート絶縁膜を介して設けられたゲ
ート電極及び前記ゲート電極直下部を挟んで選択的に設
けられた第２導電型低濃度半導体層と前記第２導電型低
濃度半導体層に設けられた第２導電型高濃度半導体層か
らなるソース（又はドレイン）領域を有するMOSトラン
ジスタと、前記第２導電型低濃度半導体層に前記第２導
電型高濃度半導体層と離れてて設けられた第１導電型エ
ミッタ領域を有するバイポーラ・トランジスタとを含む
というものである。
導電型半導体層上にゲート絶縁膜を介して設けられたゲ
ート電極及び前記ゲート電極直下部を挟んで選択的に設
けられた第２導電型低濃度半導体層と前記第２導電型低
濃度半導体層に設けられた第２導電型高濃度半導体層か
らなるソース（又はドレイン）領域を有するMOSトラン
ジスタと、前記第２導電型低濃度半導体層に前記第２導
電型高濃度半導体層と離れてて設けられた第１導電型エ
ミッタ領域を有するバイポーラ・トランジスタとを含む
というものである。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を示す半導体チップの
断面図である。
断面図である。
図中Ａ部分はnMOSであるが従来と同じ構造であるので
説明を省略する。Ｂ部分が本発明を用いて形成したpMOS
とnpnBip Trであり以後Ｂ部分について説明する。ｐ型
シリコン基板１上にｎ型埋込層２、ｎ型エピタキシャル
層４、エピタキシャル層４を選択酸化して素子領域を形
成してなる半導体チップ表面のｎ型エピタキシャル層４
上にゲート絶縁膜７を有している。又、選択的に形成し
たゲート電極8,9を有しゲート電極直下及びコレクタ電
極形成領域を除く部分（Ｂ）にボロン原子を例えば５×
10131/cm2程度イオン注入してｐ型低濃度半導体層12−
1,12−２が形成されている。更にｐ型低濃度半導体層12
−1,12−２にはそれぞれ選択的にフッ化ボロン原子を例
えば５×10151/cm2イオン注入してｐ型高濃度半導体層1
371,13−２が形成されている。
説明を省略する。Ｂ部分が本発明を用いて形成したpMOS
とnpnBip Trであり以後Ｂ部分について説明する。ｐ型
シリコン基板１上にｎ型埋込層２、ｎ型エピタキシャル
層４、エピタキシャル層４を選択酸化して素子領域を形
成してなる半導体チップ表面のｎ型エピタキシャル層４
上にゲート絶縁膜７を有している。又、選択的に形成し
たゲート電極8,9を有しゲート電極直下及びコレクタ電
極形成領域を除く部分（Ｂ）にボロン原子を例えば５×
10131/cm2程度イオン注入してｐ型低濃度半導体層12−
1,12−２が形成されている。更にｐ型低濃度半導体層12
−1,12−２にはそれぞれ選択的にフッ化ボロン原子を例
えば５×10151/cm2イオン注入してｐ型高濃度半導体層1
371,13−２が形成されている。
その後に全面に層間絶縁膜20を形成して選択的にコレ
クタ，エミッタ，ベース，ソース，ドレイン，ゲートの
各々の開孔窓を形成する。この時ソース又はドレインの
開孔窓とベース開孔窓17−２は兼用しており一つしかな
い。次に全面に多結晶シリコン膜14を形成後ヒ素等から
なるＮ型の不純物原子を例えば１×10161/cm2選択的に
イオン注入してｎ型エミッタ領域15をｐ型低濃度半導体
層12−１にｐ型高濃度半導体層13−１と離して形成し、
全面にアルミニウム等の金属膜を被着し金属膜及び多結
晶シリコン膜を選択的にエッチングしてトランジスタの
各電極を形成し第１図に示す断面図の状態を有するBiCM
OS集積回路を得る。
クタ，エミッタ，ベース，ソース，ドレイン，ゲートの
各々の開孔窓を形成する。この時ソース又はドレインの
開孔窓とベース開孔窓17−２は兼用しており一つしかな
い。次に全面に多結晶シリコン膜14を形成後ヒ素等から
なるＮ型の不純物原子を例えば１×10161/cm2選択的に
イオン注入してｎ型エミッタ領域15をｐ型低濃度半導体
層12−１にｐ型高濃度半導体層13−１と離して形成し、
全面にアルミニウム等の金属膜を被着し金属膜及び多結
晶シリコン膜を選択的にエッチングしてトランジスタの
各電極を形成し第１図に示す断面図の状態を有するBiCM
OS集積回路を得る。
本実施例においてはｎ型エピタキシャル層４をBip Tr
のコレクタ領域、pMOSのウェルと兼用し、ｐ型低濃度半
導体層12−１をベース領域及びソース（又はドレイン）
領域と兼用し且電極も兼用しているので、従来のBiCMOS
集積回路と比べ大幅に集積度を向上する事ができる。
のコレクタ領域、pMOSのウェルと兼用し、ｐ型低濃度半
導体層12−１をベース領域及びソース（又はドレイン）
領域と兼用し且電極も兼用しているので、従来のBiCMOS
集積回路と比べ大幅に集積度を向上する事ができる。
第２図は本発明の第２の実施例を示す半導体チップの
断面図である。
断面図である。
図中Ａ′部分がnMOS,B′部分がnpnBip TrとpMOSであ
り以後Ｂ′部分についてのみ説明する。
り以後Ｂ′部分についてのみ説明する。
ｐ型シリコン基板１上にｎ型埋込層2,n型エピタキシ
ャル層４を形成するまでは第１の実施例と同様である。
ャル層４を形成するまでは第１の実施例と同様である。
次に選択酸化により、コレクタ電極形成領域及びMOST
形領域を分離して形成し、選択的にMOS領域のみゲート
絶縁膜を形成する。次に全面に高濃度のリン原子を含ん
だ多結晶シリコン膜を選択的に形成してコレクタ22及び
ゲート電極8,9を形成する。
形領域を分離して形成し、選択的にMOS領域のみゲート
絶縁膜を形成する。次に全面に高濃度のリン原子を含ん
だ多結晶シリコン膜を選択的に形成してコレクタ22及び
ゲート電極8,9を形成する。
次にゲート電極直下を除くMOST形成領域に低濃度のボ
ロン原子をイオン注入してｐ型低濃度半導体層12−１、
…を形成する。
ロン原子をイオン注入してｐ型低濃度半導体層12−１、
…を形成する。
次に全面に気相成長酸化膜を形成し異方性エッチを行
なってコレクタ及びゲート電極側壁に絶縁膜のサイドウ
ォール21を厚さ0.1〜0.3μｍ形成する。
なってコレクタ及びゲート電極側壁に絶縁膜のサイドウ
ォール21を厚さ0.1〜0.3μｍ形成する。
その後ｐ型低濃度半導体層12−１、…に選択的にフッ
化ボロン原子を高濃度にイオン注入してｐ型高濃度半導
体層13−１、…を形成し全面に層間絶縁膜を形成する。
化ボロン原子を高濃度にイオン注入してｐ型高濃度半導
体層13−１、…を形成し全面に層間絶縁膜を形成する。
次に層間絶縁膜に選択的に開孔窓を形成してコレク
タ，エミッタ，ベース，ソース，ドレイン，ゲートの各
電極を形成する為の開孔窓を形成する。この時ソース又
はドレインの開孔窓とベースの開孔窓は兼用している。
次に全面に多結晶シリコン膜を形成後ヒ素等のｎ型不純
物原子を選択的にイオン注入してｐ型低濃度半導体層12
−１にｐ型高濃度半導体層1371と離してｎ型エミッタ領
域15を形成する。
タ，エミッタ，ベース，ソース，ドレイン，ゲートの各
電極を形成する為の開孔窓を形成する。この時ソース又
はドレインの開孔窓とベースの開孔窓は兼用している。
次に全面に多結晶シリコン膜を形成後ヒ素等のｎ型不純
物原子を選択的にイオン注入してｐ型低濃度半導体層12
−１にｐ型高濃度半導体層1371と離してｎ型エミッタ領
域15を形成する。
次にアルミニウム等の配線層を被着後にアルミニウ
ム、多結晶シリコン膜を同時にエッチングしてコレク
タ，エミッタ，ベース，ソース，ドレイン，ゲートの各
電極を形成し第２図に示す第２の実施例の断面図の状態
となる。
ム、多結晶シリコン膜を同時にエッチングしてコレク
タ，エミッタ，ベース，ソース，ドレイン，ゲートの各
電極を形成し第２図に示す第２の実施例の断面図の状態
となる。
本実施例によれば第１の実施例と同様にｎ型エピタキ
シャル層４をコレクタ領域、ウェルと兼用し、ｐ型低濃
度半導体層をベース領域及びソース（又はドレイン）領
域と兼用している為大幅に素子領域を縮小する事ができ
る。
シャル層４をコレクタ領域、ウェルと兼用し、ｐ型低濃
度半導体層をベース領域及びソース（又はドレイン）領
域と兼用している為大幅に素子領域を縮小する事ができ
る。
又コレクタ引出領域27とMOS形成領域をフィールド絶
縁膜により分離している為ｐ型低濃度半導体層形成後、
この層の不純物原子がコレクタ引出領域まで拡散する事
を防止でき、歩留りの高いBiCMOS集積回路を得る事がで
きる。
縁膜により分離している為ｐ型低濃度半導体層形成後、
この層の不純物原子がコレクタ引出領域まで拡散する事
を防止でき、歩留りの高いBiCMOS集積回路を得る事がで
きる。
又ゲート電極の側壁とはサイドウォールを形成してい
る為ｐ型低濃度半導体層とｐ型高濃度半導体層間の距離
を安定に形成できるのでホットキャリアの発生等を確実
に抑える事ができ信頼性上優れたBiCMOS集積回路を得る
事ができる。
る為ｐ型低濃度半導体層とｐ型高濃度半導体層間の距離
を安定に形成できるのでホットキャリアの発生等を確実
に抑える事ができ信頼性上優れたBiCMOS集積回路を得る
事ができる。
以上説明したように本発明は、CMOSの低濃度ソース
（又はドレイン）領域内にBip Trのエミッタ領域を形成
することにより、素子形成領域の大きさがCMOS集積回路
とほぼ同等の大きさとなり、集積度が高く且つBip Trと
同等の高周波特性,CMOSと同等の低消費電力を有するBiC
MOS集積回路を得る事ができる。
（又はドレイン）領域内にBip Trのエミッタ領域を形成
することにより、素子形成領域の大きさがCMOS集積回路
とほぼ同等の大きさとなり、集積度が高く且つBip Trと
同等の高周波特性,CMOSと同等の低消費電力を有するBiC
MOS集積回路を得る事ができる。
第１図は本発明の第１の実施例を示す半導体チップの断
面図、第２図は本発明の第２の実施例を示す半導体チッ
プの断面図、第３図は従来のBiCMOS集積回路を示す半導
体チップの断面図である。 １……ｐ型シリコン基板、２……ｎ型埋込層、３……ｐ
型埋込層、４……ｎ型エピタキシャル層、５……ｐウェ
ル、６……フィールド絶縁膜、７……ゲート絶縁膜、８
……nMOSのゲート電極、９……pMOSのゲート電極、10−
1,10−２……ｎ型低濃度半導体層、11−1,11−２……ｎ
型高濃度半導体層、12−1,12−２……ｐ型低濃度半導体
層、13−1,13−２……ｐ型高濃度半導体層、14……多結
晶シリコン膜、15……ｎ型エミッタ領域、16−1,16−２
……ゲートのアルミニウム電極、17−１……ソース又は
ドレイン電極、17−２……ソース又はドレインとベース
を兼用した電極、18……エミッタ電極、19……コレクタ
電極、20……層間絶縁膜、21……サイドウォール、22…
…ゲート電極と同時に形成したコレクタ電極、23……ベ
ース電極、24……ベース層、25……ベース電極形成領
域、26……エミッタ領域、27……コレクタ引出領域。
面図、第２図は本発明の第２の実施例を示す半導体チッ
プの断面図、第３図は従来のBiCMOS集積回路を示す半導
体チップの断面図である。 １……ｐ型シリコン基板、２……ｎ型埋込層、３……ｐ
型埋込層、４……ｎ型エピタキシャル層、５……ｐウェ
ル、６……フィールド絶縁膜、７……ゲート絶縁膜、８
……nMOSのゲート電極、９……pMOSのゲート電極、10−
1,10−２……ｎ型低濃度半導体層、11−1,11−２……ｎ
型高濃度半導体層、12−1,12−２……ｐ型低濃度半導体
層、13−1,13−２……ｐ型高濃度半導体層、14……多結
晶シリコン膜、15……ｎ型エミッタ領域、16−1,16−２
……ゲートのアルミニウム電極、17−１……ソース又は
ドレイン電極、17−２……ソース又はドレインとベース
を兼用した電極、18……エミッタ電極、19……コレクタ
電極、20……層間絶縁膜、21……サイドウォール、22…
…ゲート電極と同時に形成したコレクタ電極、23……ベ
ース電極、24……ベース層、25……ベース電極形成領
域、26……エミッタ領域、27……コレクタ引出領域。
Claims (1)
- 【請求項１】半導体チップ表面の第１導電型半導体層上
にゲート絶縁膜を介して設けられたゲート電極及び前記
ゲート電極直下部を挟んで選択的に設けられた第２導電
型低濃度半導体層と前記第２導電型低濃度半導体層に設
けられた第２導電型高濃度半導体層からなるソース（又
はドレイン）領域を有するMOSトランジスタと、前記第
２導電型低濃度半導体層に前記第２導電型高濃度半導体
層と離れて設けられた第１導電型エミッタ領域を有する
バイポーラ・トランジスタとを含むことを特徴とするBi
CMOS集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63308209A JP2745597B2 (ja) | 1988-12-05 | 1988-12-05 | ＢｉＣＭＯＳ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63308209A JP2745597B2 (ja) | 1988-12-05 | 1988-12-05 | ＢｉＣＭＯＳ集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02153561A JPH02153561A (ja) | 1990-06-13 |
| JP2745597B2 true JP2745597B2 (ja) | 1998-04-28 |
Family
ID=17978235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63308209A Expired - Lifetime JP2745597B2 (ja) | 1988-12-05 | 1988-12-05 | ＢｉＣＭＯＳ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2745597B2 (ja) |
-
1988
- 1988-12-05 JP JP63308209A patent/JP2745597B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02153561A (ja) | 1990-06-13 |
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