JPH03214666A - 電荷転送デバイスを含む半導体装置およびその製造方法 - Google Patents

電荷転送デバイスを含む半導体装置およびその製造方法

Info

Publication number
JPH03214666A
JPH03214666A JP2009577A JP957790A JPH03214666A JP H03214666 A JPH03214666 A JP H03214666A JP 2009577 A JP2009577 A JP 2009577A JP 957790 A JP957790 A JP 957790A JP H03214666 A JPH03214666 A JP H03214666A
Authority
JP
Japan
Prior art keywords
type
region
conductivity type
charge transfer
transfer device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2009577A
Other languages
English (en)
Other versions
JPH07109861B2 (ja
Inventor
Minoru Taguchi
実 田口
Kazuo Kihara
木原　和雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2009577A priority Critical patent/JPH07109861B2/ja
Priority to US07/641,921 priority patent/US5220190A/en
Priority to EP91100587A priority patent/EP0443326B1/en
Priority to DE69129129T priority patent/DE69129129T2/de
Priority to KR91000879A priority patent/KR960008861B1/ko
Publication of JPH03214666A publication Critical patent/JPH03214666A/ja
Publication of JPH07109861B2 publication Critical patent/JPH07109861B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H01L27/1057—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components comprising charge coupled devices [CCD] or charge injection devices [CID]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、特に電荷転送デバイスと、バイボーラ１・
ランジスタと、ＭＯＳＦＥＴとを同一チツプ上に集積形
成した電荷転送デバイスを含む半導体装置およびその製
造方法に関する。
（従来の技術） 従来、電荷転送デバイス（ＣＴＤ）のひとつであるＣＣ
Ｄは、ｎチャネル型ＭＯＳＦＥＴと共に１チップ上に形
成されている。
このような、ＣＣＤと共に形成されているｎチャネル型
ＭＯＳＦＥＴは、ＣＣＤディレイラインとＣＣＤ駆動回
路、サンプルホールド回路、出力回路、クロツクドライ
バー回路等を構成している。
また、その電源電圧は、１２■、あるいは９■仕様であ
った。最近では、低消費電力化に伴い、ＭＯＳＦＥＴの
ＣＭＯＳ化、また、同時に、別チ６ ップ上に形成されているバイポーラＩＣと電源電圧を揃
えるために、電源電圧の５Ｖ化が行われている。
しかしながら、電源電圧が５■仕様と低くなってくると
、従来の１２Ｖ，９Ｖ仕様に比較し、ＭＯＳＦＥＴで構
成されているサンプルホールド回路や、出力回路等のオ
ペアンプの出力の直線性が悪くなる。オペアンプの出力
の直線性が悪くなると、ダイソートテスト時において、
特性不良により、歩留りが落ちてしまう。
また、ＣＯＤを用いたＣＣＤディレイラインにおいては
、周知の如く、信号を遅らせる機能のみであり、この信
号を処理する回路は、ほとんどが別チップ上に形成され
ているバイポーラＩＣとなっている。
ここで、ＣＣＤと、バイポーラトランジスタとを同一チ
ップ上に形成し、例えばＭＯＳＦＥＴにより形成されて
いるサンプルホールド回路や、出力回路等のオペアンプ
を、動作の速いバイポーラトランジスタに置換えれば、
出力特性の直線性が悪かった点を改善でき、歩留りの向
上、および高性能化が可能となる。
さらに、ＣＣＤの信号を処理するバイポーラＩＣをも同
一チップ上に形成すれば、スペースメリット、製造コス
トダウン、機能拡大、およびシステムの簡略化を達成す
ることができる。
ところが、ＣＯＤが存在していることにより、このＣＣ
Ｄの電荷転送における転送クロックの漏れ等が原因で、
ＣＣＤと、バイポーラ１・ランジスタとを同一チップ上
に存在させることが困難となっていた。
これは、バイポーラ１・ランジスタが、転送クロックの
漏れの影響を著しく受け、その特性に悪影響を及し、製
品としての信頼性が不充分となってしまうためである。
（発明が解決しようとする課題） この発明は、上記のような点に鑑み為されたもので、電
荷転送デバイスと、バイポーラトランジスタとを同一チ
ップ上に、製品としての信頼性を低下させることなく共
存させた電荷転送デバイスを含む半導体装置およびその
製造方法を提供することを目的とする。
［発明の構成コ （課題を解決するための手段） この発明の第１の電荷転送デバイスを含む半導体装置は
、 （イ）　半導体基板と、 前記半導体基板内に、これと互いに絶縁されて形成され
た少なくとも３つの第１、第２、第３の能動素子形成領
域と、 前記第１の能動素子形成領域内に形成された電荷転送デ
バイスと、 前記第２の能動素子形成領域内に形成されたＦＥＴと、 前記第３の能動素子形成領域内に形成されたバイポーラ
トランジスタと、 を具備することを特徴とする。
また、この発明の第２の電荷転送デバイスを含む半導体
装置は、 （口）　半導体基板と、 ９ 前記半導体基板内に、これと互いに絶縁されて形成され
た少なくとも４つの第１、第２、第３、第４の能動素子
形成領域と、 前記第１の能動素子形成領域内に形成された電荷転送デ
バイスと、 前記第２の能動素子形成鎮域内に形成された第１導電型
のＦＥＴと、 前記第３の能動素子形成領域内に形成された第２導電型
のＦＥＴと、 前記第４の能動素子形成領域内に形成されたバイポーラ
１・ランジスタと、 を具備することを特徴とする。
さらに（イ）、あるいは（口）項記載の電荷転送デバイ
スを含む半導体装置において、（ハ）　前記半導体基板
と、各能動素子形成領域とを互いに絶縁するための手段
は、ｐｎ接合分離であることを特徴とする。
（二）　前記半導体基板と、各能動素子形成領域とを互
いに絶縁するための手段は、誘電体分離であることを特
徴とする。
１０ さらに（イ）　あるいは（口）　あるいは（ハ）、ある
いは（二）項記載の電荷転送デバイスを含む半導体装置
において、 （ホ）　前記各能動素子形成領域は、異なった電位が、
各々印加されていることを特徴とする。
また、その第１の製造方法は、 第１導電型の半導体基板内に、少なくとも３つの第２導
電型の第１、第２、第３の埋込層を形成する工程と、 第１導電型の半導体基板内に、第１ないし第３の埋込層
周囲をそれぞれ囲む、少なくとも１つの第１導電型の第
４の埋込層を形成する工程と、第１導電型の半導体基板
上に、第２導電型のエピタキシャル層を形成する工程と
、 前記エピタキシャル層内に、前記第４の埋込層に達する
第１導電型の第１のウェル領域、並びに前記第１の埋込
層に達する第１導電型の第２ウェル領域、並びに前記第
２の埋込層の一部領域に達する第］導電型の第３ウェル
領域を、それぞれ形成する工程と、 １１ 前記第２のウェル領域内には、電荷転送デバイスを、 前記第３のウェル領域内には、第１導電型のＦＥＴを、 前記第２の埋込層」二のエピタキシャル層内には、第２
導電型のＦＥＴを、 前記第３の埋込層上のエピタキシャル層内には、バイポ
ーラトランジスタを、それぞれ形成する工程と、 を具備することを特徴とする。
また、その第２の製造方法は、 電荷転送デバイスを含む半導体装置の製造方法であって
、 第１導電型の半導体基板内に、少なくとも３つの第２導
電型の第１、第２、第３の埋込層を形成する工程と、 第１導電型の半導体基板内に、第１ないし第３の埋込層
周囲をそれぞれ囲む、少なくとも１つの第１，導電型の
第４の埋込層を形成する工程と、第１導電型の半導体基
板上に、第１導′弓型の工１　２ ビタキシャル層を形成する工程と、 前記エピタキシャル層内に、第２の埋込層の一部領域に
達する第２導電型の第１のウェル領域、並びに第３の埋
込層に達する第２導電型の第２のウェル領域を、それぞ
れ形成する工程と、前記エピタキシャル層内に、第１の
埋込層外周縁に達する第２導電型の第１の拡散層、並び
に第２の埋込層外周縁に達する第２導電型の第２の拡散
層、並びに第３の埋込層の一部領域に達する第２導電型
の第３の拡散層、並びに第４の埋込層に達する第１導電
型の第３のウェル領域を、それぞれ形成する工程と、 前記第１の埋込層上、かつ第１の拡散層で囲まれたエピ
タキシャル層内には、電荷転送デバイスを、 前記第２の埋込層上のエピタキシャル層内には、第２導
電型のＦＥＴを、 前記第１のウェル領域内には、第１導電型のＦＥＴを、 前記第２のウェル領域には、パイポーラトラン１３ ジスタを、それぞれえ形成する工程と、を具備すること
を特徴とする。
（作用） 上記のような電荷転送デバイスを含む半導体装置にあっ
ては、 半導体基板内に、これと互いに絶縁されて形成された第
１−ないし第３の能動素子形成領域内に、それぞれ電荷
転送デバイスと、ＦＥＴと、バイホラトランジスタとを
形成するから、これらの素子相互間で、素子から発生さ
れるノイズ、特に電荷転送デバイスから発生されるノイ
ズによる相互の干渉が低減される。
よって、電荷転送デバイスと、これから発生するノイズ
の影響を顕著に受けるパイボードランジスタとが同一チ
ップ上に共存可能となる。
また、上記能動素子形成領域を４つ形成すれば、もちろ
んＦＥＴを相補型とすることができる。
また、半導体基板と、能動素子形成領域とを、互いに絶
縁するための手段に、ｐｎ接合分離、あるいは誘電体分
離を用いれば、より集積度の高い１４ 電荷転送デバイスを含む半導体装置となる。
さらに、各能動素子形成領域が各々半導体基板から絶縁
されているから、それぞれの上記領域に対して、異なっ
た電位を印加できる。
また、上記第１、第２の製造方法にあっては、前記能動
素子領域が、半導体基板からそれぞれｐｎ分離されて形
成できる。
（実施例） 以下、図面を参照してこの発明の実施例に係わる電荷転
送デバイスを含む半導体装置およびその製造方法につい
て説明する。
ます、第１図（ａ）ないし（ｄ）を参照して、この発明
の第１の実施例に係わる電荷転送デバイスを含む半導体
装置を、その製造方法とともに説明する。
第１図（ａ）ないし（ｄ）は、第１の実施例に係わる装
置を製造工程順に示した断面図である。
まず、第１図（ａ）に示すように、比抵抗２５Ω・Ｃｍ
のｐ型シリコン基板１を用意する。次いで、このｐ型シ
リコン基板１を、温度約１０００１５ ゜Ｃで熱酸化することにより、ｐ型基板１表面に、厚さ
１μｍ程度の酸化膜（図示せず）を形成する。次いで、
ＣＣＤ形成予定領域、ｎｐｎ型バイポーラトランジスタ
形成予定領域、並びにＭＯＳＦＥＴ形成予定領域上に存
在する上記酸化膜を選択的に除去し、ｐ型基板１が露出
した開孔部（図示せず）を形成する。次いで、この開孔
部から、例えばアンチモンを選択的にｐ型基板１内に拡
散させて、シート抵抗２０Ω／口のｎ゛型埋込層２（２
、〜２３）を形成する。次いで、ホ！・レジスト（図示
せず）を塗布し、これに対して写真蝕刻法により、ｐ型
ウェル領域形成予定領域に対応した開孔部を形成する。
次いで、この間孔部から、例えばボロンをイオン注入し
、ｐ４型埋込層３　（３，，３２）を形成する。次いで
、上記ホトレジストを剥離した後、引き続き上記酸化膜
を剥離し、ｐ型基板１上に、リンを含んだ比抵抗５Ω・
ｃｍ程度のｎ型エピタキシャル層４を、例えばＣＶＤ法
により、約５μｍ成長させる。
次いで、第１図（ｂ）に示すように、ｎ型エピ１６ タキシャル層４表面に、温度約１０００℃で熱酸化する
ことにより、その表面に、厚さ５００人程度の酸化膜（
図示せず）を形成する。次いで、ホトレジスト（図示せ
ず）を塗布し、このホトレジス１・に対して写真蝕刻法
により、ｎｐｎ型バイポーラトランジスタのコレクタ取
り出し領域形成予定領域に対応した開孔部（図示せず）
を形成する。
次いで、この開孔部から、例えばリンを選択的にｎ型エ
ピタキシャル層４内にイオン注入する。次いで、上記ホ
トレジストを剥離した後、再度ホトレジスト（図示せず
）を塗布し、このホトレジストに対して、今度はｐ型ウ
ェル領域形成予定領域に対応した開孔部を形成する。次
いで、この開孔部から、例えばボロンを選択的にｎ型エ
ピタキシャル層４内にイオン注入する。次いで、上記ホ
トレジストを剥離した後、例えばＣＶＤ法により、アン
ドープのＣＶＤ酸化膜（図示せず）を、３０００人程度
堆積形成する。次いで、温度１１９０℃程度でキャップ
アニールを行ない、ｎ＋型埋込層２３に達するｎ＋型コ
レクタ取り出１　７ し領域５、並びにｐ＋型埋込層３に達ずるｐ型ウェル領
域６（６１〜６３）を形成する。この時、ｐ型ウェル領
域６２にあっては、ｎ＋型埋込層２，に達するように形
成する。
次いで、第１図（ｃ）に示すように、」二記酸化膜を剥
離した後、例えば公知のＬＯＣＯＳ法により、厚さ９０
００人程度のフィールド酸化膜７を形成する。
また、フィールド酸化膜７形成に先立って、これの形成
予定領域に対し、選択的に反転防止用の所定不純物、例
えばボロンおよびリンのイオン注入をそれぞれ行ない、
フィールド酸化膜７直下に図示するような反転防止層８
を形成ｌ７４てもよい。
次いで、温度９５０℃で熱酸化を行ない、フィールド酸
化膜７によって分離された素子領域表面上に、厚さ７０
０人程度の第１のゲート酸化膜９を形成する。次いで、
ホトレジスト（図示せず）をマスクにして、例えばリン
をＣＣＤ部にイオン注入する。同様に、ホトレジスト（
図示せず）をマスクにして、例えばボロンをＣＭＯＳ部
にイオ１８ ン注入する。次いで、例えばＣＶＤ法により、第１層ポ
リシリコン層を、厚さ４０００人程度堆積形成する。次
いで、第１層ポリシリコン層を、温度９５０℃で塩化ホ
スホリル（ＰＯＣ　１３　）を不純物ソースとしたリン
拡散を行ない、導体化（ｎ＋型，化）する。次いで、写
真蝕刻法で得たレジストマスク（図示せず）と、ＲＩＥ
法とにより、第１層ポリシリコン層を、所定のゲート電
極１ｏ（１０１〜１０，）パターンにパターニングする
。
図中に示すゲート電極１０パターンでは、ゲト電極１．
　０　１がＣＣＤの第１ゲート電極に、ゲト電極１０２
がｐチャネル型ＭＯＳＦＥＴのゲト電極に、ゲート電極
１０，がｎチャネル型ＭＯＳＦＥＴのゲート電極に、そ
れぞれ対応する。
次いで、第１のゲート酸化膜９を、ゲート電極１０パタ
ーンをマスクにして剥離する。次いで、第１のゲート酸
化膜９が剥離され、素子領域表面が露出した箇所に、温
度９５０℃で熱酸化を行ない、厚さ７００人程度の第２
のゲート酸化膜１１を形成する。次いで、ホトレジスト
（図示せず）１　９ をマスクに、ＣＣＤ部の一部領域に、例えばボロンをイ
オン注入する。次いで、ホトレジスト（図示せず）を塗
布し、これに対して写真蝕刻法により、ｎｐｎ型バイポ
ーラトランジスタのｐ一型内部ベース領域形成予定領域
に対応した開孔部を形成する。次いで、この間孔部から
、例えばボロンをイオン注入する。次いで、上記ホトレ
ジスＩ・を剥離した後、温度９００℃でアニールし、ｐ
−型内部ベース領域１２を形成する。
次いで、第１図（ｄ）に示すように、例えばＣＶＤ法に
より、第２層ポリシリコン層を、厚さ４０００人程度堆
積形成する。次いで、第２層ポリシリコン層を、温度９
５０９Ｃで塩化ホスホリル（ＰＯＣ　１３　）を不純物
ソースとしたリン拡散を行ない、導体化（ｎ＋型化）す
る。次いで、写真蝕刻法で得たレジストマスク（図示せ
ず）と、ＲＩＥ法とにより、第２層ポリシリコン層を、
所定のＣＣＤの第２ゲート電極１３パターンにパタニン
グする。次いで、ホトレジスト（図示せず）を塗布し、
これに対して写真蝕刻法により、２０ ｎｐｎ型バイポーラトランジスタのｎ＋型エミッタ領域
形成予定領域、ｎチャネル型ＭＯＳＦＥＴおよびＣＣＤ
のｎ＋型ソース／ドレイン領域形成予定領域等に対応し
た開孔部を形成する。次いで、この開孔部から、例えば
ヒ素をイオン注入する。
次いで、上記ホトレジストを剥離した後、温度９００℃
で熱酸化を行なう。次いで、再度、ホトレジスト（図示
せず）を塗布し、これに対して写真蝕刻法により、今度
はｎｐｎ型バイポーラトランジスタのｐ＋型外部ベース
領域形成予定領域、ｐチャネル型ＭＯＳＦＥＴのｐ”型
ソース／ドレイン領域形成予定領域等に対応した開孔部
を形成する。次いで、この開孔部から、例えばボロンを
イオン注入する。次いで、上記ホトレジストを剥離した
後、例えばＣＶＤ法により、アンドープのＣＶＤ酸化膜
（図示せず）、およびＢＰＳＧ膜からなる層間絶縁膜１
６を連続的に堆積形成する。
次いで、温度９５０℃程度で、上記ＢＰＳＧ膜のメルト
、並びにリンゲッタを行なう。この時、先にイオン注入
された、ヒ素およびボロンが活性２１ ？され、それぞれｎ＋型拡散層１４　（１４＋〜１４，
）、ｐ＋型拡散層１５（１５１〜１５４）が形成される
。
ここで、図中に示すこれら拡散層１４、１５は、装置内
で以下の役目を持つ拡散層になる。
１４，　、１４■は、ＣＣＤのｎ４型ソース／ドレイン
領域。
１４３、１４４は、ｎチャネル型ＭＯＳＦＥＴのｎ＋型
ソース／ドレイン領域。
１４，は、ｎｐｎ型バイポーラトランジスタのｎ＋型エ
ミッタ領域。
１５，は、ｐ領域の反転防止層。
１５■、１５３は、ｐチャネル型ＭＯＳＦＥＴのｐ＋型
ソース／ドレイン領域。
１５４は、ｎｐｎ型バイポーラトランジスタのｐ＋型外
部ベース領域。
次いで、ホトレジスｌ−　（図示せず）を塗布し、これ
に対して写真蝕刻法により、装置所定のコンタクト領域
形成予定領域に対応した開孔部、すなわちコンタクト孔
を開孔形成する。次いで、例え２２ ばスバッタ法により、アルミニウムーシリコン（１％）
膜を８０００人程度蒸着形成する。次いで、写真蝕刻法
で得たレジストマスク（図示せず）と、ＲＩＥ法とによ
り、アルミニウムーシリコン（１％）膜を所定の配線１
７　（１７＋〜１７８）パターンにパターニングする。
最後に、温度４　５　０　’Ｃホーミング処理を行ない
、所望の特性を実現させることにより、第１の実施例に
係わる電荷転送デバイスを含む半導体装置が製造される
。
このような、第１の実施例に係わる装置であると、ＣＣ
Ｄ形成領域（図中ではｐ型ウェル領域６２）の周囲がｎ
型エピタキシャル層４と、ｎ＋型埋込層２１で囲まれ、
ｐ型基板１と、ｐｎ接合分離が為されている。
また、ｎチャネル型ＭＯＳＦＥＴ形成領域（図中ではｐ
型ウェル領域６，）の周囲も、ｎ型エピタキシャル層４
と、ｎ＋型埋込層２２で囲まれ、ｐ型基板１と、ｐｎ接
合分離が為されている。
もちろん、ｐチャネル型ＭＯ　Ｓ　Ｆ　Ｅ　Ｔ，並びに
２３ ｎｐｎ型バイポーラトランジスタは、ｎ型領域（図中で
はｎ型エピタキシャル層４）に形成されれるので、おの
ずとｐ型基板１と、ｐｎ接合分離が為される。
したがって、ＣＣＤ，すなわち電荷転送デバイスと、バ
イポーラトランジスタとを同一チップ上に、製品として
の信頼性を低下させることなく共存させることができる
。
また、副次的効果であるが、ｐ型基板１上に、ｎ型エピ
タキシャル層４を成長させるので、ｎｐｎ型バイポーラ
トランジスタでは、ｎ型エピタキシャル層４の膜厚を種
々変えることにより、種々の耐圧系を選ぶこともできる
。
次に、第２図（ａ）ないし第２図（Ｃ）゛を参照して、
この発明の第２の実施例に係わる電荷転送デバイスを含
む半導体装置を、その製造方法とともに説明する。
第２図（ａ）ないし（Ｃ）は、第２の実施例に係わる装
置を製造工程順に示した断面図である。
第２図（ａ）ないし（ｃ）において、第１図（ａ）２４ ないし（ｄ）と同一の部分については同一の参照符号を
付し、重複する説明は避ける。
まず、第２図（ａ）に示すように、比抵抗２５Ω・Ｃｍ
のｐ型シリコン基板１を用意する。次いで、このｐ型シ
リコン基板１を、温度約１０００℃で熱酸化することに
より、ｐ型基板１表面に、厚さ１μｍ程度の酸化膜（図
示せず）を形成する。次いで、ＣＣＤ形成予定領域、ｎ
ｐｎ型バイポーラトランジスタ形成予定領域、並びにＭ
ＯＳＦＥＴ形成予定領域上に存在する上記酸化膜を選択
的に除去し、ｐ型基板１が露出した開孔部（図示せず）
を形成する。次いで、この開孔部から、例えばアンチモ
ンを選択的にｐ型基板１内に拡散させて、シート抵抗２
０Ω／口のｎ＋型埋込層２（２、〜２３）を形成する。
次いで、ホトレジスト（図示せず）を塗布し、これに対
して写真蝕刻法により、ｐ型ウェル領域形成予定領域に
対応した開孔部を形成する。次いで、この開孔部から、
例えばボロンをイオン注入し、ｐ＋型埋込層３（３１．
３２）を形成する。次いで、上記ホ２　５ トレジストを剥離した後、引き続き上記酸化膜を剥離し
、ｐ型基板１上に、例えばボロンを含んだ比抵抗２０Ω
・Ｃｍ程度のｐ型エピタキシャル層２０を、例えばＣＶ
Ｄ法により、約５μｍ成長させる。
次いで、第２図（ｂ）に示すように、ｐ型エピタキシャ
ル層２０表面に、温度約１０００℃で熱酸化することに
より、その表面に、厚さ５００人程度の酸化膜（図示せ
ず）を形成する。次いで、ホトレジス１・（図示せず）
を塗布し、このホ１・レジストに対して写真蝕刻法によ
り、ｎｐｎ型バイポーラトランジスタのコレクタ取り出
し領域形成予定領域、並びに分離予定領域に対応した開
孔部（図示せず）を形成する。次いで、この間孔部から
、例えばリンを選択的にｐ型エピタキシャル層２０内に
イオン注入する。次いで、上記ホトレジストを剥離した
後、再度ホトレジスト（図示せず）を塗布し、このホト
レジストに対して、今度はｎ型ウェル領域形成予定領域
に対応した開孔部を形成する。次いで、この間孔部から
、例えばリンを２６ ？択的にｐ型エピタキシャル層２０内にイオン注入する
。次いで、上記ホトレジストを剥離ｌ２た後、例えばＣ
ＶＤ法により、アンドープのＣＶＩ）酸化膜（図示せず
）を、３０００人程度堆積形成する。
次いで、温度１１９０°Ｃ程度でキャップアニールを行
ない、ｎ＋型埋込層２１および２■に、それぞれ達する
ｎ＋型分離領域５１および５２、並びにｎ＋型埋込層２
３に達するｎ＋型コレクタ取り出し領域５３を形成する
。
次いで、第２図（ｃ）に示すように、例えば第１図（Ｃ
）および（ｄ）と同様な工程によって、ＣＣＤＳｎチャ
ネル型およびｐチャネル型ＭＯＳＦＥＴＳｎｐｎ型バイ
ポーラトランジスタを、それぞれ形成する。
このような第２の実施例装置でも、第１の実施例装置同
様、ＣＯＤ形成領域（図中ではｐ型エピタキシャル層２
０）の周囲がｎ゛型分離領域５■、並びにこれに接続さ
れて形成されているｎ＋型埋込層２１によって囲まれ、
特に上記ＣＣＤ形成領域と、ｐ型基板１との間でｐｎ接
合分離が為され２　７ ？。
また、ｎチャネル型ＭＯＳＦＥＴ形成領域（図中ではｐ
型エピタキシャル層２０）の周囲もｎ＋型分離領域５２
、並びにこれに接続されているｎ＋型埋込層２■によっ
て囲まれている。よって、特に上記ｎチャネル型ＭＯＳ
ＦＥＴ形成領域と、ｐ型基板１との間でｐｎ接合分離が
為される。
もちろん、ｐチャネル型ＭＯＳＦＥＴ形成領域（図中で
はｎ＋型ウェル領域２１＋　）　、並びにｎｐｎ型バイ
ポーラ１・ランジスタ形成領域（図中ではｎ＋型ウェル
領域２］２）は、共にｎ型領域であるので、おのずとｐ
型基板１とはｐｎ接合分離が為される。
したがって、第１の実施例同様、ＣＣＤと、バイポーラ
１・ランジスタとを同一チップ上に、製品としての信頼
性を低下させることなく共存させることができる。
次に、第３図および第４図を参照して、本発明装置によ
る、より具体的な効果について説明する。
第３図は、第１図（ｂ）の断面図を斜視図にし２８ ？もの、第４図は、第２図（ｂ）を斜視図にしたもので
ある（共にｎ型コレクタ取り出し領域５、および５３は
省略している）。第３図および第４図において、それぞ
れ第１図（ｂ）、第２図（ｂ）と同一の部分については
、同一の参照符号を付す。
まず、第１、第２の実施例装置で共に共通である点とし
ては、ＣＣＤＳｎチャネルおよびｐチャネル型ＭＯＳＦ
ＥＴ，ｎｐｎ型バイポーラトランジスタの各形成領域が
、それぞれｐ型基板１と、ｐｎ接合分離が為されている
点が挙げられる。
そして、さらに、これらの各形成領域が第１の実施例装
置ではｐ型ウェル領域６１によって、第２の実施例装置
では、特にｎ″型分離領域５１、５■によって、互いに
ｐｎ接合分離が為されている点が挙げられる。
これらのことによる効果は以下のようなことである。
第１の実施例装置の場合、第３図に示すように、ＣＣＤ
形成領域１００は、ｐ型ウェル領域６２からなるｐ型領
域］００２と、この周囲を囲むｎ型２９ ？ピタキシャル層４からなるｎ型領域１００■とから構
成され、それぞれの領域において、異なる電位をバイア
スできる。
第３図中では、ｎ型領域１００１にＶＤＤＩが、また、
ｐ型領域１００。にＶ　ＤＤ４が、それそれ印加されて
いる。特にｐ型領域１００２のＶＤＤ４にあっては、ｐ
型基板１と、ｐｎ接合分離されているので、ｐ型基板１
の電位、図中ではＶ５，と互いに異ならせることが可能
である。
一方、ｎチャネルおよびｐチャネル型ＭＯＳＥＴ形成領
域１０１（以下ＣＭＯＳ形成領域１０］と称す）は、ｎ
チャネル型ＭＯＳＦＥＴが形成されるｐ型ウェル領域６
３からなるｐ型領域１０１■と、ｐチャネル型ＭＯＳＦ
ＥＴが形成されるｎ型エピタキシャル層４からなるｎ型
領域１０］，とから構成されている。
これらの領域も、それぞれ異なる電位をバイ゜アスでき
る。
第３図中では、ｎ型領域１０１，にＶＤＤ２が、また、
ｐ型領域１０２■にＶＤＤ５が、それぞれ印３　０ ？されている。特にｐ型領域１０１■のＶＤＤ５にあっ
ては、ｐ型基板１と、ｐｎ接合分離されているので、ｐ
型基板１の電位、図中ではＶ３５と互いに異ならせるこ
とができる。
さらに、ＣＭＯＳ形成領域１０１は、上述のＣＣＤ形成
領域１００と、ｐ型ウェル領域６１で互いにｐｎ接合分
離されているので、ＣＣＤ形成領域に印加されるＶＤＤ
］およびＶ　ＤＤ４と、上記ＶＤＤ２およびＶＤＤ５と
は、それぞれ単独の電位を選択できる。
さらに、ｎｐｎ型バイポーラトランジスタのコレクタ領
域１０２にあっても、これのコレクタを特定電位に釣る
場合に、上記Ｖｏｏｌ、Ｖｏｏ２、Ｖ　ｏｏ４、ＶＤＤ
５とは、さらに別の電位を選択することができる。
結果的に、第１の実施例装置は、ＣＣＤ，ＣＭＯＳＳｎ
ｐｎバイポーラトランジスタが同一チップに製品として
の信頼性を低下させることなく集積形成された半導体装
置であり、しかも例えば以下のような電位設定を可能と
する半導体装置３１ ？なる。
ＶＤＤＩは、ＣＣＤのノイズを吸収できる電位。
ｖＤＤ２ハ、ｐチャネル型ＭＯＳＦＥＴのバックゲート
バイアスの電位。
ＶＤＤ３は、ｎｐｎ型バイポーラトランジスタのコレク
タを特定電位に釣る場合の電位。
ＶＤＩ）４は、基板電位Ｖ５，とは異なった、ＣＣＤの
バックゲートバイアスの電位。
ＶＤＤ５は、基板電位ＶＳＳとは異なったｎチャネル［
ＭＯＳＦＥＴのバックゲートバイアスの電位。
以上の５種類の電位が設定可能である電荷転送デバイス
を含む半導体装置になる。また、基板電位ｖｓ５を数え
れば、６種類の電位が設定されることになる。
第２の実施例装置の場合、第４図に示すように、ＣＣＤ
形成領域１００は、ｐ型エピタキシャル層２０からなる
ｐ型領域１００■と、この周囲を囲むｎ型分離領域５．
からなるｎ型領域１００ｌとから構成され、それぞれの
領域において、異なる電位をバイアスできる。図中では
、上記各領域に、３２ ？ＤＤ４、ＶＤＤ１それぞれが印加されている。
一方、ＣＭＯＳ形成領域１０１は、ｐ型エピタキシャル
層２０からなるｐ型領域１　０　コ−　２、並びにｎ型
ウェル領域２１■からなるｎ型領域１０］１とから構成
される。そして、第１の実施例同様、ＣＭＯＳ形成領域
１０１は、上述のＣＣＤ形成領域１００と、ｐ型ウェル
領域６■で互いにｐｎ接合分離されている。図中では、
上記各領域に、ｖＤＤ５、ＶＤＤ２がそれぞれ印加され
ている。
さらに、ｎｐｎ型バイボーラトランジスタのコレクタ領
域１０２は、ｎ型ウェル領域２１■は構成されている。
図中では、この領域にＶＤＤ３が印加されている。
このような第２の実施例装置でも、第１の実施例装置同
様、例えば以下のような電位設定を可能とする半導体装
置となる。
ＶＤＤＩは、ＣＣＤのノイズを吸収できる電位。
ｖＤＤ２ハ、ｐチャネル型ＭＯＳＦＥＴのバックゲート
バイアスの電位。
３３ ？ＤＤＢは、ｎｐｎ型バイポーラ１・ランジスタのコレ
クタを特定電位に釣る場合の電位。
Ｖ　ＤＤ４は、基板電位ＶＳＳとは異なった、ＣＣＤの
バックゲートバイアスの電位。
Ｖｏｎ５は、基板電位ＶＳＳとは異なったｎチャネル型
ＭＯＳＦＥＴのバックゲートバイアスの電位。
以上の５種類の電位が設定可能である電荷転送デバイス
を含む半導体装置になる。また、基板電位ｖｓｓを数え
れば、６種類の電位が設定されることになる。
尚、第３図および第４図に示すように、第１および第２
の実施例には、ＣＭＯＳ形成領域１０１が形成されてい
る。このＣＭＯＳ形成領域１０１は、ｎ型の領域、すな
わち図中１０１１と、ｐ型の領域、すなわぢ図中１０１
■との二つの領域から構成される。ここで、ｐ型の領域
、あるいはｎ型領域の一方を形成しなければ、ＣＭＯＳ
型の半導体装置としないことも可能である。いずれにせ
よ、上述のように、各々の能動素子を形成する領域を、
任意な電位に設定できる装置となる。
３４ さて、このような同一チップ上に、ＣＣＤと、ｎチャネ
ルおよびｐチャネル型ＭＯＳＦＥＴと、バイポーラとラ
ンジスタとを集積形成し、かつこれらの各々の能動素子
を形成する領域を、それぞれ相異なる電位にバイアスす
る、という点を考えると、例えば誘電体分離構造を用い
た基板に集積形成しても同様な効果を得ることができる
。
次に、そのような例を第３の実施例とし、第５図および
第６図を参照して説明する。
第５図は、第３の実施例に係わる電荷転送デバイスを含
む半導体装置の断面図、第６図は、その能動素子形成領
域を、特に抽出して示した斜視図である。第５図および
第６図において、第１図と同一の部分については、同一
の参照符号を付し、重複する説明は避ける。
第５図に示すように、第３の実施例では、誘電体分離構
造を用い、ＣＣＤと、ｎチャネルおよびｐチャネル型Ｍ
ＯＳＦＥＴと、バイポーラトランジスタとを同一チップ
上に集積形成している。すなわち、基板２５上には、例
えばｎ型エピタキシ３５ ャル層４が形成され、これと、基板２５の間に、誘電体
層２６を形成することにより、基板２５と、ｎ型エピタ
キシャル層４とを互いに絶縁しているものである。そし
て、ｎ型エピタキシャル層４にあっては、これの厚さ方
向に、かつ上記誘電体層２６に達するように、さらに誘
電体を形成することで、各能動素子形成領域が互いに絶
縁される構成となっている。
このようにしても、特にＣＯＤからのノイズにいる、ｎ
ｐｎ型バイポーラトランジスタに対する干渉を防ぐこと
ができる。
また、この場合、第１、第２の実施例のようにＣＣＤの
周囲にはｎ型領域はなく、これを特定電位にバイアスは
できない。しかしこの点については、誘電体層２６の容
量を低下させる手法を講じることで、容量結合でＣＣＤ
のノイズが他の領域に対する漏れを抑制できる。
例えば、この容量低下の手法には、例えば誘電体層２６
を、誘電体と、ポリシリコンとの積層膜にしたりする等
、種々の手法を使用してよい。こ３６ のように誘電体層２６の容量を低下させても、この発明
の主旨を逸脱する範囲ではない。
第３の実施例の各能動素子形成領域、並びに電位の印加
状態を第６図を参照し説明する。
第６図に示すように、各能動素子形成領域としては、ま
ずＣＣＤを形成するｐ型ウェル領域６からなるｐ型領域
１００がある。さらに、ｎ型エピタキシャル層４からな
るｎ型領域１０１１と、ｐ型ウェル領域６２からなるｐ
型領域１０１。とから構成されるＣＭＯＳ形成領域１０
１がある。
並びにｎｐｎ型バイポーラトランジスタ形成されるｎ型
エピタキシャル層からなるｎ型領域１０２がある。これ
らの各能動素子形成領域は、それぞれ誘電体層２６で互
いに絶縁され、かつ基板２５とも絶縁された状態で形成
されている。
ところで、基板２５は、導電体、絶縁体、いずれであっ
ても構わない。
このような誘電体分離法を用いた第３の実施例装置でも
、上記ｐ型領域１００には、例えば■５，１を、上記ｎ
型領域１０１１には、例えば３７ ？ＤＤ６を、上記ｐ型領域１０１■には、例えばＶ　ｓ
ｓ２を、上記ｎ型領域１０２には、例えばＶＤＤ７を、
とそれぞれ相異なった電位に、もちろん設定可能である
。
ところで、第３の実施例装置の構造を得る方法には、例
えばＳｏｌや、ウェーハ接着法を用いた、いわゆる積層
型Ｓｏｌ等種々ある。積層型Ｓｏｌ基板の製造方法とし
ては、例えば一枚のウエーノ＼の表面を酸化して誘電体
層となる領域を形成しておき、そして、これにもう一枚
のウエーハを、例えば鏡面接着する方法等がある。
第１ないし第３の実施例装置以外の構造として、他にも
、例えばＵグループ、あるいはトレンチ絶縁法等があり
、これらを用いて電荷転送デバイスを含む半導体装置を
形成しても第１ないし第３の実施例と同様な効果が得ら
れることはもちろんである。
［発明の効果］ 以上説明したように、この発明によれば、電荷転送デバ
イスと、バイポーラ！・ランジスタとを同３８ ？チップ上に、製品としての信頼性を低下させることな
く共存させた電荷転送デバイスを含む半導体装置と、そ
の製造方法が提供される。
【図面の簡単な説明】
第１図（ａ）ないし第１図（ｄ）はこの発明の第１の実
施例に係わる電荷転送デバイスを含む半導体装置を製造
工程順に示した断面図、第２図（ａ）ないし第２図（ｃ
）は第２の実施例に係わる電荷転送デバイスを含む半導
体装置を製造工程順に示した断面図、第３図は第１図（
ｂ）の斜視図、第４図は第２図（ｂ）の斜視図、第５図
は第１の実施例に係わる電荷転送デバイスを含む半導体
装置の断面図、第６図は第３の実施例装置の特に能動素
子形成領域を抽出して示した斜視図である。 １・・・ｐ型シリコン基板、２　（２．〜２３）・・・
ｎ＋型埋込層、３（３１．３■）・・・ｎ＋型埋込層、
４・・・ｎ型エピタキシャル層、５＋　、５２・・・ｎ
＋型分離領域、６（６．〜６３）・・・ｐ型ウェル領域
、９．１１・・・ゲート絶縁騰、１０１〜１０３３９ ？２・・・ｐ型内部ベース領域、１３・・・ゲート電極
、１４■〜１４４・・・ｎ型ソース／ドレイン領域、１
４５・・・ｎ＋型エミッタ領域、１５２，１５３・・ｐ
＋型ソース／ドレイン領域、１５４・・・ｐ“型外部ベ
ース領域、２０・・・ｐ型エピタキシャル層、２１　（
２１＋，２１■）・・・ｎ型ウェル領域、２５・・・基
板、２６・・・誘電体層。

Claims (7)

    【特許請求の範囲】
  1. （１）半導体基板と、 前記半導体基板内に、これと互いに電気的分離されて形
    成された少なくとも３つの第１、第２、第３の能動素子
    形成領域と、 前記第１の能動素子形成領域内に形成された電荷転送デ
    バイスと、 前記第２の能動素子形成領域内に形成されたＦＥＴと、 前記第３の能動素子形成領域内に形成されたバイポーラ
    トランジスタと、 を具備することを特徴とする電荷転送デバイスを含む半
    導体装置。
  2. （２）半導体基板と、 前記半導体基板内に、これと互いに電気的分離されて形
    成された少なくとも４つの第１、第２、第３、第４の能
    動素子形成領域と、 前記第１の能動素子形成領域内に形成された電荷転送デ
    バイスと、 前記第２の能動素子形成領域内に形成された第１導電型
    のＦＥＴと、 前記第３の能動素子形成領域内に形成された第２導電型
    のＦＥＴと、 前記第４の能動素子形成領域内に形成されたバイポーラ
    トランジスタと、 を具備することを特徴とする電荷転送デバイスを含む半
    導体装置。
  3. （３）前記半導体基板と、各能動素子形成領域とを互い
    に絶縁するための手段は、ｐｎ接合分離であることを特
    徴とする請求項（１）あるいは（２）記載の電荷転送デ
    バイスを含む半導体装置。
  4. （４）前記半導体基板と、各能動素子形成領域とを互い
    に絶縁するための手段は、誘電体分離であることを特徴
    とする請求項（１）あるいは（２）記載の電荷転送デバ
    イスを含む半導体装置。
  5. （５）前記各能動素子形成領域は、異なった電位が、各
    々印加されていることを特徴とする請求項（１）あるい
    は（２）あるいは（３）あるいは（４）記載の電荷転送
    デバイスを含む半導体装置。
  6. （６）電荷転送デバイスを含む半導体装置の製造方法で
    あつて、 第１導電型の半導体基板内に、少なくとも３つの第２導
    電型の第１、第２、第３の埋込層を形成する工程と、 第１導電型の半導体基板内に、第１ないし第３の埋込層
    周囲をそれぞれ囲む、少なくとも１つの第１導電型の第
    ４の埋込層を形成する工程と、第１導電型の半導体基板
    上に、第２導電型のエピタキシャル層を形成する工程と
    、 前記エピタキシャル層内に、前記第４の埋込層に達する
    第１導電型の第１のウェル領域、並びに前記第１の埋込
    層に達する第１導電型の第２ウェル領域、並びに前記第
    ２の埋込層の一部領域に達する第１導電型の第３ウェル
    領域を、それぞれ形成する工程と、 前記第２のウェル領域内には、電荷転送デバイスを、 前記第３のウェル領域内には、第１導電型のＦＥＴを、 前記第２の埋込層上のエピタキシャル層内には、第２導
    電型のＦＥＴを、 前記第３の埋込層上のエピタキシャル層内には、バイポ
    ーラトランジスタを、それぞれ形成する工程と、 を具備することを特徴とする電荷転送デバイスの製造方
    法。
  7. （７）電荷転送デバイスを含む半導体装置の製造方法で
    あって、 第１導電型の半導体基板内に、少なくとも３つの第２導
    電型の第１、第２、第３の埋込層を形成する工程と、 第１導電型の半導体基板内に、第１ないし第３の埋込層
    周囲をそれぞれ囲む、少なくとも１つの第１導電型の第
    ４の埋込層を形成する工程と、第１導電型の半導体基板
    上に、第１導電型のエピタキシャル層を形成する工程と
    、 前記エピタキシャル層内に、第２の埋込層の一部領域に
    達する第２導電型の第１のウェル領域、並びに第３の埋
    込層に達する第２導電型の第２のウェル領域を、それぞ
    れ形成する工程と、 前記エピタキシャル層内に、第１の埋込層外周縁に達す
    る第２導電型の第１の拡散層、並びに第２の埋込層外周
    縁に達する第２導電型の第２の拡散層、並びに第３の埋
    込層の一部領域に達する第２導電型の第３の拡散層、並
    びに第４の埋込層に達する第１導電型の第３のウェル領
    域を、それぞれ形成する工程と、 前記第１の埋込層上、かつ第１の拡散層で囲まれたエピ
    タキシャル層内には、電荷転送デバイスを、 前記第２の埋込層上のエピタキシャル層内には、第２導
    電型のＦＥＴを、 前記第１のウェル領域内には、第１導電型のＦＥＴを、 前記第２のウェル領域には、バイポーラトランジスタを
    、それぞれえ形成する工程と、 を具備することを特徴とする電荷転送デバイスの製造方
    法。
JP2009577A 1990-01-19 1990-01-19 電荷転送デバイスを含む半導体装置およびその製造方法 Expired - Fee Related JPH07109861B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2009577A JPH07109861B2 (ja) 1990-01-19 1990-01-19 電荷転送デバイスを含む半導体装置およびその製造方法
US07/641,921 US5220190A (en) 1990-01-19 1991-01-16 Device having a charge transfer device, MOSFETs, and bipolar transistors--al
EP91100587A EP0443326B1 (en) 1990-01-19 1991-01-18 Device having a charge transfer device, MOSFETs, and bipolar transistors -- all formed in a single semiconductor substrate
DE69129129T DE69129129T2 (de) 1990-01-19 1991-01-18 Anordnung mit einer Ladungsverschiebungsvorrichtung, MOS-Transistoren und bipolare Transistoren, die alle auf einem einzigen Halbleitersubstrat erzeugt werden
KR91000879A KR960008861B1 (en) 1990-01-19 1991-01-19 Semiconductor device having a charge transfer device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009577A JPH07109861B2 (ja) 1990-01-19 1990-01-19 電荷転送デバイスを含む半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JPH03214666A true JPH03214666A (ja) 1991-09-19
JPH07109861B2 JPH07109861B2 (ja) 1995-11-22

Family

ID=11724169

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009577A Expired - Fee Related JPH07109861B2 (ja) 1990-01-19 1990-01-19 電荷転送デバイスを含む半導体装置およびその製造方法

Country Status (5)

Country Link
US (1) US5220190A (ja)
EP (1) EP0443326B1 (ja)
JP (1) JPH07109861B2 (ja)
KR (1) KR960008861B1 (ja)
DE (1) DE69129129T2 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005093525A (ja) * 2003-09-12 2005-04-07 Canon Inc 光電変換装置及びその製造方法
JP2008508701A (ja) * 2004-07-28 2008-03-21 クォンタム セミコンダクター リミテッド ライアビリティ カンパニー Ｃｍｏｓと積層光活性層の一体集積化用レイアウト
JP2010528452A (ja) * 2007-02-28 2010-08-19 フリースケール セミコンダクター インコーポレイテッド 分離電圧の性能が向上したマイクロ電子アセンブリおよびその形成方法
JP2016131254A (ja) * 2006-05-31 2016-07-21 アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッドＡｄｖａｎｃｅｄ Ａｎａｌｏｇｉｃ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｉｎｃｏｒｐｏｒａｔｅｄ 集積回路のための分離構造

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3075892B2 (ja) * 1993-07-09 2000-08-14 株式会社東芝 半導体装置
US5485029A (en) * 1994-06-30 1996-01-16 International Business Machines Corporation On-chip ground plane for semiconductor devices to reduce parasitic signal propagation
US5623159A (en) * 1994-10-03 1997-04-22 Motorola, Inc. Integrated circuit isolation structure for suppressing high-frequency cross-talk
EP0709890B1 (en) * 1994-10-27 1999-09-08 Co.Ri.M.Me. Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno Driving circuit for electronic semiconductor devices including at least a power transistor
JP2998662B2 (ja) * 1996-11-15 2000-01-11 日本電気株式会社 半導体装置
JPH10340965A (ja) * 1997-06-10 1998-12-22 Sony Corp 半導体装置およびその製造方法
KR100374627B1 (ko) * 2000-08-04 2003-03-04 페어차일드코리아반도체 주식회사 고내압 아이솔레이션 영역을 갖는 고전압 반도체 소자
JP4016192B2 (ja) * 2002-08-19 2007-12-05 ソニー株式会社 固体撮像装置とその製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60141157U (ja) * 1984-02-25 1985-09-18 ソニー株式会社 電荷結合素子
JPH01194348A (ja) * 1988-01-28 1989-08-04 Nec Corp 半導体装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4152715A (en) * 1977-11-28 1979-05-01 The United States Of America As Represented By The Secretary Of The Army Silicon base CCD-bipolar transistor compatible methods and products
US4253168A (en) * 1978-10-23 1981-02-24 Westinghouse Electric Corp. CCD Signal processor
CA1151295A (en) * 1979-07-31 1983-08-02 Alan Aitken Dual resistivity mos devices and method of fabrication
US4646124A (en) * 1984-07-30 1987-02-24 Sprague Electric Company Level shifting BIMOS integrated circuit
JPH0671067B2 (ja) * 1985-11-20 1994-09-07 株式会社日立製作所 半導体装置
EP0242748A1 (en) * 1986-04-17 1987-10-28 Honeywell Inc. Bipolar/Mos input circuit for photovoltaic detectors
JPS63107161A (ja) * 1986-10-24 1988-05-12 Nec Corp 半導体素子製造方法
JPS63199454A (ja) * 1987-02-16 1988-08-17 Nec Corp 半導体装置
JPH0770615B2 (ja) * 1989-04-13 1995-07-31 株式会社東芝 電荷転送デバイスを含む半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60141157U (ja) * 1984-02-25 1985-09-18 ソニー株式会社 電荷結合素子
JPH01194348A (ja) * 1988-01-28 1989-08-04 Nec Corp 半導体装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9905640B2 (en) 2002-09-29 2018-02-27 Skyworks Solutions (Hong Kong) Limited Isolation structures for semiconductor devices including trenches containing conductive material
US10074716B2 (en) 2002-09-29 2018-09-11 Skyworks Solutions (Hong Kong) Limited Saucer-shaped isolation structures for semiconductor devices
JP2005093525A (ja) * 2003-09-12 2005-04-07 Canon Inc 光電変換装置及びその製造方法
JP4510414B2 (ja) * 2003-09-12 2010-07-21 キヤノン株式会社 光電変換装置
JP2008508701A (ja) * 2004-07-28 2008-03-21 クォンタム セミコンダクター リミテッド ライアビリティ カンパニー Ｃｍｏｓと積層光活性層の一体集積化用レイアウト
JP2016131254A (ja) * 2006-05-31 2016-07-21 アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッドＡｄｖａｎｃｅｄ Ａｎａｌｏｇｉｃ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｉｎｃｏｒｐｏｒａｔｅｄ 集積回路のための分離構造
JP2010528452A (ja) * 2007-02-28 2010-08-19 フリースケール セミコンダクター インコーポレイテッド 分離電圧の性能が向上したマイクロ電子アセンブリおよびその形成方法

Also Published As

Publication number Publication date
EP0443326A3 (en) 1992-07-08
EP0443326B1 (en) 1998-03-25
KR960008861B1 (en) 1996-07-05
DE69129129D1 (de) 1998-04-30
EP0443326A2 (en) 1991-08-28
JPH07109861B2 (ja) 1995-11-22
DE69129129T2 (de) 1998-08-20
US5220190A (en) 1993-06-15

Similar Documents

Publication Publication Date Title
US4825275A (en) Integrated bipolar-CMOS circuit isolation for providing different backgate and substrate bias
US5985722A (en) Method of fabricating electrostatic discharge device
US5060044A (en) Integrated bipolar-CMOS circuit isolation for providing different backgate and substrate bias
JP3380278B2 (ja) 温度センサを備える装置およびその製造方法
EP0178991B1 (en) A complementary semiconductor device having high switching speed and latchup-free capability
KR910006672B1 (ko) 반도체 집적회로 장치 및 그의 제조 방법
JPH03214666A (ja) 電荷転送デバイスを含む半導体装置およびその製造方法
US5184203A (en) Semiconductor device having a charge transfer device, MOSFETs, and bipolar transistors--all formed in a single semiconductor substrate
US5260228A (en) Method of making a semiconductor device having a charge transfer device, MOSFETs, and bipolar transistors
US5286986A (en) Semiconductor device having CCD and its peripheral bipolar transistors
KR930002296B1 (ko) 전하전송 디바이스를 포함한 반도체장치 및 그 제조방법
JP2845493B2 (ja) 半導体装置
JP3077742B2 (ja) 半導体装置及びその製造方法
JP2576128B2 (ja) 集積回路装置
JP2728424B2 (ja) 半導体集積回路装置
JPS5944784B2 (ja) 相補型ｍｏｓ半導体装置
JPH0837299A (ja) 半導体集積回路の保護回路
JP3040211B2 (ja) 半導体集積回路の製造方法
JP3400234B2 (ja) 半導体装置
JPH0580155B2 (ja)
JP2993041B2 (ja) 相補型ｍｏｓ半導体装置
JPH03218634A (ja) 半導体装置およびその製造方法
JPS632365A (ja) 半導体集積回路の製造方法
JPH118381A (ja) 半導体装置
JPS6085554A (ja) 半導体装置

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees