JPH0567744A - 半導体装置 - Google Patents
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- JPH0567744A JPH0567744A JP3226848A JP22684891A JPH0567744A JP H0567744 A JPH0567744 A JP H0567744A JP 3226848 A JP3226848 A JP 3226848A JP 22684891 A JP22684891 A JP 22684891A JP H0567744 A JPH0567744 A JP H0567744A
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Abstract
(57)【要約】
【目的】フリップフロップ回路を構成するMOSFET
と制御用MOSFETのゲ−ト電極のパタ−ンを改良す
ることにより、スタテックRAMの集積度を向上させ
る。 【構成】半導体基板21上には、フリップフロップ回路
を構成するMOSFET11、および、メモリセルの情
報の読出しまたは書込みを制御するMOSFET12が
それぞれ形成されている。MOSFET11のゲ−ト電
極14とMOSFET12のゲ−ト電極15は、異なる
層に形成されている。これにより、ゲ−ト電極14とゲ
−ト電極15を重ねて形成できるため、ゲ−ト電極の分
離領域が不要となる。従って、スタテックRAMの集積
度を向上させることができる。
と制御用MOSFETのゲ−ト電極のパタ−ンを改良す
ることにより、スタテックRAMの集積度を向上させ
る。 【構成】半導体基板21上には、フリップフロップ回路
を構成するMOSFET11、および、メモリセルの情
報の読出しまたは書込みを制御するMOSFET12が
それぞれ形成されている。MOSFET11のゲ−ト電
極14とMOSFET12のゲ−ト電極15は、異なる
層に形成されている。これにより、ゲ−ト電極14とゲ
−ト電極15を重ねて形成できるため、ゲ−ト電極の分
離領域が不要となる。従って、スタテックRAMの集積
度を向上させることができる。
Description
【0001】
【産業上の利用分野】本発明は、スタテックRAMのメ
モリセルに使用するフリップフロップ回路を構成する半
導体装置の改良に関する。
モリセルに使用するフリップフロップ回路を構成する半
導体装置の改良に関する。
【0002】
【従来の技術】従来、スタテックRAMのメモリセルに
使用するフリップフロップ回路は、例えば図9に示すよ
うな構成を有している。図9において、1は、フリップ
フロップ回路を構成するMOSFETであり、2は、メ
モリセルの情報の読出しまたは書込みを制御するMOS
FETである。また、3は、負荷抵抗、4は、ワ−ド
線、5は、ビット線を示している。
使用するフリップフロップ回路は、例えば図9に示すよ
うな構成を有している。図9において、1は、フリップ
フロップ回路を構成するMOSFETであり、2は、メ
モリセルの情報の読出しまたは書込みを制御するMOS
FETである。また、3は、負荷抵抗、4は、ワ−ド
線、5は、ビット線を示している。
【0003】また、上記スタテックRAMが半導体基板
上に形成されると、概略、図10に示すようなパタ−ン
となる。すなわち、6は、素子領域であり、この素子領
域6には、上記MOSFET 1,2が形成される。7
は、フリップフロップ回路を構成するMOSFET 1
のゲ−ト電極のパタ−ンであり、8は、メモリセルの情
報の読出しまたは書込みを制御するMOSFET 2の
ゲ−ト電極のパタ−ンである。
上に形成されると、概略、図10に示すようなパタ−ン
となる。すなわち、6は、素子領域であり、この素子領
域6には、上記MOSFET 1,2が形成される。7
は、フリップフロップ回路を構成するMOSFET 1
のゲ−ト電極のパタ−ンであり、8は、メモリセルの情
報の読出しまたは書込みを制御するMOSFET 2の
ゲ−ト電極のパタ−ンである。
【0004】しかしながら、図10に示すようなパタ−
ンを有する半導体装置は、MOSFET 1のゲ−ト電
極7とMOSFET 2のゲ−ト電極8が、同一の層に
形成されている。つまり、ゲ−ト電極7,8は、例えば
ポリシリコン層のパタ−ニングによって、同時に形成さ
れる。このため、ゲ−ト電極7とゲ−ト電極8の間に
は、ゲ−ト電極の分離領域(例えば図10においてSで
示す。)が必要であり、素子の集積度の向上に妨げとな
っていた。また、上記パタ−ンにおいては、MOSFE
T 1,2のゲ−ト酸化膜は、ゲ−ト電極と同様に、同
時に形成される。つまり、MOSFET 1,2のゲ−
ト酸化膜の膜厚は同一である。従って、MOSFET
1とMOSFET 2の駆動力比は、主としてMOSF
ET 1,2のチャネル長とチャネル幅によって調整さ
れている。すなわち、当該駆動力比を大きくするために
は、例えばMOSFET 1のチャネル幅を大きくする
必要があるため、MOSFET 1に占める領域が拡大
し、さらに高集積化には不利であった。
ンを有する半導体装置は、MOSFET 1のゲ−ト電
極7とMOSFET 2のゲ−ト電極8が、同一の層に
形成されている。つまり、ゲ−ト電極7,8は、例えば
ポリシリコン層のパタ−ニングによって、同時に形成さ
れる。このため、ゲ−ト電極7とゲ−ト電極8の間に
は、ゲ−ト電極の分離領域(例えば図10においてSで
示す。)が必要であり、素子の集積度の向上に妨げとな
っていた。また、上記パタ−ンにおいては、MOSFE
T 1,2のゲ−ト酸化膜は、ゲ−ト電極と同様に、同
時に形成される。つまり、MOSFET 1,2のゲ−
ト酸化膜の膜厚は同一である。従って、MOSFET
1とMOSFET 2の駆動力比は、主としてMOSF
ET 1,2のチャネル長とチャネル幅によって調整さ
れている。すなわち、当該駆動力比を大きくするために
は、例えばMOSFET 1のチャネル幅を大きくする
必要があるため、MOSFET 1に占める領域が拡大
し、さらに高集積化には不利であった。
【0005】
【発明が解決しようとする課題】このように、従来は、
フリップフロップ回路を構成するMOSFETのゲ−ト
電極と、メモリセルの情報の読出しまたは書込みを制御
するMOSFETのゲ−ト電極が、同一の層に形成され
ていたため、素子の高集積化に不利となる欠点があっ
た。
フリップフロップ回路を構成するMOSFETのゲ−ト
電極と、メモリセルの情報の読出しまたは書込みを制御
するMOSFETのゲ−ト電極が、同一の層に形成され
ていたため、素子の高集積化に不利となる欠点があっ
た。
【0006】本発明は、上記欠点を解決すべくなされた
もので、その目的は、フリップフロップ回路を構成する
MOSFETと制御用MOSFETのゲ−ト電極のパタ
−ンを改良することにより、スタテックRAMの集積度
を向上させることである。
もので、その目的は、フリップフロップ回路を構成する
MOSFETと制御用MOSFETのゲ−ト電極のパタ
−ンを改良することにより、スタテックRAMの集積度
を向上させることである。
【0007】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置は、半導体基板と、前記半導体
基板上に形成され、フリップフロップ回路を構成する第
1のMOSFETと、前記半導体基板上に形成され、メ
モリセルの情報の読出しまたは書込みを制御する第2の
MOSFETとを有し、少なくとも前記第1のMOSF
ETの第1のゲ−ト電極と前記第2のMOSFETの第
2のゲ−ト電極とが、異なる層に形成されている。
に、本発明の半導体装置は、半導体基板と、前記半導体
基板上に形成され、フリップフロップ回路を構成する第
1のMOSFETと、前記半導体基板上に形成され、メ
モリセルの情報の読出しまたは書込みを制御する第2の
MOSFETとを有し、少なくとも前記第1のMOSF
ETの第1のゲ−ト電極と前記第2のMOSFETの第
2のゲ−ト電極とが、異なる層に形成されている。
【0008】また、前記第1のMOSFETの第1のゲ
−ト絶縁膜と前記第2のMOSFETの第2のゲ−ト絶
縁膜とが、異なる層に形成され、これにより前記第1お
よび第2のゲ−ト絶縁膜の膜厚を異ならしめ、前記第1
のMOSFETと前記第2のMOSFETの実効ゲ−ト
容量を変えている。なお、前記第1のMOSFETは、
前記第2のMOSFETに比べて単位面積当りの実効ゲ
−ト容量が大きくなるように設定される。
−ト絶縁膜と前記第2のMOSFETの第2のゲ−ト絶
縁膜とが、異なる層に形成され、これにより前記第1お
よび第2のゲ−ト絶縁膜の膜厚を異ならしめ、前記第1
のMOSFETと前記第2のMOSFETの実効ゲ−ト
容量を変えている。なお、前記第1のMOSFETは、
前記第2のMOSFETに比べて単位面積当りの実効ゲ
−ト容量が大きくなるように設定される。
【0009】さらに、前記第1のゲ−ト絶縁膜と前記第
2のゲ−ト絶縁膜は、互いに異なる材料、例えばSiO
2 膜、SiN膜、TaO膜、SiO2 /SiN/SiO
2 の複合膜から構成されている。
2のゲ−ト絶縁膜は、互いに異なる材料、例えばSiO
2 膜、SiN膜、TaO膜、SiO2 /SiN/SiO
2 の複合膜から構成されている。
【0010】また、前記第1および第2のゲ−ト電極の
パタ−ンは、ある1点を中心にして点対称となるように
配置されている。また、前記第1のゲ−ト電極と前記第
2のゲ−ト電極は、互いに重なる部分を有している。
パタ−ンは、ある1点を中心にして点対称となるように
配置されている。また、前記第1のゲ−ト電極と前記第
2のゲ−ト電極は、互いに重なる部分を有している。
【0011】
【作用】上記構成によれば、第1のMOSFETの第1
のゲ−ト電極と、第2のMOSFETの第2のゲ−ト電
極が、別の層に形成されている。これにより、第1のゲ
−ト電極と第2のゲ−ト電極を重ねて形成できるため、
ゲ−ト電極の分離領域が必要でなくなる。
のゲ−ト電極と、第2のMOSFETの第2のゲ−ト電
極が、別の層に形成されている。これにより、第1のゲ
−ト電極と第2のゲ−ト電極を重ねて形成できるため、
ゲ−ト電極の分離領域が必要でなくなる。
【0012】また、第1のMOSFETの第1のゲ−ト
絶縁膜と第2のMOSFETの第2のゲ−ト絶縁膜を異
なる厚さに形成できるため、MOSFETの駆動力比を
チャネル長およびチャネル幅のみならず、ゲ−ト絶縁膜
で調整することもできる。
絶縁膜と第2のMOSFETの第2のゲ−ト絶縁膜を異
なる厚さに形成できるため、MOSFETの駆動力比を
チャネル長およびチャネル幅のみならず、ゲ−ト絶縁膜
で調整することもできる。
【0013】また、前記第1のゲ−ト絶縁膜と前記第2
のゲ−ト絶縁膜は、互いに異なる材料から構成すること
もでき、例えばSiO2 膜、SiN膜、TaO膜、Si
O2/SiN/SiO2 の複合膜であるのが、効果的で
ある。
のゲ−ト絶縁膜は、互いに異なる材料から構成すること
もでき、例えばSiO2 膜、SiN膜、TaO膜、Si
O2/SiN/SiO2 の複合膜であるのが、効果的で
ある。
【0014】さらに、前記第1および第2のMOSFE
Tは、ある1点を中心に点対称となるように配置されて
いれば、メモリセルの安定性が向上し、スタティックR
AMの高集積化にとって、さらに効果的である。
Tは、ある1点を中心に点対称となるように配置されて
いれば、メモリセルの安定性が向上し、スタティックR
AMの高集積化にとって、さらに効果的である。
【0015】
【実施例】以下、図面を参照しながら、本発明の一実施
例について詳細に説明する。
例について詳細に説明する。
【0016】図1は、本発明の一実施例に係わる半導体
装置の平面図を示している。図1において、11は、フ
リップフロップ回路を構成するMOSFETであり、1
2は、メモリセルの情報の読出しまたは書込みを制御す
るMOSFETである。また、13は、素子領域、14
は、MOSFET 11のゲ−ト電極、15は、MOS
FET 12のゲ−ト電極を示している。
装置の平面図を示している。図1において、11は、フ
リップフロップ回路を構成するMOSFETであり、1
2は、メモリセルの情報の読出しまたは書込みを制御す
るMOSFETである。また、13は、素子領域、14
は、MOSFET 11のゲ−ト電極、15は、MOS
FET 12のゲ−ト電極を示している。
【0017】本発明の半導体装置は、MOSFET 1
1のゲ−ト電極 14と、MOSFET 12のゲ−ト
電極 15とが、別の層に形成されている点において、
従来と異なっている。つまり、例えば図1においてRの
部分に示すように、ゲ−ト電極14とゲ−ト電極15を
重ねて形成できるため、従来において必要としていたゲ
−ト電極の分離領域が必要でなくなる。また、後に述べ
る製造方法にも示すように、MOSFET 11のゲ−
ト絶縁膜とMOSFET 12のゲ−ト絶縁膜を異なる
厚さに形成できるため、MOSFETの駆動力比をチャ
ネル長およびチャネル幅のみならず、ゲ−ト絶縁膜で調
整することも可能となる。なお、この半導体装置では、
MOSFET1,2が、ある1点を中心に点対称となる
ように配置されている。
1のゲ−ト電極 14と、MOSFET 12のゲ−ト
電極 15とが、別の層に形成されている点において、
従来と異なっている。つまり、例えば図1においてRの
部分に示すように、ゲ−ト電極14とゲ−ト電極15を
重ねて形成できるため、従来において必要としていたゲ
−ト電極の分離領域が必要でなくなる。また、後に述べ
る製造方法にも示すように、MOSFET 11のゲ−
ト絶縁膜とMOSFET 12のゲ−ト絶縁膜を異なる
厚さに形成できるため、MOSFETの駆動力比をチャ
ネル長およびチャネル幅のみならず、ゲ−ト絶縁膜で調
整することも可能となる。なお、この半導体装置では、
MOSFET1,2が、ある1点を中心に点対称となる
ように配置されている。
【0018】次に、図2〜図8を参照しながら、本発明
の半導体装置の製造方法について説明することにする。
なお、図2〜図8においては、図1のI−I'線に沿う
断面を例にとって説明してある。
の半導体装置の製造方法について説明することにする。
なお、図2〜図8においては、図1のI−I'線に沿う
断面を例にとって説明してある。
【0019】まず、図2に示すように、温度950℃の
水素燃焼酸化法を用いて、p型シリコン単結晶基板21
上にシリコン酸化膜(SiO2 )を約500[オングス
トロ−ム]形成する。また、前記シリコン酸化膜上にシ
リコン窒化膜(SiN)を約1500[オングストロ−
ム]形成する。さらに、リソグラフィ−技術を用いて、
前記シリコン窒化膜上にレジスト膜を形成する。また、
化学的気相等方性エッチング法を用いて、前記シリコン
窒化膜の一部をエッチングする。この後、温度1000
℃の水素燃焼酸化法を用いて、前記シリコン窒化膜に覆
われていない部分におけるp型シリコン単結晶基板21
上に素子分離酸化膜(SiO2 )22を約8000[オ
ングストロ−ム]形成する。その結果、シリコン単結晶
基板21上は、素子領域と分離領域とに分けられる。
水素燃焼酸化法を用いて、p型シリコン単結晶基板21
上にシリコン酸化膜(SiO2 )を約500[オングス
トロ−ム]形成する。また、前記シリコン酸化膜上にシ
リコン窒化膜(SiN)を約1500[オングストロ−
ム]形成する。さらに、リソグラフィ−技術を用いて、
前記シリコン窒化膜上にレジスト膜を形成する。また、
化学的気相等方性エッチング法を用いて、前記シリコン
窒化膜の一部をエッチングする。この後、温度1000
℃の水素燃焼酸化法を用いて、前記シリコン窒化膜に覆
われていない部分におけるp型シリコン単結晶基板21
上に素子分離酸化膜(SiO2 )22を約8000[オ
ングストロ−ム]形成する。その結果、シリコン単結晶
基板21上は、素子領域と分離領域とに分けられる。
【0020】次に、図3に示すように、化学的気相等方
性エッチング法を用いて、前記シリコン窒化膜を完全に
除去する。また、NH4 F液を用いて、素子領域に存在
する前記シリコン酸化膜を除去する。この後、温度90
0℃の乾燥酸素酸化法を用いて、シリコン単結晶基板2
1上にシリコン酸化膜(SiO2 )23を約160[オ
ングストロ−ム]形成する。また、リソグラフィ−技術
およびNH4 F液を用いて、シリコン酸化膜23の一部
をエッチングし、コンタクトホ−ル24を形成する。
性エッチング法を用いて、前記シリコン窒化膜を完全に
除去する。また、NH4 F液を用いて、素子領域に存在
する前記シリコン酸化膜を除去する。この後、温度90
0℃の乾燥酸素酸化法を用いて、シリコン単結晶基板2
1上にシリコン酸化膜(SiO2 )23を約160[オ
ングストロ−ム]形成する。また、リソグラフィ−技術
およびNH4 F液を用いて、シリコン酸化膜23の一部
をエッチングし、コンタクトホ−ル24を形成する。
【0021】次に、図4に示すように、化学的気相成長
法を用いて、基板21上の全面にポリシリコン膜25を
約2000[オングストロ−ム]形成する。また、温度
900℃のPOCl3 雰囲気中において、約30分間の
熱処理を行う。その結果、ポリシリコン膜25中に不純
物(リン)がド−ピングされ、ポリシリコン膜25が低
抵抗化される。同時に、ポリシリコン膜25から基板2
1中へ不純物(リン)が拡散し、基板21の表面領域に
拡散層26が形成される。さらに、スパッタ法を用い
て、ポリシリコン膜25上に低抵抗膜27、例えば高融
点金属(Mo,MoSiX ,W,WSiX ,Ti,Ti
SiX など)を約2000[オングストロ−ム]形成す
る。
法を用いて、基板21上の全面にポリシリコン膜25を
約2000[オングストロ−ム]形成する。また、温度
900℃のPOCl3 雰囲気中において、約30分間の
熱処理を行う。その結果、ポリシリコン膜25中に不純
物(リン)がド−ピングされ、ポリシリコン膜25が低
抵抗化される。同時に、ポリシリコン膜25から基板2
1中へ不純物(リン)が拡散し、基板21の表面領域に
拡散層26が形成される。さらに、スパッタ法を用い
て、ポリシリコン膜25上に低抵抗膜27、例えば高融
点金属(Mo,MoSiX ,W,WSiX ,Ti,Ti
SiX など)を約2000[オングストロ−ム]形成す
る。
【0022】次に、図5に示すように、異方性エッチン
グ法を用いて、ポリシリコン膜25および低抵抗膜27
をパタ−ニングする。その結果、フリップフロップ回路
を構成するMOSFETのゲ−ト電極およびその配線が
形成される。この後、NH4F液を用いて、基板21上
に露出したシリコン酸化膜23を除去する。
グ法を用いて、ポリシリコン膜25および低抵抗膜27
をパタ−ニングする。その結果、フリップフロップ回路
を構成するMOSFETのゲ−ト電極およびその配線が
形成される。この後、NH4F液を用いて、基板21上
に露出したシリコン酸化膜23を除去する。
【0023】次に、図6に示すように、温度900℃の
乾燥酸素酸化法を用いて、基板21上、および、ポリシ
リコン膜25上、および、低抵抗膜27上にそれぞれシ
リコン酸化膜(SiO2 )28を約250[オングスト
ロ−ム]形成する。
乾燥酸素酸化法を用いて、基板21上、および、ポリシ
リコン膜25上、および、低抵抗膜27上にそれぞれシ
リコン酸化膜(SiO2 )28を約250[オングスト
ロ−ム]形成する。
【0024】次に、図7に示すように、化学的気相成長
法を用いて、基板21上の全面にポリシリコン膜29を
約2000[オングストロ−ム]形成する。また、温度
900℃のPOCl3 雰囲気中において、約30分間の
熱処理を行う。その結果、ポリシリコン膜29中に不純
物(リン)がド−ピングされ、ポリシリコン膜29が低
抵抗化される。また、スパッタ法を用いて、ポリシリコ
ン膜29上に低抵抗膜30、例えば高融点金属(Mo,
MoSiX ,W,WSiX ,Ti,TiSiXなど)を
約2000[オングストロ−ム]形成する。
法を用いて、基板21上の全面にポリシリコン膜29を
約2000[オングストロ−ム]形成する。また、温度
900℃のPOCl3 雰囲気中において、約30分間の
熱処理を行う。その結果、ポリシリコン膜29中に不純
物(リン)がド−ピングされ、ポリシリコン膜29が低
抵抗化される。また、スパッタ法を用いて、ポリシリコ
ン膜29上に低抵抗膜30、例えば高融点金属(Mo,
MoSiX ,W,WSiX ,Ti,TiSiXなど)を
約2000[オングストロ−ム]形成する。
【0025】次に、図8に示すように、異方性エッチン
グ法を用いて、ポリシリコン膜29および低抵抗膜30
をパタ−ニングする。その結果、メモリセルの情報の読
出しまたは書込みを制御するMOSFETのゲ−ト電極
およびその配線が形成される。なお、異方性エッチング
は、シリコン酸化膜28とポリシリコン膜29のエッチ
ング選択比が十分であることを条件に行う。この後、上
記工程によって形成されたMOSFETのゲ−ト電極お
よびその配線をマスクにして、ヒ素(As)イオンを、
加速電圧約60keV、ド−ズ量約5×1015[c
m-2]で基板21中へ注入する。また、熱処理を行い、
基板21中に注入されたヒ素イオンを活性化すること
で、当該基板21中に拡散層(ソ−スまたはドレイン)
31を形成する。
グ法を用いて、ポリシリコン膜29および低抵抗膜30
をパタ−ニングする。その結果、メモリセルの情報の読
出しまたは書込みを制御するMOSFETのゲ−ト電極
およびその配線が形成される。なお、異方性エッチング
は、シリコン酸化膜28とポリシリコン膜29のエッチ
ング選択比が十分であることを条件に行う。この後、上
記工程によって形成されたMOSFETのゲ−ト電極お
よびその配線をマスクにして、ヒ素(As)イオンを、
加速電圧約60keV、ド−ズ量約5×1015[c
m-2]で基板21中へ注入する。また、熱処理を行い、
基板21中に注入されたヒ素イオンを活性化すること
で、当該基板21中に拡散層(ソ−スまたはドレイン)
31を形成する。
【0026】この後、図示しないが、基板上の全面に層
間絶縁膜を形成し、コンタクトホ−ルを形成した後、そ
の層間絶縁膜上に第3層目の配線を形成する。さらに、
基板上の全面に層間絶縁膜を形成し、その層間絶縁膜を
平坦化し、コンタクトホ−ルを形成した後、金属配線
(例えばAl−Si合金など)を形成する。
間絶縁膜を形成し、コンタクトホ−ルを形成した後、そ
の層間絶縁膜上に第3層目の配線を形成する。さらに、
基板上の全面に層間絶縁膜を形成し、その層間絶縁膜を
平坦化し、コンタクトホ−ルを形成した後、金属配線
(例えばAl−Si合金など)を形成する。
【0027】
【発明の効果】以上、説明したように、本発明の半導体
装置によれば次のような効果を奏する。
装置によれば次のような効果を奏する。
【0028】スタティックRAMのメモリセルにおい
て、フリップフロップ回路を構成するドライブ用MOS
FETのゲ−ト電極と、メモリセルの情報の読出しまた
は書込みを制御する制御用MOSFETのゲ−ト電極
が、別の層に形成されている。これにより、ドライブ用
MOSFETのゲ−ト電極と制御用MOSFETのゲ−
ト電極を重ねて形成できるため、ゲ−ト電極の分離領域
が必要でなくなる。また、ドライブ用MOSFETのゲ
−ト酸化膜と制御用MOSFETのゲ−ト酸化膜を別々
に形成できるため、MOSFETの駆動力比をチャネル
長およびチャネル幅のみならず、ゲ−ト絶縁膜の膜厚で
調整することも可能である。
て、フリップフロップ回路を構成するドライブ用MOS
FETのゲ−ト電極と、メモリセルの情報の読出しまた
は書込みを制御する制御用MOSFETのゲ−ト電極
が、別の層に形成されている。これにより、ドライブ用
MOSFETのゲ−ト電極と制御用MOSFETのゲ−
ト電極を重ねて形成できるため、ゲ−ト電極の分離領域
が必要でなくなる。また、ドライブ用MOSFETのゲ
−ト酸化膜と制御用MOSFETのゲ−ト酸化膜を別々
に形成できるため、MOSFETの駆動力比をチャネル
長およびチャネル幅のみならず、ゲ−ト絶縁膜の膜厚で
調整することも可能である。
【図1】本発明の一実施例に係わる半導体装置を示す平
面図。
面図。
【図2】本発明の半導体装置の製造方法を示す断面図。
【図3】本発明の半導体装置の製造方法を示す断面図。
【図4】本発明の半導体装置の製造方法を示す断面図。
【図5】本発明の半導体装置の製造方法を示す断面図。
【図6】本発明の半導体装置の製造方法を示す断面図。
【図7】本発明の半導体装置の製造方法を示す断面図。
【図8】本発明の半導体装置の製造方法を示す断面図。
【図9】スタテックRAMのメモリセルを示す回路図。
【図10】従来の半導体装置を示す平面図。
11…フリップフロップ回路を構成するMOSFET、 12…メモリセルの情報の読出しまたは書込みを制御す
るMOSFET、 13…素子領域、 14…MOSFET 11のゲ−ト電極、 15…MOSFET 12のゲ−ト電極、 21…p型シリコン単結晶基板、 22…素子分離酸化膜(SiO2 )、 23,28…シリコン酸化膜(SiO2 )、 24…コンタクトホ−ル、 25,29…ポリシリコン膜、 26,31…拡散層(ソ−スまたはドレイン)、 27,30…低抵抗膜。
るMOSFET、 13…素子領域、 14…MOSFET 11のゲ−ト電極、 15…MOSFET 12のゲ−ト電極、 21…p型シリコン単結晶基板、 22…素子分離酸化膜(SiO2 )、 23,28…シリコン酸化膜(SiO2 )、 24…コンタクトホ−ル、 25,29…ポリシリコン膜、 26,31…拡散層(ソ−スまたはドレイン)、 27,30…低抵抗膜。
Claims (10)
- 【請求項1】 半導体基板と、前記半導体基板上に形成
され、フリップフロップ回路を構成する第1のMOSF
ETと、前記半導体基板上に形成され、メモリセルの情
報の読出しまたは書込みを制御する第2のMOSFET
とを具備し、少なくとも前記第1のMOSFETの第1
のゲ−ト電極と前記第2のMOSFETの第2のゲ−ト
電極とが、異なる層に形成されていることを特徴とする
半導体装置。 - 【請求項2】 前記第1のMOSFETの第1のゲ−ト
絶縁膜と前記第2のMOSFETの第2のゲ−ト絶縁膜
とが、異なる層に形成され、前記第1および第2のゲ−
ト絶縁膜の膜厚を異ならしめ、前記第1のMOSFET
と前記第2のMOSFETの実効ゲ−ト容量を変えるこ
とを特徴とする請求項1記載の半導体装置。 - 【請求項3】 前記第1のMOSFETは、前記第2の
MOSFETに比べて単位面積当りの実効ゲ−ト容量が
大きいことを特徴とする請求項2記載の半導体装置。 - 【請求項4】 前記第1のゲ−ト絶縁膜と前記第2のゲ
−ト絶縁膜は、互いに異なる材料から構成されているこ
とを特徴とする請求項2記載の半導体装置。 - 【請求項5】 前記第1のゲ−ト電極は、ポリシリコン
膜、または、ポリシリコン膜と高融点金属膜の積層膜、
または、ポリシリコン膜と高融点金属シリサイド膜の積
層膜から構成されていることを特徴とする請求項1記載
の半導体装置。 - 【請求項6】 前記第2のゲ−ト電極は、ポリシリコン
膜、または、ポリシリコン膜と高融点金属膜の積層膜、
または、ポリシリコン膜と高融点金属シリサイド膜の積
層膜から構成されていることを特徴とする請求項1記載
の半導体装置。 - 【請求項7】 前記第1のゲ−ト絶縁膜は、SiO
2 膜、または、SiN膜、または、TaO膜、または、
SiO2 /SiN/SiO2 の複合膜から構成されてい
ることを特徴とする請求項2または4記載の半導体装
置。 - 【請求項8】 前記第2のゲ−ト絶縁膜は、SiO
2 膜、または、SiN膜、または、TaO膜、または、
SiO2 /SiN/SiO2 の複合膜から構成されてい
ることを特徴とする請求項2または4記載の半導体装
置。 - 【請求項9】 前記第1および第2のゲ−ト電極のパタ
−ンは、ある1点を中心にして点対称となるように配置
されていることを特徴とする請求項1記載の半導体装
置。 - 【請求項10】 前記第1のゲ−ト電極と前記第2のゲ
−ト電極は、互いに重なる部分を有していることを特徴
とする請求項1記載の半導体装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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KR1019920015984A KR960012301B1 (ko) | 1991-09-06 | 1992-09-03 | 반도체 장치 |
US07/941,325 US5396105A (en) | 1991-09-06 | 1992-09-04 | Semiconductor device |
DE69227663T DE69227663T2 (de) | 1991-09-06 | 1992-09-04 | Halbleitereinrichtung |
EP92115166A EP0534203B1 (en) | 1991-09-06 | 1992-09-04 | Semiconductor device |
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Publication Number | Publication Date |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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KR100249156B1 (ko) * | 1997-05-13 | 2000-03-15 | 김영환 | 에스램(sram)셀및그제조방법 |
DE19839272B4 (de) * | 1997-09-11 | 2007-02-01 | Iro Sweden Ab | Steuerbare Fadenbremse |
US6924560B2 (en) * | 2003-08-08 | 2005-08-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Compact SRAM cell with FinFET |
KR20050018300A (ko) * | 2003-08-09 | 2005-02-23 | 최호진 | 니코틴 감소 필터구멍 형성방법 |
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GB8700347D0 (en) * | 1987-01-08 | 1987-02-11 | Inmos Ltd | Memory cell |
US4951112A (en) * | 1987-01-28 | 1990-08-21 | Advanced Micro Devices, Inc. | Triple-poly 4T static ram cell with two independent transistor gates |
JPH01152662A (ja) * | 1987-12-09 | 1989-06-15 | Fujitsu Ltd | 半導体記憶装置 |
DE69011038T2 (de) * | 1989-11-02 | 1995-01-05 | Seiko Epson Corp | Integrierte Halbleiterschaltung. |
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- 1991-09-06 JP JP3226848A patent/JP2916306B2/ja not_active Expired - Fee Related
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- 1992-09-03 KR KR1019920015984A patent/KR960012301B1/ko not_active IP Right Cessation
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EP0534203A3 (en) | 1993-08-25 |
DE69227663T2 (de) | 1999-05-12 |
DE69227663D1 (de) | 1999-01-07 |
KR930006949A (ko) | 1993-04-22 |
US5396105A (en) | 1995-03-07 |
KR960012301B1 (ko) | 1996-09-18 |
EP0534203B1 (en) | 1998-11-25 |
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