JP3686144B2 - 半導体記憶装置およびその製造方法 - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、半導体記憶装置およびその製造方法に関し、より特定的には、随時書込読出可能な記憶装置(SRAM:Static Random Access Memory )を含む半導体記憶装置およびその製造方法に関するものである。
【0002】
【従来の技術】
従来から半導体記憶装置の1つとして、SRAMが知られている。このSRAMは、DRAM(Dynamic Random Access Memory)に比較してリフレッシュ動作が不要であり記憶状態が安定しているという利点を有する。
【0003】
図54は、高抵抗負荷型のSRAMメモリセルの等価回路図である。図54を参照して、SRAMは揮発性の半導体記憶装置であり、このSRAMではマトリックス(行列)状に配置された相補型データ線(ビット線)107、108とワード線109との交差部にメモリセルが配置される。このメモリセルは1対のインバータ回路からなるフリップフロップ回路および2個のアクセストランジスタQ3、Q4で構成される。このフリップフロップ回路により、クロスカップリングさせた2つの記憶ノードN1、N2が構成され、(High、Low)または(Low、High)の双安定状態を有する。このメモリセルは、所定の電源電圧が与えられている限り、双安定状態を保持し続ける。
【0004】
1対のアクセストランジスタQ3、Q4は、MOS(Metal Oxide Semiconductor )トランジスタよりなっている。アクセストランジスタQ3のソース/ドレイン領域の一方が記憶ノードN1に接続されており、ソース/ドレイン領域の他方はビット線107に接続されている。またアクセストランジスタQ4のソース/ドレイン領域の一方は記憶ノードN2に接続されており、ソース/ドレイン領域の他方はビット線108に接続されている。またアクセストランジスタQ3、Q4のゲートはワード線109に各々接続されており、このワード線109によりアクセストランジスタQ3、Q4の導通、非導通状態が制御される。
【0005】
インバータ回路は1個のドライバトランジスタQ1(もしくはQ2)および1個の負荷素子R1(もしくはR2)で構成されている。1対のドライバトランジスタQ1、Q2は、MOSトランジスタよりなっている。1対のドライバトランジスタQ1、Q2のソース領域の各々はGND(接地電位)112に接続されている。またドライバトランジスタQ1のドレイン領域は記憶ノードN1に接続されており、ドライバトランジスタQ2のドレイン領域は記憶ノードN2に接続されている。さらにドライバトランジスタQ1のゲートは記憶ノードN2に接続されており、ドライバトランジスタQ2のゲートは記憶ノードN1に接続されている。
【0006】
またこの例では、負荷素子として高抵抗を用いた場合を示している。この1対の負荷素子となる高抵抗R1、R2の各一方端はVcc電源110に接続されており、その各他方端は各々記憶ノードN1、N2に接続されている。
【0007】
このように、1対のインバータ回路をクロスカップリングさせることによりフリップフロップ回路が形成される。
【0008】
このメモリセルにデータを書込むときは、ワード線109を選択してアクセストランジスタQ3、Q4を導通させ、所望の論理値に応じてビット線対107、108を強制的に電圧印加することにより、フリップフロップ回路の双安定状態がいずれかに設定される。
【0009】
またこのメモリセルからデータを読出すときは、アクセストランジスタQ3、Q4を導通させ、記憶ノードN1、N2の電位がビット線107、108に伝達される。
【0010】
従来の半導体記憶装置においては、上記のドライバトランジスタQ1、Q2のゲート電極とアクセストランジスタQ3、Q4のソース/ドレイン領域との接続は、いわゆる直接コンタクトもしくはシェアード直接コンタクトを用いて行なわれてきた。以下、直接コンタクトを用いた従来の高抵抗負荷型のSRAMのメモリセル構造について説明する。
【0011】
図55は、直接コンタクトを用いた従来のSRAMのメモリセル構造を概略的に示す断面図である。また図56〜図59は、従来のSRAMのメモリセル4個当りの構造を下層から順に4段階に分割して示した要部平面図である。
【0012】
具体的には、図55は基板に形成された1対のドライバトランジスタQ1、Q2と1対のアクセストランジスタQ3、Q4との構成を示し、図56は接地配線層の構成を示し、図58は1対の負荷素子となる高抵抗R1、R2の構成を示し、図59はビット線の構成を示している。
【0013】
なお、図55は、図56〜図59のX−X′線に沿う断面に対応している。また、図56〜図59において二点鎖線で囲まれた領域は、1つの単体セル(unit cell)の領域である。
【0014】
まず図55と図56とを参照して、n- シリコン基板1上にp- ウェル領域3が形成されている。p- ウェル領域3の表面には、素子分離用のフィールド絶縁層5が形成されている。このフィールド絶縁層5によって分離されたp- ウェル領域3の表面に1対のドライバトランジスタQ1、Q2と1対のアクセストランジスタQ3、Q4が形成されている。
【0015】
ドライバトランジスタQ1は、ドレイン領域21aと、ソース領域23aと、ゲート絶縁層25aと、ゲート電極層27aとを有している。ドレイン領域21aとソース領域23aとは、n- 不純物領域7aとn+ 不純物領域9aとの2層構造よりなるLDD(Lightly Doped Drain )構造を有している。ゲート電極層27aは、このドレイン領域21aとソース領域23aとに挟まれる領域上にゲート絶縁層27aを介在して形成されている。
【0016】
ドライバトランジスタQ2は、ドレイン領域と、ソース領域と、ゲート絶縁層(図示せず)と、ゲート電極層27bとを有している。ドレイン領域とソース領域とは、ドライバトランジスタQ1と同様、n- 不純物領域7bとn+ 不純物領域9bとの2層構造よりなるLDD構造を有している。ゲート電極層27bは、このドレイン領域とソース領域とに挟まれる領域上にゲート絶縁層を介在して形成されている。
【0017】
アクセストランジスタQ1は、1対のソース/ドレイン領域13a、15aと、ゲート絶縁層17aと、ゲート電極層19aとを有している。1対のソース/ドレイン領域13a、15aは、n- 不純物領域7aとn+ 不純物領域9aとの2層構造よりなるLDD構造を有している。ゲート電極層19aは、この1対のソース/ドレイン領域13a、15aに挟まれる領域上にゲート絶縁層17aを介在して形成されており、かつワード線と一体化されている。
【0018】
アクセストランジスタQ4は、1対のソース/ドレイン領域と、ゲート絶縁層(図示せず)と、ゲート電極層19bとを有している。1対のソース/ドレイン領域は、アクセストランジスタQ2と同様、n- 不純物領域7bとn+ 不純物領域9bとの2層構造よりなるLDD構造を有している。ゲート電極層19bは、1対のソース/ドレイン領域に挟まれる領域上にゲート絶縁層を介在して形成されており、かつワード線と一体化されている。
【0019】
1対のドライバトランジスタQ1、Q2のゲート電極層27a、27bと1対のアクセストランジスタQ3、Q4のゲート電極層19a、19bとの各側壁には側壁絶縁層29が形成されている。
【0020】
ゲート電極層19a側壁の側壁絶縁層29真下に設けられたn- 不純物領域7aとの間でn+ 不純物領域9aを挟むように、かつゲート電極層27a側壁の側壁絶縁層29真下に設けられたn- 不純物領域との間でn+ 不純物領域9aを挟むようにn- 不純物領域7aが形成されている。これにより、ドライバトランジスタQ1のドレイン領域21aとアクセストランジスタQ3の一方のソース/ドレイン領域15aとは、不純物領域を共有しており、電気的に接続されている。
【0021】
ドライバトランジスタQ1のドレイン領域21aとアクセストランジスタQ3の一方のソース/ドレイン領域15aとに、ドライバトランジスタQ2のゲート電極層27bが、ゲート絶縁層25bに設けられた開孔25b1 を通じて電気的に接続されている。このゲート電極層27bが接続されるp- ウェル領域3の表面にn型不純物領域11aが設けられている。
【0022】
ゲート電極層19b側壁の側壁絶縁層(図示せず)真下に設けられたn- 不純物領域7bとの間でn+ 不純物領域9bを挟むように、かつゲート電極層27b側壁の側壁絶縁層29真下に設けられたn- 不純物領域7bとの間でn+ 不純物領域9bを挟むようにn- 不純物領域7bが形成されている。これにより、ドライバトランジスタQ2のドレイン領域とアクセストランジスタQ4の一方のソース/ドレイン領域とは、不純物領域を共有しており、電気的に接続されている。
【0023】
ドライバトランジスタQ2のドレイン領域とアクセストランジスタQ4の一方のソース/ドレイン領域とに、ドライバトランジスタQ1のゲート電極層27aが、ゲート絶縁層25aに設けられた開孔25a1 を通じて接続されている。このゲート電極層27aが接続されるp- ウェル領域3の表面にn型不純物領域(図示せず)が形成されている。
【0024】
図55と図57とを参照して、1対のドライバトランジスタQ1、Q2と1対のアクセストランジスタQ3、Q4とを覆うように層間絶縁層31が形成されている。この層間絶縁層31にはドライバトランジスタQ1のソース領域23aに達するコンタクトホール31aと、ドライバトランジスタQ2のソース領域に達するコンタクトホール31bとが設けられている。このコンタクトホール31a、31bを通じてドライバトランジスタQ1とQ2との各ソース領域に電気的に接続するように接地配線層33が形成されている。
【0025】
図55と図58とを参照して、接地配線層33を覆うように層間絶縁層35が形成されている。この層間絶縁層35と33とには、ドライバトランジスタQ1のゲート電極層27aに達するコンタクトホール35bと、ドライバトランジスタQ2のゲート電極層27bに達するコンタクトホール35aとが設けられている。
【0026】
コンタクトホール35aを通じてドライバトランジスタQ2のゲート電極層27bに電気的に接続するように第1のドープト多結晶シリコン層37が形成されている。ドープト多結晶シリコン層37は、低抵抗領域37a、37cと高抵抗領域37bとを有している。低抵抗領域37aはコンタクトホール35aを通じてゲート電極層27bに接続されている。高抵抗領域37bは、この低抵抗領域37aと37cとの間に配置され、高抵抗R1になる。
【0027】
コンタクトホール35bを通じてドライバトランジスタQ1のゲート電極層27aと電気的に接続するように第2のドープト多結晶シリコン層39が形成されている。第2のドープト多結晶シリコン層39は、低抵抗領域39a、39cと高抵抗領域39bとを有している。低抵抗領域39aは、コンタクトホール35bを通じてゲート電極層27aに接続されている。高抵抗領域39bは、低抵抗領域39aと39cとの間に配置され、高抵抗R2となる。
【0028】
第1のドープト多結晶シリコン層37の低抵抗領域37cと第2のドープト多結晶シリコン層39の低抵抗領域39cとは、各々メモリセルのVcc配線として利用されている。
【0029】
図55と図59とを参照して、第1および第2のドープト多結晶シリコン層37、39を覆うように層間絶縁層41が形成されている。層間絶縁層41、35、33には、アクセストランジスタQ3のソース/ドレイン領域13aに達するコンタクトホール41aと、アクセストランジスタQ4のソース/ドレイン領域に達するコンタクトホール41bとが設けられている。
【0030】
コンタクトホール41aを通じてアクセストランジスタQ3のソース/ドレイン領域13aと電気的に接続するように、かつ層間絶縁層41上を延在するようにビット線43aが形成されている。またコンタクトホール41bを通じてアクセストランジスタQ4のソース/ドレイン領域と電気的に接続するように、かつ層間絶縁層41上を延在するようにビット線43bが形成されている。
【0031】
ここで、直接コンタクトというのは、図55と図56とに示すように、ドライバトランジスタQ1、Q2のゲート電極27a、27bのような多結晶シリコン配線が、開孔25a1 、25b1 を通じて、直接、半導体基板(p- ウェル領域3)の表面に接続されたコンタクト構造をいう。
【0032】
次に、シェアード直接コンタクトを用いた従来のSRAMのメモリセル構造について説明する。
【0033】
図60は、シェアード直接コンタクトを用いた従来のSRAMのメモリセル構造を概略的に示す断面図である。図60を参照して、シェアード直接コンタクトとは、ドライバトランジスタQ1、Q2のゲート電極層27a、27bが、半導体基板(p- ウェル領域3)の表面に直接接続されておらず、第1もしくは第2のドープト多結晶シリコン層37、39の低抵抗領域37a、39aを介在して半導体基板の表面に接続されたコンタクト構造をいう。
【0034】
具体的には、層間絶縁層31、35に、ゲート電極層27bの表面および半導体基板の表面を露出するコンタクトホール35が形成されている。このコンタクトホール35の内壁に沿って低抵抗領域37aが形成されることにより、ゲート電極層27bとソース領域15aとが低抵抗領域37aを介在して電気的に接続されている。
【0035】
低抵抗領域37aが半導体基板と接続する部分にはn型不純物領域11aが形成されている。
【0036】
なお、これ以外の構造については、図55に示す構造とほぼ同様であるため、同一の部材については同一の符号を付し、その説明を省略する。
【0037】
次に、図55に示す直接コンタクトを用いた場合において、開孔部25a1 (25b1 )の形成のためのマスクのホールパターン(以下、単に開孔パターンと称する)とゲート電極層27a(27b)との位置関係について考察する。
【0038】
まず、図61に示すように開孔パターン25a1 の一辺とゲート電極層27aの端部との距離をXと規定する。この規定を基に本願発明者らが実験を行なった結果、図62に示すように、例えば開孔パターン25a1 の一辺が0.4μmの場合、距離Xが0.1〜0.3μmのとき接続抵抗Rが小さくなることが判明した。つまり、ゲート電極層27aが直接コンタクトの開孔パターン領域を完全に覆わず、一部のみ覆う場合に、ゲート電極層27aと基板との接続抵抗Rが小さくなる。これは以下の理由によるものと考えられる。
【0039】
図63と図64とは、ゲート電極層が直接コンタクトの開孔パターン領域を完全に覆っている場合と完全に覆っていない場合とを示す図55の領域Sに対応する部分の断面図である。
【0040】
まず図63を参照して、n- 不純物領域7aは、ゲート電極層27bなどをマスクとしてイオン注入を行なうことにより形成される。また、n型不純物領域11aは、ゲート電極層27bの不純物がp- ウェル領域3へ拡散することにより形成される。このため、ゲート電極層27bが、開孔パターン領域25b1 を完全に覆ってしまった場合(図61の距離Xがマイナスの場合)、n- 不純物領域7aとn型不純物領域11aとの間にp型領域(p- ウェル領域3)が存在することになる。したがって、n- 不純物領域7aとn型不純物領域11aとが電気的な接続状態を維持できなくなる。
【0041】
次に、図64を参照して、ゲート電極層27bが開孔パターン領域25b1 を完全に覆わない場合(図61の距離Xが開孔パターン領域25b1 の幅以上の場合)、ゲート電極層27bはアクセストランジスタのソース/ドレイン領域15aと電気的に接続されなくなってしまう。
【0042】
これに対してゲート電極が開孔パターン領域の一部のみを覆っている場合には、仮にマスクの重ね合わせずれによりゲート電極層27bや開孔部25b1 がずれて形成されても、図63や図64に示す状態になりにくい。このため、安定に低抵抗の接続を得ることができる。
【0043】
また、ドライバトランジスタのゲート電極層が開孔パターン領域の一部のみを覆うことにより、開孔パターン領域の全体を覆っている場合に比較して、メモリセルサイズを縮小化できるという利点もある。その利点を以下に説明する。
【0044】
図65と図66とは、ドライバトランジスタのゲート電極層が開孔パターン領域全体を覆っている場合と開孔パターン領域の一部のみを覆っている場合とのメモリセルの要部平面図である。
【0045】
図65と図66とを参照して、ワード線19a、19bの幅L1 、L8 と、ワード線19a、19bとゲート電極層27a、27bとの間の各抜き寸法L2 、L7 と、ノード間の分離幅L5 とは、最小にする必要がある。またドライバトランジスタのチャネル長L4 はトランジスタの性能上決定される寸法である。このため、これらの寸法L1 〜L5 、L7 およびL8 は図65および図66の双方の構成において同一である。
【0046】
しかし、ゲート電極層27aが開孔パターン領域25a1 を完全に覆っている場合には寸法L6 A は開孔パターン領域25a1 の幅以上の寸法が必要である。これに対して、ゲート電極層27aが開孔パターン領域25a1 の一部のみを覆っている場合には、寸法L6 B は開孔パターン領域25a1 の幅以下の寸法で足りる。このため、寸法L6 B は寸法L6 A よりも小さくできる。したがって、ドライバトランジスタのゲート電極層が開孔パターン領域25a1 の一部のみを覆う構造の方が、開孔パターン領域25a1 を完全に覆う構造よりもメモリセルの長辺方向の寸法LB を小さくすることができる。
【0047】
以上の考察の結果、図67に示すようにゲート電極層27bが開孔パターン領域の一部のみを覆う構造が考えられる。なお、図68は、p- ウェル領域3がレトログレード型のp型不純物プロファイルを持つ場合の図67のA−A′線に沿う不純物濃度分布図である。
【0048】
図67に示す構造の場合、ゲート電極層27bのパターニングのためのエッチング時に開孔パターン領域においてはエッチングストッパとなるゲート絶縁層がp- ウェル領域3上に存在しない。このため、開孔部においてゲート電極層27bから露出する部分では、p- ウェル領域3表面もエッチングされて、約数百Å〜数千Åの深さの溝1aが形成される。
【0049】
この溝1aの形成により、ゲート電極層パターニング時のエッチング残がなくなり、たとえばゲート電極層27bと19aとのショートを防止することができる。
【0050】
また溝1aが形成されることにより、n+ 不純物領域9aの一部が溝1a底面に形成される。このため、溝1aの下側では、n+ 不純物領域9aとp- ウェル領域3との接合部は、溝が形成されない構成(図55)よりも深い位置に形成される。これにより、n+ 不純物領域9aとp- ウェル領域3との接合容量が増加して、メモリセルのソフトエラー耐性が向上する。
【0051】
【発明が解決しようとする課題】
しかし、図67に示す構造では、溝1aの底部におけるn+ 不純物領域9aとp- ウェル領域3との接合深さが深くなったことで、接合リーク電流が増加してしまうという問題があった。以下、この問題について詳細に説明する。
【0052】
まず上記接合リークの増加のメカニズムについて簡単に説明する。
一般に、pn接合の逆バイアス時の接合リーク電流Irは、接合に加わる電界が大きくなると、アバランシェ(雪崩)倍増もしくはトンネル現象に基づき、降伏電圧に近くなるほど大量に流れ始める。このようなリーク電流は接合に加わる電界が大きくなればなるほど増加する。このpn接合の空乏層にかかる電界は空乏層の幅が狭いとき、すなわち金属学的(metallurgical )なpn接合部でのpまたはn型半導体層を構成する各々のドーパントの濃度が高いほど大きくなる。
【0053】
まず、n/p接合(n型濃度とp型濃度が同程度の接合)のように傾斜接合で近似されるような場合では、接合リーク電流は、n型不純物またはp型不純物の双方の濃度の空乏層幅に影響し、各々の濃度が高くなるほど増加することになる。また、n+ /p接合(n型濃度がp型濃度より高い接合)のように片側階段接合で近似されるような場合では、n型不純物よりもp型不純物の濃度が高くなるほど空乏層の幅が狭くなり、接合リーク電流が増加することになる。さらに、p型不純物が基板方向に深くなるにつれて濃度が増加するいわゆるレトログレード型のプロファイルを持つ場合には、n+ /p接合であっても、n型不純物の濃度が高くなって接合の位置が深くなるとpn接合部でのp型不純物の濃度が高くなるため、接合リーク電流が増加することになる。
【0054】
図68に示すレトログレード型のp型不純物プロファイルを持つ場合、n型領域の拡散深さが深くなり(実線→点線)、pn接合の位置が深くなると、接合位置でのp型不純物濃度が増加する。このため、図67に示すように溝1aを設けたことにより、溝1a底面におけるn+ 不純物領域9aとp- ウェル領域3との接合位置が深くなると、接合リーク電流が増加してしまう。
【0055】
一方、図60に示すシェアード直接コンタクトを用いた場合では、n+ 不純物領域9aの表面に低抵抗領域37aが直接接することになる。この低抵抗領域37aは、低抵抗化させるため、高濃度の不純物を含んでいる。このため、後工程の熱処理などで、低抵抗領域37aからn+ 不純物領域9aに不純物が容易に拡散してしまい、n+ 不純物領域9a中のn型不純物濃度が増加するとともにn+ 不純物領域9aの拡散深さが深くなる。したがって、結果的にこの部分でのn+ 不純物領域9aとp- ウェル領域3とのpn接合の位置が深くなり、前述の直接コンタクトの場合と同様、接合リーク電流が増加してしまうという問題があった。
【0056】
このようにSRAMにおいて接合リーク電流が増加すると、特にスタンバイ時の消費電流の増加やデータの保持が困難になってしまう。
【0057】
それゆえ、本発明の目的は、SRAMにおいて、ソフトエラー耐性の向上を図ることができるとともに接合リーク電流も低減してスタンバイ時の消費電流をより少なくできる高性能の半導体記憶装置およびその製造方法を提供することである。
【0058】
【課題を解決するための手段】
本発明の一の局面に従う半導体記憶装置は、スタティック型メモリセルを備えた半導体記憶装置であって、半導体基板と、アクセストランジスタとを備えている。半導体基板は主表面を有し、その主表面に溝を有している。アクセストランジスタは、半導体基板の主表面に互いの距離を隔てて形成された1対のソース/ドレイン領域を有している。一方のソース/ドレイン領域は、第1、第2および第3不純物領域を有している。第1不純物領域は、半導体基板の主表面に形成され、その主表面から第1の拡散深さで形成されている。第2不純物領域は、第1不純物領域の他方のソース/ドレイン領域側の端部に接するように半導体基板の主表面に形成され、第1不純物領域より小さい不純物濃度を有している。第3不純物領域は、第2不純物領域との間で第1不純物領域を挟むように配置され、溝の底面全面において溝の底面から第1の拡散深さより浅い第2の拡散深さで形成されている。
【0059】
本発明の一の局面に従う半導体記憶装置では、溝の底面全面に第1不純物領域より拡散深さの浅い第3不純物領域が形成されている。このため、溝下部における第3不純物領域と半導体基板との接合深さは、溝底面に第1不純物領域が形成された場合に比較して浅くすることができる。このため、第3不純物領域との接合位置における半導体基板の不純物濃度は溝底面に第1不純物領域を形成した場合よりも小さくできる。したがって、第3不純物領域と半導体基板との接合部におけるリーク電流を低減することができる。
【0060】
また、溝を設けてその底面全面に第3不純物領域を配置したことにより、溝を設けない従来例よりも第3不純物領域と半導体基板との接合深さを深くすることができる。このため、溝底面に形成された第3不純物領域との接合位置における半導体基板の不純物濃度は、上述の従来例よりも大きくすることができる。したがって、従来例よりも接合容量が増加し、記憶ノードの容量が増加することでソフトエラー耐性の向上を図ることができる。
【0061】
上記局面において好ましくは、第3不純物領域は第1不純物領域より小さい不純物濃度を有している。
【0062】
第3不純物領域が第1不純物領域より小さい不純物濃度を有しているため、第1不純物領域が溝底面に形成された場合よりも、半導体基板との接合位置における第3不純物領域の不純物濃度を小さくすることができる。このため、第3不純物領域と半導体基板との接合部におけるリーク電流をより一層低減することができる。
【0063】
上記局面において好ましくは、ドライバトランジスタと負荷素子とがさらに備えられている。ドライバトランジスタは、主表面に互いに距離を隔てて形成された1対のソース/ドレイン領域と、1対のソース/ドレイン領域に挟まれる領域上にゲート絶縁層を介在して形成されたゲート電極層とを有している。負荷素子は、一端がドライバトランジスタのゲート電極層に電気的に接続され、他端が電源電位線に接続されている。
【0064】
上記局面において好ましくは、ドライバトランジスタのゲート電極層は、アクセストランジスタの一方のソース/ドレイン領域表面に接している。負荷素子の一端は、ドライバトランジスタのゲート電極層の表面に接している。
【0065】
これにより、ドライバトランジスタのゲート電極層と半導体基板とをいわゆる直接コンタクトにより接合した場合において、第3不純物領域と半導体基板との接合リーク電流を低減できるとともに、ソフトエラー耐性を向上することができる。
【0066】
上記局面において好ましくは、負荷素子の一端は、ドライバトランジスタのゲート電極層表面とアクセストランジスタの一方のソース/ドレイン領域表面とに接している。
【0067】
これにより、ドライバトランジスタのゲート電極層と半導体基板とをいわゆるシェアード直接コンタクトにより接合した場合において、第3不純物領域と半導体基板との接合リーク電流を低減できるとともにソフトエラー耐性を向上することができる。
【0068】
上記局面において好ましくは、ドライバトランジスタのゲート電極層はアクセストランジスタの一方のソース/ドレイン領域に接している。負荷素子の一端は、ドライバトランジスタのゲート電極層表面とアクセストランジスタの一方のソース/ドレイン領域表面とに接している。
【0069】
これにより、ドライバトランジスタのゲート電極層と半導体基板とをいわゆる直接コンタクトとシェアード直接コンタクトとを組合せて接合した場合において、第3不純物領域と半導体基板との接合リーク電流を低減できるとともに、ソフトエラー耐性を向上することができる。
【0070】
上記局面において好ましくは、半導体基板の主表面に互いに距離を隔てて形成された1対のソース/ドレイン領域と、1対のソース/ドレイン領域に挟まれる領域上にゲート絶縁層を介在して形成されたゲート電極層とを有するドライバトランジスタがさらに備えられている。溝の底面に配置された第3不純物領域と半導体基板との接合部の深さ位置において、溝の真下の半導体基板の領域の不純物濃度は、ドライバトランジスタのゲート電極層の真下の半導体基板の不純物濃度より小さい。
【0071】
これにより、第3不純物領域との接合位置における半導体基板の不純物濃度は、より一層低減され、接合リーク電流はより一層低減される。
【0072】
上記局面において好ましくは、半導体基板の主表面から溝の底面までの深さは300Å以上である。
【0073】
これにより、ソフトエラー耐性の向上が顕著に現われる。
上記局面において好ましくは、負荷素子は抵抗である。
【0074】
これにより、接合リークが低減され、かつソフトエラー耐性の向上した高抵抗負荷型のSRAMメモリセルが得られる。
【0075】
上記局面において好ましくは、負荷素子は薄膜トランジスタであって、ドライバトランジスタのゲート電極層に電気的に接続される負荷素子の一端は、この薄膜トランジスタのドレイン領域およびゲート電極層のいずれかである。
【0076】
これにより、接合リークが低減され、かつソフトエラー耐性の向上したCMOS型のSRAMメモリセルが得られる。
【0077】
本発明の他の局面に従う半導体記憶装置は、スタティック型メモリセルを備えた半導体記憶装置であって、半導体基板と、ドライバトランジスタとアクセストランジスタとを備えている。半導体基板は、主表面を有し、その主表面に溝を有している。ドライバトランジスタは、半導体基板の主表面に距離を隔てて形成された1対のソース/ドレイン領域を有している。ドライバトランジスタのソース領域は、第1および第2不純物領域を有している。第1不純物領域は、半導体基板の主表面に形成され、その主表面から第1の拡散深さで形成されている。第2不純物領域は、第1不純物領域のドレイン領域側の端部に接するように半導体基板の主表面に形成され、かつ第1不純物領域より小さい不純物濃度を有している。アクセストランジスタは、主表面に互いに距離を隔てて形成された1対のソース/ドレイン領域を有している。アクセストランジスタの一方のソース/ドレイン領域は、溝の底面全面において溝の底面から第1の拡散深さより浅い第2の拡散深さで形成されている。
【0078】
本発明の他の局面に従う半導体記憶装置では、溝の底面全面に第1不純物領域より拡散深さの浅いアクセストランジスタの一方のソース/ドレイン領域が形成されている。このため、溝下部におけるアクセストランジスタの一方のソース/ドレイン領域と半導体基板との接合深さは、溝底面に第1不純物領域が形成された場合と比較して浅くすることができる。このため、アクセストランジスタの一方のソース/ドレイン領域との接合位置における半導体基板の不純物濃度は、溝底面に第1不純物領域を形成した場合よりも小さくできる。したがって、アクセストランジスタの一方のソース/ドレイン領域と半導体基板との接合部におけるリーク電流を低減することができる。
【0079】
また溝を設けてその底面全面にアクセストランジスタの一方のソース/ドレイン領域を配置したことにより、溝を設けない従来例よりもアクセストランジスタの一方のソース/ドレイン領域と半導体基板との接合深さを深くすることができる。このため、溝底面に形成されたアクセストランジスタの一方のソース/ドレイン領域との接合位置における半導体基板の不純物濃度は、上述の従来例よりも大きくすることができる。したがって、従来例よりも接合容量が増加し、記憶ノードの容量が増加することでソフトエラー耐性の向上を図ることができる。
【0080】
上記局面において好ましくは、アクセストランジスタの一方のソース/ドレイン領域は、第1不純物領域より小さい不純物濃度を有している。
【0081】
アクセストランジスタの一方のソース/ドレイン領域が第1不純物領域より小さい不純物濃度を有しているため、第1不純物領域が溝底面に形成された場合よりも、半導体基板との接合位置におけるアクセストランジスタの一方のソース/ドレイン領域の不純物濃度を小さくすることができる。このため、アクセストランジスタの一方のソース/ドレイン領域と半導体基板との接合部におけるリーク電流をより一層低減することができる。
【0082】
本発明のさらに他の局面に従う半導体記憶装置は、スタティック型メモリセルと周辺回路とを備えた半導体記憶装置であって、半導体基板と、周辺回路に含まれるMISトランジスタと、アクセストランジスタとを備えている。半導体基板は、主表面を有し、その主表面に溝を有している。MISトランジスタは、主表面に互いに距離を隔てて形成された1対のソース/ドレイン領域を有している。このMISトランジスタの一方のソース/ドレイン領域は、第1および第2不純物領域を有している。第1不純物領域は、半導体基板の主表面に形成され、主表面から第1の拡散深さで形成されている。第2の不純物領域は、第1不純物領域の他方のソース/ドレイン領域側の端部に接するように主表面に形成され、第1不純物濃度より小さい不純物濃度を有している。アクセストランジスタは、主表面に互いに距離を隔てて形成された1対のソース/ドレイン領域を有している。アクセストランジスタの一方のソース/ドレイン領域は、溝の底面全面において溝の底面から第1の拡散深さより浅い第2の拡散深さで形成されている。
【0083】
本発明のさらに他の局面に従う半導体記憶装置では、溝の底面全面に第1不純物領域より拡散深さの浅いアクセストランジスタの一方のソース/ドレイン領域が形成されている。このため、溝下部におけるアクセストランジスタの一方のソース/ドレイン領域と半導体基板との接合深さは、溝底面に第1不純物領域が形成された場合に比較して浅くすることができる。このため、アクセストランジスタの一方のソース/ドレイン領域との接合位置における半導体基板の不純物濃度は、溝底面に第1不純物領域を形成した場合よりも小さくできる。したがって、アクセストランジスタの一方のソース/ドレイン領域と半導体基板との接合部におけるリーク電流を低減することができる。
【0084】
また溝を設けてその底面にアクセストランジスタの一方のソース/ドレイン領域を配置したことにより、溝を設けない従来例よりもアクセストランジスタの一方のソース/ドレイン領域と半導体基板との接合深さを深くすることができる。このため、溝底面に形成されたアクセストランジスタの一方のソース/ドレイン領域との接合位置における半導体基板の不純物濃度は上述の従来例よりも大きくすることができる。したがって、従来例よりも接合容量が増加し、記憶ノードの容量が増加することでソフトエラー耐性の向上を図ることができる。
【0085】
上記局面において好ましくは、アクセストランジスタの一方のソース/ドレイン領域は、第1不純物領域より低濃度である。
【0086】
アクセストランジスタの一方のソース/ドレイン領域が第1不純物領域より小さい不純物濃度を有しているため、第1不純物領域が溝底面に形成された場合よりも、半導体基板との接合位置におけるアクセストランジスタの一方のソース/ドレイン領域の不純物濃度を低くすることができる。このため、アクセストランジスタの一方のソース/ドレイン領域と半導体基板との接合部におけるリーク電流をより一層低減することができる。
【0087】
上記局面において好ましくは、半導体基板の主表面に互いに距離を隔てて形成された1対のソース/ドレイン領域と、1対のソース/ドレイン領域に挟まれる領域上にゲート絶縁層を介在して形成されたゲート電極層とを有するドライバトランジスタがさらに備えられている。ドライバトランジスタのソース領域に接するようにシリサイド層が形成されている。
【0088】
これにより、ドライバトランジスタのソース領域が低抵抗化され、SRAMメモリセルに蓄積されたデータの破壊を防止することができる。
【0089】
上記局面において好ましくは、アクセストランジスタの1対のソース/ドレイン領域には不純物として砒素が導入されており、周辺回路に含まれるMISトランジスタの1対のソース/ドレイン領域には不純物としてリンが導入されている。
【0090】
拡散係数の小さい砒素をアクセストランジスタのソース/ドレイン領域形成時に導入することで、溝底面におけるアクセストランジスタの一方のソース/ドレイン領域の拡散深さが深くなることが防止され、接合リーク電流を低減することができる。また拡散係数の大きいリンを周辺回路トランジスタのソース/ドレイン領域に導入することで、ソース領域からドレイン領域へ向かう方向のドレイン領域と半導体基板との接合部における不純物濃度プロファイルが緩やかになるためドレイン電界が緩和される。
【0091】
本発明のさらに他の局面に従う半導体記憶装置は、スタティック型メモリセルと周辺回路とを備えた半導体記憶装置であって、半導体基板と、アクセストランジスタと、ドライバトランジスタと、周辺回路に含まれるMISトランジスタと、シリサイド層とを備えている。半導体基板は主表面を有している。アクセストランジスタは、半導体基板の主表面に互いに距離を隔てて形成された1対のソース/ドレイン領域を有している。ドライバトランジスタは、半導体基板の主表面に互いに距離を隔てて形成された1対のソース/ドレイン領域を有している。MISトランジスタは、半導体基板の主表面に互いに距離を隔てて形成された1対のソース/ドレイン領域を有している。アクセストランジスタの1対のソース/ドレイン領域と、ドライバトランジスタの1対のソース/ドレイン領域と、MISトランジスタの1対のソース/ドレイン領域とは、1×1019cm-3以下の不純物濃度を有している。シリサイド層は、ドライバトランジスタのソース領域表面に接するように形成されている。
【0092】
本発明のさらに他の局面に従う半導体記憶装置では、ドライバトランジスタのソース領域に接するようにシリサイド層が形成されているため、ドライバトランジスタのソース領域が低抵抗化され、SRAMメモリセルに蓄積されたデータの破壊を防止することができる。
【0093】
上記局面において好ましくは、周辺回路に含まれるMISトランジスタの1対のソース/ドレイン領域の各表面に接するように形成された第2および第3のシリサイド層がさらに備えられている。
【0094】
これにより、周辺回路に含まれるMISトランジスタの1対のソース/ドレイン領域も低抵抗化できる。
【0095】
上記局面において好ましくは、アクセストランジスタおよびドライバトランジスタの1対のソース/ドレイン領域には不純物として砒素が導入されており、周辺回路に含まれるMISトランジスタの1対のソース/ドレイン領域には不純物としてリンが導入されている。
【0096】
拡散係数の小さい砒素をアクセストランジスタおよびドライバトランジスタのソース/ドレイン領域形成時に導入することで、溝底面におけるアクセストランジスタの一方のソース/ドレイン領域の拡散深さが深くなることが防止され、接合リーク電流を低減することができる。また拡散係数の大きいリンを周辺回路トランジスタのソース/ドレイン領域に導入することで、ソース領域からドレイン領域へ向かう方向のドレイン領域と半導体基板との接合部における不純物濃度プロファイルが緩やかになるためドレイン電界が緩和される。
【0097】
本発明の一の局面に従う半導体記憶装置の製造方法は、スタティック型メモリセルを備えた半導体記憶装置の製造方法であって、以下の工程を備えている。
【0098】
まず半導体基板の主表面上に、半導体基板の主表面の一部を露出する開孔を有する絶縁層が形成される。そして開孔内を埋込むように絶縁層上に導電層が形成される。そして導電層にエッチングを施すことにより、絶縁層上に延在するアクセストランジスタのゲート電極層と、開孔の一部を覆うことで半導体基板の主表面に接しかつ絶縁層上に延在するドライバトランジスタのゲート電極層とが形成され、かつドライバトランジスタのゲート電極層および開孔から露出する半導体基板の主表面に溝が形成される。そしてアクセストランジスタおよびドライバトランジスタのゲート電極層をマスクとして不純物を導入することにより、アクセストランジスタのゲート電極層の下側領域を挟むように、かつ主表面から第1の拡散深さを有するように主表面に1対の第1不純物領域が形成される。そして第1不純物領域の一方は、溝の底面全面に形成され、かつドライバトランジスタのゲート電極層と電気的に接続される。そしてアクセストランジスタのゲート電極層の側壁に側壁絶縁層が形成される。そして溝上にレジストパターンが形成された状態でアクセストランジスタのゲート電極層と側壁絶縁層とレジストパターンとをマスクとして不純物を導入することにより、アクセストランジスタのゲート電極層と側壁絶縁層との下側領域を挟むように、かつ主表面から第1の拡散深さより深い第2の拡散深さを有するように主表面に第1不純物領域より不純物濃度の大きい1対の第2不純物領域が形成される。そして一端がドライバトランジスタのゲート電極層に接し、かつ他端が電源電位線に接続される負荷素子が形成される。
【0099】
本発明の一の局面に従う半導体記憶装置の製造方法では、接合リーク電流が低減され、かつソフトエラー耐性が向上されたSRAMメモリセル構造を製造することができる。
【0100】
上記局面において好ましくは、第1不純物領域を形成する工程は、不純物を回転注入法で注入する工程を有している。
【0101】
このように回転注入法により不純物が注入されるため、溝の側壁にも十分に不純物が注入される。このため、溝の側壁部においてアクセストランジスタの一方のソース/ドレイン領域の抵抗が高くなることが防止される。
【0102】
本発明の他の局面における半導体記憶装置の製造方法は、スタティック型メモリセルを備えた半導体記憶装置の製造方法であって、以下の工程を備えている。
【0103】
まず半導体基板の主表面上に絶縁層を介在して導電層が形成される。そして導電層にエッチングを施すことにより、絶縁層上に延在するアクセストランジスタのゲート電極層とドライバトランジスタのゲート電極層とが形成される。そしてアクセストランジスタおよびドライバトランジスタのゲート電極層をマスクとして不純物を導入することにより、アクセストランジスタのゲート電極層の下側領域を挟むように主表面に1対の第1不純物領域が形成される。そしてアクセストランジスタのゲート電極層の側壁に側壁絶縁層が形成される。そしてドライバトランジスタのゲート電極層端部付近の第1不純物領域の部分とドライバトランジスタのゲート電極層端部上にレジストパターンを形成した状態で、アクセストランジスタのゲート電極層と側壁絶縁層とレジストパターンとをマスクとして不純物が導入されることにより、アクセストランジスタのゲート電極層と側壁絶縁層との下側領域を挟むように、かつ主表面から第1の拡散深さを有するように主表面に1対の第2不純物領域が形成される。そしてドライバトランジスタのゲート電極層付近の第1不純物領域が形成された主表面に溝が形成される。そして一端が溝の底面およびドライバトランジスタのゲート電極層と接し、かつ他端が電源電位線に接続される負荷素子が形成される。そして溝の底面から第1の拡散深さより浅い第2の拡散深さとなるように、かつ第1および第2不純物領域に電気的に接続するように溝の底面全面に第3不純物領域が形成される。
【0104】
本発明の他の局面における半導体記憶装置の製造方法では、接合リーク電流が低減され、かつソフトエラー耐性が向上された、シェアード直接コンタクトを用いたSRAMメモリセル構造を製造することができる。
【0105】
本発明のさらに他の局面における半導体記憶装置の製造方法は、スタティック型メモリセルを備えた半導体記憶装置の製造方法であって、以下の工程を備えている。
【0106】
まず半導体基板の主表面上に、半導体基板の主表面の一部を露出する開孔を有する絶縁層が形成される。そして開孔内を埋込むように絶縁層上に導電層が形成される。そして導電層にエッチングを施すことにより、絶縁層上に延在するアクセストランジスタのゲート電極層と、開孔の一部を覆うことで半導体基板の主表面に接しかつ絶縁層上に延在するドライバトランジスタのゲート電極層とが形成され、かつドライバトランジスタのゲート電極層および開孔から露出する半導体基板の主表面に溝が形成される。そしてアクセストランジスタおよびドライバトランジスタのゲート電極層をマスクとして不純物を導入することにより、アクセストランジスタのゲート電極層の下側領域を挟むように主表面に1対の第1不純物領域が形成され、ドライバトランジスタのゲート電極層の下側領域を挟むように主表面に1対の第2不純物領域が形成される。この第1および第2不純物領域は、主表面から第1の拡散深さを有するように形成される。第1不純物領域の一方は、溝の底面全面に形成され、かつドライバトランジスタのゲート電極層と電気的に接続される。そしてドライバトランジスタのゲート電極層の側壁に側壁絶縁層が形成される。そしてドライバトランジスタのゲート電極層と側壁絶縁層とをマスクとしてドライバトランジスタのソース領域となる一方の第2不純物領域にのみ選択的に不純物を導入することにより、主表面から第1の拡散深さより深い第2の拡散深さを有するように主表面に第1不純物領域より不純物濃度の大きい第3不純物領域が形成される。
【0107】
本発明のさらに他の局面に従う半導体記憶装置の製造方法では、接合リーク電流が低減され、かつソフトエラー耐性が向上されたSRAMメモリセル構造を製造することができる。
【0108】
上記局面において好ましくは、第1不純物領域を形成する工程は、不純物を回転注入法で注入する工程を有している。
【0109】
このように回転注入法により不純物が注入されるため、溝の側壁にも十分に不純物が注入される。このため、溝の側壁部においてアクセストランジスタの一方のソース/ドレイン領域の抵抗が高くなることが防止される。
【0110】
本発明のさらに他の局面に従う半導体記憶装置の製造方法は、スタティック型メモリセルと周辺回路とを備えた半導体記憶装置の製造方法であって、以下の工程を備えている。
【0111】
まず半導体基板の主表面上に、半導体基板の主表面の一部を露出する開孔を有する絶縁層が形成される。そして開孔内を埋込むように絶縁層上に導電層が形成される。そして導電層にエッチングを施すことにより、絶縁層上に延在するアクセストランジスタのゲート電極層と、周辺回路に含まれるMISトランジスタのゲート電極層とが形成され、かつ開孔から露出する半導体基板の主表面に溝が形成される。そしてアクセストランジスタおよびMISトランジスタのゲート電極層をマスクとして不純物を導入することにより、アクセストランジスタのゲート電極層の下側領域を挟むように主表面に1対の第1不純物領域が形成され、MISトランジスタのゲート電極層の下側領域を挟むように主表面に1対の第2不純物領域が形成される。この第1および第2不純物領域は、主表面から第1の拡散深さを有するように形成される。第1不純物領域の一方は、溝の底面全面に形成される。そしてMISトランジスタのゲート電極層の側壁に側壁絶縁層が形成される。そしてメモリセル上にレジストパターンを形成した状態で、MISトランジスタのゲート電極層と側壁絶縁層とレジストパターンとをマスクとして第2不純物領域に不純物を導入することにより、主表面から第1の拡散深さより深い第2の拡散深さを有するように主表面に第1不純物領域より不純物濃度の大きい第3不純物領域が形成される。
【0112】
本発明のさらに他の局面に従う半導体記憶装置の製造方法では、接合リーク電流が低減され、かつソフトエラー耐性が向上されたSRAMメモリセル構造を製造することができる。
【0113】
上記局面において好ましくは、第1不純物領域を形成する工程は、不純物を回転注入法で注入する工程を有している。
【0114】
このように回転注入法により不純物が注入されるため、溝の側壁にも十分に不純物が注入される。このため、溝の側壁部においてアクセストランジスタの一方のソース/ドレイン領域の抵抗が高くなることが防止される。
【0115】
上記局面において好ましくは、第1不純物領域は砒素を導入することにより形成され、第2不純物領域はリンを導入することにより形成される。
【0116】
拡散係数の小さい砒素が第1不純物領域形成時に導入されることで、溝底面における第1不純物領域の拡散深さが深くなることが防止され、接合リーク電流を低減することができる。また拡散係数の大きいリンを第2および第3不純物領域に導入することで、ソース領域からドレイン領域へ向かう方向の半導体基板とドレイン領域との接合部における不純物濃度プロファイルが緩やかになるためドレイン電界が緩和される。
【0117】
本発明のさらに他の局面に従う半導体記憶装置の製造方法は、スタティック型メモリセルと周辺回路とを備えた半導体記憶装置の製造方法であって、以下の工程を備えている。
【0118】
まず半導体基板の主表面上に絶縁層を介在して所定の形状にパターニングされたアクセストランジスタおよびドライバトランジスタのゲート電極層と周辺回路に含まれるMISトランジスタのゲート電極層とが形成される。そしてアクセストランジスタとドライバトランジスタとMISトランジスタの各ゲート電極層をマスクとして不純物を導入することにより、アクセストランジスタのゲート電極層の下側領域を挟むように主表面に1対の第1不純物領域が形成され、ドライバトランジスタのゲート電極層の下側領域を挟むように主表面に1対の第2不純物領域が形成され、MISトランジスタのゲート電極層の下側領域を挟むように主表面に1対の第3不純物領域が形成される。この第1、第2および第3不純物領域は、1×1019cm-3以下の不純物濃度を有するように形成される。そしてドライバトランジスタのソース領域となる一方の第2不純物領域表面と接するようにシリサイド層が形成される。
【0119】
本発明のさらに他の局面に従う半導体記憶装置の製造方法では、各トランジスタのソース/ドレイン領域形成のためのイオン注入を1回の注入で行なうことができ、工程の簡略化を図ることができる。
【0120】
また、接合リーク電流が低減され、かつソフトエラー耐性が向上されたSRAMメモリセル構造を製造することができる。
【0121】
上記局面において好ましくは、第1不純物領域を形成する工程は、不純物を回転注入法で注入する工程を有している。
【0122】
このように回転注入法により不純物が注入されるため、シリサイド層の全面をドライバトランジスタのソース領域が覆うことができる。このため、シリサイド層によってドライバトランジスタのソース領域と半導体基板とがショートすることは防止される。
【0123】
上記局面において好ましくは、第1および第2不純物領域は砒素を導入することにより形成され、第3不純物領域はリンを導入することにより形成される。
【0124】
拡散係数の小さい砒素をアクセストランジスタのソース/ドレイン領域形成時に導入することで、溝底面におけるアクセストランジスタの一方のソース/ドレイン領域の拡散深さが深くなることが防止され、接合リーク電流を低減することができる。また拡散係数の大きいリンを周辺回路トランジスタのソース/ドレイン領域に導入することで、ソース領域からドレイン領域へ向かう方向のドレイン領域と半導体基板との接合部における不純物濃度プロファイルが緩やかになるため、ドレイン電界が緩和される。
【0125】
【発明の実施の形態】
以下、本発明の実施の形態について図に基づいて説明する。
【0126】
実施の形態1
図1は、本発明の実施の形態1における半導体記憶装置の構成を概略的に示す断面図である。また図2は、図1に示す半導体記憶装置のドライバトランジスタおよびアクセストランジスタの構成を示すSRAMメモリセル4個当りの要部平面図である。なお、図1は、図2のX−X′線に沿う断面に対応する。
【0127】
図1と図2とを参照して、本実施の形態の構成は、いわゆる直接コンタクトを用いた場合の構成であり、図67に示す構成と比較して、溝1a付近のn型領域の構成が異なる。
【0128】
具体的には、溝1aの底面全面にはn- 不純物領域7a、7bが形成されている。
【0129】
また、側壁絶縁層29の真下に位置するn- 不純物領域7aは、図65に示す構成と比較して、チャネル領域側へ延びている。これは、n- 不純物領域形成のためのイオン注入時に、斜め回転注入法を用いたことに起因している。
【0130】
また、n- 不純物領域7aはn+ 不純物領域9aより浅い拡散深さを有している。つまり、n- 不純物領域7aとn+ 不純物領域9aとが仮に同一表面に形成された場合、その表面からの深さはn- 不純物領域の方が浅くなる。
【0131】
なお、これ以外の構成については、図67に示す構成とほぼ同様であるため、同一の部材については同一の符号を付し、その説明を省略する。
【0132】
図3は、図1のA−A′線に沿う不純物濃度分布を示すグラフである。
図3を参照して、p- ウェル領域3は、たとえば基板表面から深くなるにつれてp型不純物濃度が増加するいわゆるレトログレード型の不純物濃度分布を有している。このp型不純物濃度分布においては、0.2〜0.3μmの深さ位置にドライバトランジスタおよびアクセストランジスタのしきい値電圧制御のための不純物注入による不純物濃度ピークがある。またn- 不純物領域7aは、不純物濃度ピーク位置において1×1018〜1×1019cm-3の不純物濃度を有している。
【0133】
なお、グラフ中の0.05μmの深さ位置における点線は、溝1aの底面の位置を示している。
【0134】
次に、本実施の形態の製造方法について説明する。
図4〜図10と図11〜図17とは、本発明の実施の形態における半導体記憶装置の製造方法を工程順に示す断面図と要部平面図である。なお、図4〜図10は、図11〜図17のX−X′線に沿う断面に対応している。
【0135】
まず図4と図11とを参照して、n- シリコン基板1上に、たとえば二酸化シリコン(SiO2 )膜をパッド膜とし、その上に堆積された窒化シリコン(Si3 N4 )膜を耐酸化性マスクとして用いる選択的熱酸化(たとえばLOCOS(Local Oxidation of Silicon))法を用いて、SiO2 からなる厚さ約4000Åのフィールド絶縁層5が形成される。
【0136】
その後、上記選択的熱酸化に用いたパッドSiO2 膜およびSi3 N4 膜が除去されて、上記n- シリコン基板1の表面が露出される。
【0137】
そして、n- シリコン基板1の表面全面に、たとえばボロン(B)などのp型不純物が、たとえば200〜700keVで1.0×1012〜1.0×1013cm-2程度注入される。これにより、n- シリコン基板1の表面にp- ウェル領域3が形成される。この後、ボロン(B)などのp型不純物が、たとえば約30〜70keVで約3.0×1012cm-2程度注入されてアクセストランジスタおよびドライバトランジスタのしきい値電圧Vth設定が行なわれる。このようにして形成されたp- ウェル領域3は、約1.0×1016〜1.0×1018cm-3程度の不純物濃度を有する。
【0138】
そして、表面全面にたとえば熱酸化により、SiO2 からなる、たとえば厚さ約100Åのゲート絶縁層17が形成される。このゲート絶縁層上に、通常のフォトリソグラフィ技術により、所定の位置にフォトレジスト開孔部を有するレジストパターンが形成される。このレジストパターンをマスクとして、たとえばフッ酸(HF)を用いてゲート絶縁層17が選択的に除去される。これにより、ゲート絶縁層17の所定の位置に、開孔部25a1 、25b1 が形成される。この後、レジストパターンが除去される。
【0139】
図5と図12とを参照して、たとえばホスフィン(PH3 )などを混入したガスを用いたLPCVD(Low Pressure Chemical Vapor Deposition)法により、厚さ約1000Å、リン濃度約1.0×1020〜8.0×1020cm-3程度のリンドープト多結晶シリコン膜が堆積される。
【0140】
そして、このリンドープト多結晶シリコン膜上に、フォトリソグラフィ技術により所定の形状を有するレジストパターンが形成される。このレジストパターンをマスクとして、リンドープト多結晶シリコン膜に、たとえば反応性イオンエッチング(Reactive Ion Etching;RIE)が施される。これにより、上記リンドープト多結晶シリコン膜がパターニングされて、ワード線19a、19bおよびドライバトランジスタQ1、Q2のゲート電極層27a、27bが形成される。
【0141】
このとき、ドライバトランジスタQ1、Q2のゲート電極層27a、27bは、開孔部25a1 、25b1 の一部のみ覆うようにパターニングされる。このため、ゲート電極層27a、27bから露出する開孔部25a1 、25b1 の部分では、ゲート電極層27a、27bのパターニング時にエッチングストッパとなるゲート絶縁層がない。それゆえ、このエッチングによりp- ウェル領域3の表面も除去されて、約数百Å〜数千Åの溝1aがp- ウェル領域3に形成される。
【0142】
また、本実施の形態では、ゲート電極層27a、27bおよびワード線19a、19bは、リンドープト多結晶シリコン膜のみで形成したが、たとえばタングステンシリサイド(WSi2 )膜などの金属シリサイド膜とリンドープト多結晶シリコン膜からなるいわゆるポリサイド配線としても構わない。
この後、全面にたとえば砒素(As)が、約30〜50keVで、たとえば45°の注入角度でウエハを回転させながら約1.0×1013〜5.0×1013cm-2のドーズ量でゲート絶縁層17、25越しに注入される。これにより、フィールド絶縁層5とゲート電極層27a、27bとワード線19a、19bとの下側領域以外のp- ウェル領域3表面にn- 不純物領域7aが形成される。このn- 不純物領域7aは、約1×1017〜1×1019cm-3程度の不純物濃度を有する。また、n- 不純物領域7aは、ウエハを回転させながらイオンを斜めに注入する、いわゆる斜め回転注入法により形成される。このため、溝1aの側壁にも砒素が注入され、溝1aの側壁においてn- 不純物領域7aの抵抗が高くなることは防止される。またn- 不純物領域7aは、溝1aの底面全面にも形成される。
【0143】
図6と図13とを参照して、表面全面にLPCVD法により厚さ約800ÅのSiO2 膜が堆積される。この後、このSiO2 膜が、たとえばRIEにより、全面エッチングされる。これにより、ワード線19a、19bとゲート電極層27a、27bとの側壁に幅約500〜800Å程度の側壁酸化膜29が形成される。
【0144】
この後、溝1aの上部を覆うように通常のフォトリソグラフィ技術によりレジストパターン51が形成される。このレジストパターン51とワード線19a、19bとゲート電極層27a、27bと側壁絶縁層29とフィールド絶縁層5とをマスクとして、たとえば砒素(As)が50keVで約1.0×1015〜5.0×1015cm-2のドーズ量で注入される。この後、レジストパターン51が除去される。
【0145】
図7と図14とを参照して、この砒素の注入により、n+ 不純物領域9aが、約1×1020〜1×1021cm-3程度の不純物濃度で形成される。このn- 不純物領域7aとn+ 不純物領域9aとにより、ドレイン近傍の電界を緩和したいわゆるLDD構造が形成される。
【0146】
この後、たとえば850℃の温度で約30分間熱処理を加えることにより、上記n- 不純物領域7aとn+ 不純物領域9aとの不純物の活性化が行なわれる。このようにしてn- 不純物領域7aとn+ 不純物領域9aとが形成されるが、溝1aの底面には、n+ 不純物領域9aが形成されない。このため溝1aの底面では、n- 不純物領域7aとp- ウェル領域3との間でpn接合が形成されることになる。したがって、溝1aの底面にn+ 不純物領域9aが形成された場合と比べて、n- 不純物領域7aとp- ウェル領域3とのpn接合部は浅い位置に形成されることになる。
【0147】
なお、本実施の形態では、n- 不純物領域7aの形成には砒素(As)が用いられたが、リン(P)などの他のn型不純物が用いられても構わない。ただし、n- 不純物領域7aとp- ウェル領域3とのpn接合位置を浅く形成するためには、図19に示すように、リン(P)より拡散係数の小さい砒素(As)やアンチモン(Sb)を用いた方が好ましい。
【0148】
また、n+ 不純物領域9aなどの不純物の活性化のための熱処理により、ゲート電極層27a、27b中の不純物がp- ウェル領域3内へ拡散し、n型領域11aが形成される。この結果、ドライバトランジスタQ1、Q2のゲート電極層27a、27bは、n型領域11aを介在してn- 不純物領域7aに電気的に接続されることになる。
【0149】
図8と図15とを参照して、全面にLPCVD法を用いて、厚さ約1500ÅのSiO2 よりなる層間絶縁層31が堆積される。この後、フォトリソグラフィ技術およびRIE法により、この層間絶縁層31が選択的に除去される。これにより、層間絶縁層31に、ドライバトランジスタQ1、Q2の各ソース領域9aに達するコンタクトホール31a、31bが形成される。
【0150】
そして、LPCVD法を用いて、厚さ約1000Åでリン濃度が約1.0×1020〜8.0×1020cm-3程度であるリンドープト多結晶シリコン膜が堆積される。この後、このリンドープト多結晶シリコン膜上に、たとえば厚さ約1000Åのタングステンシリサイド(WSi2 )膜などの金属シリサイド膜が堆積される。
【0151】
そしてフォトリソグラフィ技術およびRIE法により、上記タングステンシリサイド膜およびリンドープト多結晶シリコン膜が連続してパターニングされ、接地配線層33が形成される。なお、この接地配線層33は、コンタクトホール31a、31bを通じて、ドライバトランジスタQ1、Q2の各ソース領域9a、9bに電気的に接続されるよう形成される。
【0152】
図9と図16とを参照して、全面にLPCVD法を用いて、厚さ約1500ÅのSiO2 よりなる層間絶縁層35が堆積される。この後、フォトリソグラフィ技術およびRIE法により、この層間絶縁層35が選択的に除去される。これにより、この層間絶縁層35に、ドライバトランジスタQ1、Q2のゲート電極層27a、27bの一部表面に達するコンタクトホール35a、35bが形成される。
【0153】
そして、LPCVD法を用いて、厚さ約1000Å程度の多結晶シリコン膜が堆積される。この後、たとえばリン(P)が、30keVで1.0×1012〜1.0×1014cm-2のドーズ量でこの多結晶シリコン膜に注入される。そして、フォトリソグラフィ技術およびRIE法により、このリンドープト多結晶シリコン膜がパターニングされて、第1および第2のドープト多結晶シリコン膜37、39が形成される。
【0154】
この後、さらにフォトリソグラフィ技術を用いて、第1および第2のドープト多結晶シリコン膜37、39の抵抗部分となる領域上にレジストパターンが形成される。このレジストパターンをマスクとして、たとえば砒素(As)が50keVで約1.0×1015〜5.0×1015cm-2のドーズ量で第1および第2のドープト多結晶シリコン膜37、39に注入される。
【0155】
この後、レジストパターンが除去される。そして、たとえば750℃〜850℃の温度で30分のアニールが施される。これにより、上記不純物が活性化され、第1および第2のドープト多結晶シリコン膜37、39中に、低抵抗領域37a、37c、39a、39cと高抵抗領域37b、39bとが形成される。
【0156】
ここで低抵抗領域37c、39cは、Vcc配線となり、高抵抗領域37b、39bは負荷素子となる高抵抗R1、R2となる。また低抵抗領域37a、39aは、ドライバトランジスタQ1、Q2のゲート電極層27a、27bと上記高抵抗領域37b、39bとを接続するための配線となる。なお、高抵抗領域37b、39bは、約数GΩ/□〜数TΩ/□のシート抵抗を有する。
【0157】
図10と図17とを参照して、第1および第2のドープト多結晶シリコン膜37、39を覆うように通常のLSI(Large Scale Integlated Circuit)と同様に、層間絶縁層41が形成される。この後、フォトリソグラフィ技術およびRIE法により、この層間絶縁層31、35、41に、アクセストランジスタQ3、Q4の他方のソース/ドレイン領域9a、9bに達するコンタクトホール41a、41bが形成される。このコンタクトホール41a、41bを通じてアクセストランジスタQ3、Q4の他方のソース/ドレイン領域9aに電気的に接続するようにアルミニウムよりなるビット線43a、43bが所望の形状に形成される。
【0158】
本実施の形態の半導体記憶装置の構成では、図1に示すように溝1aの底面にはn- 不純物領域7aのみが形成されている。このn- 不純物領域7aの拡散深さはn+ 不純物領域9aより浅い。このため、n- 不純物領域7aとp- ウェル領域3とのpn接合部の深さ位置が、図65に示すn+ 不純物領域9aとp- ウェル領域3とのpn接合より浅くなる。またp- ウェル領域3のp型不純物濃度は、図3に示すように基板表面に近づく程小さくなる。このため、溝1aの底面に形成されたn- 不純物領域7aとの接合位置でのp- ウェル領域3の不純物濃度は、溝1a底面にn+ 不純物領域9aを形成した場合よりも小さくできる。したがって、n- 不純物領域7aとp- ウェル領域3との接合部におけるリーク電流を低減することができる。
【0159】
また本実施の形態の製造方法で製造された本発明例と図65に示す構成との接合リーク電流Irの低減効果を図18に示す。この図18より明らかなとおり、同一の電圧Vrを印加した場合、本発明例の方が、図65に示す構成よりもリーク電流Irが低くなっている。
【0160】
また溝1aを設けてその底面にn- 不純物領域7aを配置したことにより、溝を設けない従来例(図55)よりもn- 不純物領域7aとp- ウェル領域3との接合深さを深くすることができる。このため、溝1a底面に形成されたn- 不純物領域7aとの接合位置におけるp- ウェル領域3の不純物濃度は上述の従来例よりも大きくすることができる。したがって、上述の従来例よりも接合容量が増加し、記憶ノードの容量が増加することでソフトエラー耐性の向上を図ることができる。
【0161】
以上のソフトエラー耐性の向上について本願発明者らは以下の実験を行なった。まず図20(a)〜(c)に示す3種類の試料を準備した。
【0162】
なお図20(a)〜(c)は、図55の領域Sに対応する部分の構造を部分的に示す断面図である。また図20(a)は図10に示す本発明例の構成を示しており、図20(b)は図55に示す構成と同様の構成を示しており、図20(c)は、図65に示す構成と同様の構成を示している。
【0163】
なお図20(c)の構成においては、図65の構成と比較して、n+ 不純物領域9aが溝1aの底面全面を覆っている点で図65の構成と異なる。また図20(a)、図20(b)の各試料においては溝1aの段差の大きさ(深さ)は500Åとした。
【0164】
これらの各試料についてVccを変化させた場合のソフトエラーを生じる割合(以下、ソフトエラー発生率と称する)を調べた。なおソフトエラー発生率については、規格化されたもの(Normalized S. E. R. )を用いた。この結果を図21に示す。
【0165】
図21の実験の結果から、本発明例(図20(a))は、図55に示す従来例(図20(b))に比較してソフトエラー発生率が低く、ソフトエラー耐性が向上していることがわかった。
【0166】
また、本願発明者らは、図1に示す本実施の形態の構成において、溝1aの段差の大きさ(深さ)を変えた場合のソフトエラー発生率についても調べた。その結果を図22に示す。
【0167】
図22の結果より、溝1aの段差の大きさが300Å以上の場合にソフトエラー発生率が減少することが判明した。つまり、溝1aの深さが300Å以上の場合にソフトエラー耐性の向上の効果が顕著に現われることがわかった。それゆえ、溝1aの深さは300Å以上であることが望ましい。
【0168】
さらに本願発明者らは、図1に示す本実施の形態の構成において溝1aの段差の大きさを変化させた場合の接続抵抗Rの変化について調べた。この段差の大きさと接続抵抗Rとの関係については、本実施の形態の製造方法における図5と図12とに示すn- 不純物領域7a形成のためのイオン注入の注入角度を0°とした場合と45°の回転注入とした場合との双方について調べた。またここでいう接続抵抗Rとは、溝1a底面に形成されたn- 不純物領域7aを介在した場合のn+ 不純物領域9aとゲート電極層27a(もしくは27b)との接続抵抗とした。この実験の結果を図23に示す。
【0169】
なお、このイオン注入は、砒素(As)を50keVで1.0×1013cm-2のドーズ量で注入した場合の結果であり、45°とは、半導体基板の表面の垂線に対して45°という意味である。
【0170】
図23の結果より明らかなように、溝1aの段差の大きさが同じであれば、45°の回転注入の場合の方が、0°注入の場合よりも、接続抵抗Rが低くなっている。これは、45°の回転注入を行なうことにより、溝1aの側壁にも十分に不純物が導入され、溝1aの側壁の低抵抗化が図れるためであると考えられる。
【0171】
また図23の結果より、本実施の形態の製造方法で作られたLSIのゲート電極形成後のトータルの熱処理はたとえば850℃の温度で約2〜3時間程度以下に抑えれているが、この場合でも45°の回転注入を行なうことで、溝1aの側壁の低抵抗化を図ることができる。
【0172】
なお、本実施の形態では、負荷素子として高抵抗R1、R2を用いた場合について説明したが、負荷素子として図24に示す負荷トランジスタQ5、Q6が用いられてもよい。この負荷トランジスタQ5、Q6は、たとえばpチャネル型のTFT(Thin Film Transistor)よりなっている。この場合、図24に示すように負荷トランジスタQ5、Q6のソース領域はVcc電源に接続されており、ドレイン領域は各々記憶ノードN1、N2に接続されている。また負荷トランジスタQ5のゲートは、ドライバトランジスタQ1のゲートとドライバトランジスタQ2のドレイン領域とに接続されている。また負荷トランジスタQ6のゲートはドライバトランジスタQ2のゲートとドライバトランジスタQ1のドレイン領域とに接続されている。
【0173】
なお、これ以外の構成については、図54に示す構成とほぼ同様であるため、同一の部材については同一の符号を付し、その説明は省略する。
【0174】
実施の形態2
図25は、いわゆるシェアード直接コンタクトを用いた本発明の実施の形態2における半導体記憶装置の構成を概略的に示す断面図である。また図26と図27とは、本発明の実施の形態2における半導体記憶装置の構成を下層から順に2段階に分割して示した要部平面図である。なお、図25は、図26と図27とのX−X′線に沿う断面に対応している。
【0175】
図25〜図27を参照して、本実施の形態の構成は、実施の形態1の構成と比較して、いわゆるシェアード直接コンタクトを用いている点において異なる。
【0176】
具体的には、ドライバトランジスタQ1、Q2のゲート電極層27a、27bは、アクセストランジスタQ3、Q4の一方のソース/ドレイン領域に直接接してはおらず、高抵抗R1、R2に接続された低抵抗領域37a、39aを介して接続されている。
【0177】
この低抵抗領域37a、39aは、層間絶縁層31、35に設けられたコンタクトホール135a、135bの各々を通じてゲート電極層27a、27bおよびp- ウェル領域3の表面に接している。
【0178】
また低抵抗領域37a、39aとp- ウェル領域3との接触部には、p- ウェル領域3の表面に溝1aが設けられている。また溝1aの底面および側面を覆うようにn型不純物領域11aが形成されている。このn型不純物領域11aの拡散深さは、n+ 不純物領域9aより浅い。つまり、n型不純物領域11aとn+ 不純物領域9aとが仮に同一表面に形成された場合、その表面からの深さはn型不純物領域11aの方が浅くなる。
【0179】
なお、これ以外の構成については実施の形態1の構成とほぼ同様であるため、同一の部材については同一の符号を付し、その説明を省略する。
【0180】
次に、本実施の形態の製造方法について説明する。
図28〜図30と図31〜図33とは、本発明の実施の形態2における半導体記憶装置の製造方法を工程順に示す概略断面図と要部平面図である。
【0181】
なお、図28〜図30は、図31〜図33のX−X′線に沿う断面に対応している。
【0182】
本実施の形態の製造方法は、図28と図31とに示す工程までは、ゲート絶縁層に開孔部25a1 、25b1 を設けない点および溝1aを設けない点を除いて図4〜図7と図11〜図14とに示す実施の形態1と同様の工程を経る。この後、図29と図32とを参照して、ドライバトランジスタQ1、Q2とアクセストランジスタQ3、Q4を覆うように、実施の形態1と同様の条件によりSiO2 よりなる層間絶縁層31が形成される。この層間絶縁層31に、ドライバトランジスタのQ1、Q2のソース領域23aなどに達するコンタクトホール31a、31bが形成される。このコンタクトホール31a、31bを通じてドライバトランジスタQ1、Q2のソース領域23aなどに電気的に接するように、実施の形態1と同様の条件により接地配線層33が形成される。
【0183】
この接地配線層33を覆うように全面にLPCVD法を用いて厚さ約1500ÅのSiO2 よりなる層間絶縁層35が堆積される。
【0184】
そしてフォトリソグラフィ技術およびRIE法により、層間絶縁層31、35に、ゲート電極層27a、27bおよびp- ウェル領域3の表面に達するコンタクトホール135a、135bが形成される。
【0185】
この層間絶縁層31、35をドライエッチングにて開口する際、たとえばさらにオーバエッチングを加えることにより、p- ウェル領域3の表面が掘れて、300Å以上の深さを有する溝1aが形成される。
【0186】
そして、実施の形態1と同様にして、LPCVD法を用いて厚さ約1000Å程度の多結晶シリコン膜が堆積される。この後、この多結晶シリコン膜に、たとえばリン(P)が30keVで1.0×1012〜1.0×1014cm-2のドーズ量で注入される。そして、フォトリソグラフィ技術およびRIE法により、このリンドープト多結晶シリコン膜が所望の形状にパターニングされて、第1および第2のドープト多結晶シリコン膜37、39が形成される。この後さらに、フォトリソグラフィ技術を用いてこの第1および第2のドープト多結晶シリコン膜37、39上に所定の形状を有するレジストパターンが形成される。このレジストパターンをマスクとしてたとえば砒素(As)あるいはリン(P)が約30keVで約1.0×1015〜5.0×1015cm-2のドーズ量で注入される。
【0187】
このレジストパターンが除去された後、たとえば750℃〜850℃の温度で30分のアニールが施される。これにより、上記不純物が活性化され、第1および第2のドープト多結晶シリコン膜37、39に、低抵抗領域37a、39a、37c、39cと高抵抗領域37b、39bとが設けられる。この高抵抗領域37b、39bは高抵抗R1、R2となる。また低抵抗領域37c、39cが、Vcc配線となる。また低抵抗領域37a、39aが、コンタクトホール135a、135bを通じてゲート電極層27b、27aとp- ウェル領域3とを電気的に接続する。
【0188】
このように低抵抗領域37a、39aは、p- ウェル領域3の表面と接している。このため、上記の不純物を活性化させるための熱処理により、低抵抗領域37a、37b中の不純物である砒素(As)がp- ウェル領域3内へ拡散する。これにより、溝1aの底面および側面を覆うn型不純物領域11aが形成される。
【0189】
このように溝1aの底面全面をn型不純物領域11aが覆っている。このn型不純物領域11aは、n+ 不純物拡散領域9aの拡散深さよりも浅い拡散深さを有している。このため、溝1aの底面にn+ 不純物領域9aが形成された場合よりも、n型不純物領域11aが形成された方が、p- ウェル領域3とn型不純物領域11aとの接合部における深さ位置が浅くなる。
【0190】
図30と図33とを参照して、実施の形態1と同様にして、層間絶縁層41が形成され、この層間絶縁層41に、アクセストランジスタQ3、Q4の他方のソース/ドレイン領域13aなどに達するコンタクトホール41a、41bが形成される。この後、コンタクトホール41a、41bの各々を通じてアクセストランジスタQ3、Q4の他方のソース/ドレイン領域13aなどに電気的に接続するように、アルミニウム配線よりなるビット線43a、43bが形成される。
【0191】
本実施の形態の半導体記憶装置においては、図25に示すように溝1aの底面全面にはn型不純物領域11aが形成されている。このn型不純物領域11aは、上述したようにn+ 不純物領域9aの拡散深さより浅い拡散深さを有している。このため、溝1aの下部におけるn型不純物領域11aとp- ウェル領域3との接合深さは、溝1aの底面にn+ 不純物領域9aが形成された場合に比較して浅くすることができる。よって、n型不純物領域11aとの接合位置におけるp- ウェル領域3の不純物濃度は溝1aの底面にn+ 不純物領域9aが形成された場合よりも小さくすることができる。したがって、n型不純物領域11aとp- ウェル領域3との接合部におけるリーク電流を低減することができる。
【0192】
また本実施の形態においては、溝1aを設けて、その底面にn型不純物領域11aを配置している。これにより、溝1aを設けない図60に示す従来例よりもn型不純物領域11aとp- ウェル領域3との接合深さを深くすることができる。このため、実施の形態1で説明したように、図60に示す従来例よりも接合容量が増加し、記憶ノードの容量が増加することでソフトエラー耐性の向上を図ることができる。
【0193】
実施の形態3
次に本実施の形態における半導体記憶装置の製造方法について説明する。
【0194】
図34、図35と図36、図37とは、本発明の実施の形態3における半導体記憶装置の製造方法を工程順に示す概略断面図と要部平面図である。また図34と図35とは、図36と図37とのX−X′線に沿う断面に対応する。
【0195】
また図34と図35とにおいては、メモリセル領域と周辺回路領域とを併せて示している。
【0196】
本実施の形態の製造方法は、まず図4と図5とに示す実施の形態1と同様の工程を経る。この後、図34と図36とを参照して、ワード線19a、19bとゲート電極層27a、27bとの側壁に、実施の形態1と同様の条件により側壁絶縁層29が形成される。この後、n- 不純物領域7a中の不純物を活性化させるため実施の形態1と同様の条件の熱処理が行なわれる。この熱処理により、ゲート電極層27a、27b中の不純物がp- ウェル領域3中へ拡散してn型不純物領域11aなどが形成される。
【0197】
この後、ドライバトランジスタQ1、Q2のソース領域上にホールパターン53aを有するレジストパターン53が形成される。このレジストパターン53をマスクとして、たとえば砒素(As)が50keVで1.0×1015〜5.0×1015cm-2のドーズ量で注入される。この後、レジストパターン53が除去される。
【0198】
図35と図37とを参照して、上記のイオン注入により、ドライバトランジスタQ1、Q2のソース領域および周辺回路領域のMOSトランジスタの1対のソース/ドレイン領域とにn+ 不純物領域9aが形成される。これにより、ドライバトランジスタQ1、Q2のソース領域および周辺回路領域のMOSトランジスタのソース/ドレイン領域とが、n- 不純物領域7aとn+ 不純物領域9aとの2層構造よりなるLDD構造となる。
【0199】
以下、実施の形態1と同様の工程を経ることにより、接地配線層と、高抵抗R1、R2と、ビット線とが形成される。
【0200】
本実施の形態においても、図35に示すように溝1aの底面全面にはn- 不純物領域7aのみが形成されている。このため、溝1a下部におけるn- 不純物領域7aとp- ウェル領域3との接合深さは、溝1a底面にn+ 不純物領域9aが形成された場合に比較して浅くすることができる。このため、実施の形態1と同様、n- 不純物領域7aとp- ウェル領域3との接合部におけるリーク電流を低減することができる。
【0201】
また溝1aを設けてその底面にn- 不純物領域7aを配置したことにより、溝1aを設けない図55に示す従来例よりもn- 不純物領域7aとp- ウェル領域3との接合深さを深くすることができる。このため、実施の形態1と同様、溝を有しない図55に示す従来例よりも接合容量が増加し、記憶ノードの容量が増加することでソフトエラー耐性の向上を図ることができる。
【0202】
また、本実施の形態の製造方法では、ドライバトランジスタQ1、Q2のソース領域および周辺回路領域のみにn+ 不純物領域9aが形成される。このためn+ 不純物領域9a形成のためのイオン注入の際にマスクとなるレジストパターン53のパターニングが、図13に示すレジストパターン51の場合と比べて容易となる。したがって、高精度のアライメント精度を持った写真製版技術を用いる必要がないため低コスト化することができる。
【0203】
実施の形態4
図38、図39と図40、図41とは、本発明の実施の形態4における半導体記憶装置の製造方法を工程順に示す概略断面図と要部平面図である。また図38と図39とは、図40と図41とのX−X′線に沿う断面に対応する。
【0204】
また図38と図39とは、メモリセル領域と周辺回路領域とを併せて示している。
【0205】
図38と図40とを参照して、ここまでの本実施の形態の製造方法は、実施の形態3とほぼ同様であるため、その説明を省略する。ただし、レジストパターン55の形状が異なる。レジストパターン55は、メモリセル領域全面を覆い、かつ周辺回路領域を露出するようにパターニングされる。このレジストパターン55をマスクとして、たとえば砒素(As)が50keVで約1.0×1015〜5.0×1015cm-2のドーズ量で注入される。この後、レジストパターン55が除去される。
【0206】
図39と図41とを参照して、このイオン注入により、周辺回路領域のMOSトランジスタの1対のソース/ドレイン領域にn+ 不純物領域9aが形成される。このn- 不純物領域7aとn+ 不純物領域9aとにより周辺回路領域のMOSトランジスタのソース/ドレイン領域はLDD構造となる。
【0207】
このレジストパターン55は、メモリセル領域全面を覆うように形成されるため、レジストパターン55のパターニングが実施の形態1や実施の形態3と比べてさらに容易になる。
【0208】
しかし、この場合、ドライバトランジスタQ1、Q2のソース領域がn- 不純物領域7aのみとなり、この部分の抵抗が比較的高くなる。このため、メモリセルのGND電位が不安定になるという問題が生じる。
【0209】
そこで、以下の工程により、ドライバトランジスタQ1、Q2のソース領域表面にシリサイドが形成される。
【0210】
まず表面全面にLPCVD法を用いて厚さ約500ÅのSiO2 よりなる絶縁層81が堆積される。そしてフォトリソグラフィ技術およびRIE法を用いて、ドライバトランジスタQ1、Q2のソース領域上の絶縁層81のみが選択的に除去される。これによりドライバトランジスタQ1、Q2のソース領域を露出する開孔81aが絶縁層81に形成される。
【0211】
さらに表面全面にスパッタ法を用いて厚さ約500Åのチタン(Ti)膜が形成される。そしてたとえば約700〜800℃の温度で約1分間のRTA(Rapid Thermal Anneal)処理が行なわれる。これにより、上記ドライバトランジスタQ1、Q2のソース領域のみに選択的にチタンシリサイド(TiSi)層71が形成される。この後、たとえば硫酸(H2 SO4 )と過酸化水素水(H2 O2 )のたとえば7対3の混酸を用いてチタン層が除去された後、さらにたとえば約700〜900℃の温度で約1分間のRTA処理が行なわれる。
【0212】
このようにすることで、上記ドライバトランジスタQ1、Q2のソース領域の表面のみに選択的にチタンシリサイド(TiSi)層71が形成され、低抵抗化される。
【0213】
なお従来のn+ 不純物領域9aのシート抵抗が約100Ω/□であるのに対し、上述のチタンシリサイド層のシート抵抗は約10Ω/□になる。
【0214】
また、ここではシリサイド層71としてチタンシリサイド(TiSi)層が形成された構成について示したが、他にもコバルトシリサイド(CoSi)層やニッケルシリサイド(NiSi)層などの他の高融点金属硅化物よりなる層が用いられてもよい。
【0215】
以下、実施の形態1と同様の工程を経ることにより、接地配線層と、高抵抗R1、R2と、ビット線とが形成される。
【0216】
本実施の形態の半導体記憶装置においても、溝1aの底面には、n+ 不純物領域9aより拡散深さの浅いn- 不純物領域7aが形成されている。このため、溝1a下部におけるn- 不純物領域7aとp- ウェル領域3との接合深さは、溝1a底面にn+ 不純物領域9aが形成された場合に比較して浅くすることができる。このため、実施の形態1と同様、n- 不純物領域7aとp- ウェル領域3との接合部におけるリーク電流を低減することができる。
【0217】
また溝1aを設けてその底面にn- 不純物領域7aを配置したことにより、溝1aを設けない図55に示す従来例よりもn- 不純物領域7aとp- ウェル領域3との接合深さを深くすることができる。このため、実施の形態1と同様、図55に示す従来例よりも接合容量が増加し、記憶ノードの容量が増加することでソフトエラー耐性の向上を図ることができる。
【0218】
また本実施の形態の半導体記憶装置の製造方法では、n+ 不純物領域9aを形成するためのイオン注入は、レジストパターン55をマスクとして行なわれる。このレジストパターン55は、メモリセル領域の全面を覆い、かつ周辺回路領域を覆わない形状でよい。このため、このレジストパターン55のパターニングは、実施の形態1や実施の形態3の場合と比べてさらに容易になる。したがって、高精度のアライメント精度を持った写真製版技術を用いる必要がないため低コスト化することができる。
【0219】
実施の形態5
図42と図43とは、実施の形態5における半導体記憶装置の製造方法の工程を示す概略断面図と要部平面図である。この図42は、図43のX−X′線に沿う断面に対応している。また図42は、メモリセル領域と周辺回路領域とを併せて示している。
【0220】
図42と図43とを参照して、本実施の形態では、ドライバトランジスタQ1、Q2のソース領域のみならず、周辺回路のMOSトランジスタのソース/ドレイン領域にもチタンシリサイド(TiSi)層73が形成される。この場合には、まずドライバトランジスタQ1、Q2のソース領域および周辺回路領域のMOSトランジスタのソース/ドレイン領域上に開孔部81a、81bを有する絶縁層81が形成される。その後、実施の形態4と同様の工程を経ることにより、ドライバトランジスタQ1、Q2のソース領域および周辺回路領域のMOSトランジスタの1対のソース/ドレイン領域表面にシリサイド層71、73が形成される。
【0221】
以下、実施の形態1と同様の工程を経ることにより、接地配線層と、高抵抗R1、R2と、ビット線とが形成される。
【0222】
本実施の形態の製造方法では、実施の形態4のようにn+ 不純物領域9aが全く設けられていないため、そのn+ 不純物領域9aを形成する工程を簡略化できる。
【0223】
また本実施の形態の半導体記憶装置では、周辺回路のMOSトランジスタのソース/ドレイン領域にチタンシリサイド層などの高融点金属硅化物層が形成されるため、このソース/ドレイン領域のシート抵抗を低くすることができる。
【0224】
なお、従来の半導体記憶装置では、図44に示すように側壁絶縁層29の幅Wが約500〜800Å程度と薄く、かつソース/ドレイン領域となるn- 不純物領域7aを斜め回転注入法により形成していなかった。このため、領域S1 においてシリサイド層73が図中横方向へスパイクし(食い込み)、ソース/ドレイン領域7aとp- ウェル領域3とをショートさせるという問題があった。
【0225】
これに対して、本実施の形態では図45に示すようにソース/ドレイン領域となるn- 不純物領域7aは、たとえば45°の斜め回転注入法により形成される。このため、シリサイド層73の図中横方向の端面はn- 不純物領域7aにより覆われる。したがって、本実施の形態では、ソース/ドレイン領域となるn- 不純物領域7aとp- ウェル領域3とのショートが防止できる。
【0226】
実施の形態6
図46、図47と図48、図49とは、実施の形態6における半導体記憶装置の製造方法を工程順に示す概略断面図と要部平面図である。なお図46と図47とは、図48と図49とのX−X′線に沿う断面に対応する。
【0227】
図46を参照して、この状態は、図4に示す状態においてゲート絶縁層17を形成する前の状態である。
【0228】
実施の形態1では、p- ウェル領域3が形成された後、さらにボロン(B)などのp型不純物を所定の条件で注入することでアクセストランジスタおよびドライバトランジスタのしきい値電圧Vthの設定が行なわれていた。
【0229】
これに対して本実施の形態の製造方法では、まずp- ウェル領域3aが形成された後、ゲート電極層17の開孔部25a1 、25b1 が形成される領域上にレジストパターン57が形成される。この後、このレジストパターン57をマスクとして、上記アクセストランジスタおよびドライバトランジスタのしきい値電圧Vthを設定すべくボロン(B)などのp型不純物が注入される。
【0230】
図47と図49とを参照して、この後、図4〜図7に示す実施の形態1と同様の工程を経ることにより、n- 不純物領域7aとn+ 不純物領域9aとn型不純物領域11aとが形成される。
【0231】
この後の工程については、実施の形態1と同様であるため、その説明は省略する。
【0232】
図50と図51とは、図47のA−A′線とB−B′線に沿う不純物濃度の分布を示すグラフである。本実施の形態の製造方法では、図46に示す工程で溝1aの底部にはしきい値電圧制御のための不純物(ボロン)の注入が行なわれない。このため、図50に示すように溝1aの底部では、しきい値電圧制御のための不純物注入による不純物濃度ピーク(点線部)がない。よって、n- 不純物領域7aとの接合部におけるp- ウェル領域3aの不純物濃度は、しきい値電圧制御のためのピーク(点線部)がある場合と比較して、小さくすることができる。したがって、n- 不純物領域7aとp- ウェル領域3aとの接合部におけるp- ウェル領域3の不純物濃度を低下させることによって空乏層電界を弱めることができ、接合リーク電流を低減することができる。
【0233】
なお、ドライバトランジスタのゲート電極層27a、27bの真下には、しきい値電圧制御のためのボロンが注入される。このため、ゲート電極層27a、27bの真下には、このしきい値電圧制御のためのp型不純物ピークが基板表面から0.2〜0.3μmの深さ位置に存在する。
【0234】
実施の形態7
なお、本実施の形態1〜6では、ドライバトランジスタのゲート電極層とp- ウェル領域3との接続をいわゆる直接コンタクトを用いた場合といわゆるシェアード直接コンタクトを用いた場合とについて説明した。しかしこれに限られず、たとえば図52に示すように直接コンタクトとシェアード直接コンタクトの両者を併用した構成に本発明を適用しても同様の効果を得ることができる。
【0235】
具体的には図52を参照して、ドライバトランジスタQ1、Q2のゲート電極層27a、27bは直接、基板表面に接しており、その接触部にn型不純物領域11a2 が形成されている。またゲート電極層27aと基板とは低抵抗領域37aを介在しても電気的に接続されている。
【0236】
ゲート電極層27bとp- ウェル領域3の表面を露出するように層間絶縁層31、35にはコンタクトホール135aが設けられている。低抵抗領域37aは、このコンタクトホール135a内に形成されることにより、ゲート電極層27bとp- ウェル領域3とを電気的に接続している。この低抵抗領域37aがp- ウェル領域3と接する領域には溝1aが形成されており、かつ溝1aの側面および底面を覆うようにn型不純物領域11a1 が形成されている。
【0237】
なお、これ以外の構成については、図1に示す実施の形態1の構成とほぼ同様であるため、同一の部材については同一の符号を付し、その説明を省略する。
【0238】
実施の形態8
また本実施の形態1〜6では、n- 不純物領域7aの形成には、接合を浅くするために拡散係数の小さい砒素(As)が用いられている。しかし、たとえば周辺回路トランジスタにおいては、ホットキャリアの劣化対策としてゲート長の長いトランジスタを用いる場合がある。このような場合には、拡散係数の大きいリン(P)などの他のn型不純物を斜め回転注入してn- 不純物領域を形成した方が、基板表面に沿う方向のドレインとp- ウェル領域との接合プロファイルがより緩やかになり、ドレイン電界が緩和されて劣化が少なくなる。
【0239】
図53は、同一条件でソース/ドレイン領域としてリン(P)もしくは砒素(As)を注入した場合の寿命の変化を示すグラフである。図53より、リンを注入した方がドレイン電界が緩和されて寿命が長くなることがわかる。このことよりメモリセルのn- 不純物領域7a形成には拡散係数の小さい砒素(As)を用い、周辺回路のn- ソース/ドレイン領域形成には拡散係数の大きいリンを用いることにより、より信頼性の高い半導体記憶装置を得ることができる。
なお、上記の各実施の形態では、ドライバトランジスタQ1、Q2と、アクセストランジスタQ3、Q4と、周辺回路領域のトランジスタとがMOSトランジスタである場合について説明したが、MIS(Metal Insulator Semiconductor )トランジスタであればよい。
【0240】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記で説明した範囲ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【図1】 本発明の実施の形態1における半導体記憶装置の構成を概略的に示す断面図である。
【図2】 本発明の実施の形態1における半導体記憶装置の構成を概略的に示す要部平面図である。
【図3】 図1のA−A′線に沿う不純物濃度の分布を示すグラフである。
【図4】 本発明の実施の形態1における半導体記憶装置の製造方法の第1工程を示す概略断面図である。
【図5】 本発明の実施の形態1における半導体記憶装置の製造方法の第2工程を示す概略断面図である。
【図6】 本発明の実施の形態1における半導体記憶装置の製造方法の第3工程を示す概略断面図である。
【図7】 本発明の実施の形態1における半導体記憶装置の製造方法の第4工程を示す概略断面図である。
【図8】 本発明の実施の形態1における半導体記憶装置の製造方法の第5工程を示す概略断面図である。
【図9】 本発明の実施の形態1における半導体記憶装置の製造方法の第6工程を示す概略断面図である。
【図10】 本発明の実施の形態1における半導体記憶装置の製造方法の第7工程を示す概略断面図である。
【図11】 本発明の実施の形態1における半導体記憶装置の製造方法の第1工程を示す要部平面図である。
【図12】 本発明の実施の形態1における半導体記憶装置の製造方法の第2工程を示す要部平面図である。
【図13】 本発明の実施の形態1における半導体記憶装置の製造方法の第3工程を示す要部平面図である。
【図14】 本発明の実施の形態1における半導体記憶装置の製造方法の第4工程を示す要部平面図である。
【図15】 本発明の実施の形態1における半導体記憶装置の製造方法の第5工程を示す要部平面図である。
【図16】 本発明の実施の形態1における半導体記憶装置の製造方法の第6工程を示す要部平面図である。
【図17】 本発明の実施の形態1における半導体記憶装置の製造方法の第7工程を示す要部平面図である。
【図18】 本発明例と図65に示す構成とにおけるリーク電流の変化を示すグラフである。
【図19】 各不純物の温度に対する拡散係数の変化を示すグラフである。
【図20】 実験に用いた各試料の構成を示す部分断面図である。
【図21】 各試料のVccに対するソフトエラー発生率の変化を示すグラフである。
【図22】 本実施の形態の半導体記憶装置において溝の深さ(段差)を変えた場合のソフトエラー発生率の変化を示すグラフである。
【図23】 本発明の実施の形態1における半導体記憶装置の製造方法において不純物を0°で注入した場合と45°の角度で注入した場合との段差の大きさによる接続抵抗Rの変化を示すグラフである。
【図24】 負荷素子としてTFTよりなる負荷トランジスタを用いた場合のSRAMのメモリセルの等価回路図である。
【図25】 本発明の実施の形態2における半導体記憶装置の構成を概略的に示す断面図である。
【図26】 本発明の実施の形態2における半導体記憶装置の構成の下層からの第1段階目の構成を示す要部平面図である。
【図27】 本発明の実施の形態2における半導体記憶装置の構成の下層からの第2段階目の構成を示す要部平面図である。
【図28】 本発明の実施の形態2における半導体記憶装置の製造方法の第1工程を示す概略断面図である。
【図29】 本発明の実施の形態2における半導体記憶装置の製造方法の第2工程を示す概略断面図である。
【図30】 本発明の実施の形態2における半導体記憶装置の製造方法の第3工程を示す概略断面図である。
【図31】 本発明の実施の形態2における半導体記憶装置の製造方法の第1工程を示す要部平面図である。
【図32】 本発明の実施の形態2における半導体記憶装置の製造方法の第2工程を示す要部平面図である。
【図33】 本発明の実施の形態2における半導体記憶装置の製造方法の第3工程を示す要部平面図である。
【図34】 本発明の実施の形態3における半導体記憶装置の製造方法の第1工程を示す概略断面図である。
【図35】 本発明の実施の形態3における半導体記憶装置の製造方法の第2工程を示す概略断面図である。
【図36】 本発明の実施の形態3における半導体記憶装置の製造方法の第1工程を示す要部平面図である。
【図37】 本発明の実施の形態3における半導体記憶装置の製造方法の第2工程を示す要部平面図である。
【図38】 本発明の実施の形態4における半導体記憶装置の製造方法の第1工程を示す概略断面図である。
【図39】 本発明の実施の形態4における半導体記憶装置の製造方法の第2工程を示す概略断面図である。
【図40】 本発明の実施の形態4における半導体記憶装置の製造方法の第1工程を示す要部平面図である。
【図41】 本発明の実施の形態4における半導体記憶装置の製造方法の第2工程を示す要部平面図である。
【図42】 本発明の実施の形態5における半導体記憶装置の製造方法の工程を示す概略断面図である。
【図43】 本発明の実施の形態5における半導体記憶装置の製造方法の工程を示す要部平面図である。
【図44】 MOSトランジスタにおいてソース/ドレイン領域とp- ウェル領域とがシリサイド層によってショートされた様子を示す概略断面図である。
【図45】 ソース/ドレイン領域とp- ウェル領域とのショートを防止できる構成を示す概略断面図である。
【図46】 本発明の実施の形態6における半導体記憶装置の製造方法の第1工程を示す概略断面図である。
【図47】 本発明の実施の形態6における半導体記憶装置の製造方法の第2工程を示す概略断面図である。
【図48】 本発明の実施の形態6における半導体記憶装置の製造方法の第1工程を示す要部平面図である。
【図49】 本発明の実施の形態6における半導体記憶装置の製造方法の第2工程を示す要部平面図である。
【図50】 図47のA−A′線に沿う不純物濃度の分布を示すグラフである。
【図51】 図47のB−B′線に沿う不純物濃度の分布を示すグラフである。
【図52】 本発明の実施の形態7における半導体記憶装置の構成を概略的に示す断面図である。
【図53】 同一条件でソース/ドレイン領域としてリンもしくは砒素を注入した場合の寿命の変化を示すグラフである。
【図54】 高抵抗負荷型のSRAMのメモリセル構造を示す等価回路図である。
【図55】 直接コンタクトを用いた従来のSRAMのメモリセル構造を示す概略断面図である。
【図56】 直接コンタクトを用いた従来のSRAMのメモリセル構造の下層からの第1段階目の構成を示す要部平面図である。
【図57】 直接コンタクトを用いた従来のSRAMのメモリセル構造の下層からの第2段階目の構成を示す要部平面図である。
【図58】 直接コンタクトを用いた従来のSRAMのメモリセル構造の下層からの第3段階目の構成を示す要部平面図である。
【図59】 直接コンタクトを用いた従来のSRAMのメモリセル構造の下層からの第4段階目の構成を示す要部平面図である。
【図60】 シェアード直接コンタクトを用いた従来のSRAMのメモリセル構造を示す概略断面図である。
【図61】 ドライバトランジスタのゲート電極層と開孔パターンとの位置関係を説明するための図である。
【図62】 ゲート電極層と開孔パターンとの重なり具合により接続抵抗Rが変化する様子を示すグラフである。
【図63】 開孔パターンとゲート電極層とが過度に重なった場合に生じる弊害を説明するための概略断面図である。
【図64】 開孔パターンとゲート電極層との重なりがない場合に生じる弊害を説明するための概略断面図である。
【図65】 ゲート電極層と開孔パターンとが完全に重なる場合のメモリセルの寸法を説明するための要部平面図である。
【図66】 開孔パターンとゲート電極層とが一部重複する場合のメモリセルの寸法を説明するための要部平面図である。
【図67】 開孔パターンとゲート電極層とが一部重複する場合のSRAMのメモリセル構造を示す概略断面図である。
【図68】 図60のA−A′線に沿う不純物濃度の分布を示すグラフである。
【符号の説明】
1 シリコン基板、3 p- ウェル領域、5 素子分離絶縁層、7a、7bn- 不純物領域、9a、9b n+ 不純物領域、1a 溝、11a、11b n型不純物領域、13a、13b、15a、15b ソース/ドレイン領域、17a、17b ゲート絶縁層、19a、19b ゲート電極層、21a、21bドレイン領域、23a、23b ソース領域、25a、25b ゲート絶縁層、27a、27b ゲート電極層、37、39 抵抗層、Q1、Q2 ドライバトランジスタ、Q3、Q4 アクセストランジスタ、R1、R2 高抵抗。
【発明の属する技術分野】
本発明は、半導体記憶装置およびその製造方法に関し、より特定的には、随時書込読出可能な記憶装置(SRAM:Static Random Access Memory )を含む半導体記憶装置およびその製造方法に関するものである。
【0002】
【従来の技術】
従来から半導体記憶装置の1つとして、SRAMが知られている。このSRAMは、DRAM(Dynamic Random Access Memory)に比較してリフレッシュ動作が不要であり記憶状態が安定しているという利点を有する。
【0003】
図54は、高抵抗負荷型のSRAMメモリセルの等価回路図である。図54を参照して、SRAMは揮発性の半導体記憶装置であり、このSRAMではマトリックス(行列)状に配置された相補型データ線(ビット線)107、108とワード線109との交差部にメモリセルが配置される。このメモリセルは1対のインバータ回路からなるフリップフロップ回路および2個のアクセストランジスタQ3、Q4で構成される。このフリップフロップ回路により、クロスカップリングさせた2つの記憶ノードN1、N2が構成され、(High、Low)または(Low、High)の双安定状態を有する。このメモリセルは、所定の電源電圧が与えられている限り、双安定状態を保持し続ける。
【0004】
1対のアクセストランジスタQ3、Q4は、MOS(Metal Oxide Semiconductor )トランジスタよりなっている。アクセストランジスタQ3のソース/ドレイン領域の一方が記憶ノードN1に接続されており、ソース/ドレイン領域の他方はビット線107に接続されている。またアクセストランジスタQ4のソース/ドレイン領域の一方は記憶ノードN2に接続されており、ソース/ドレイン領域の他方はビット線108に接続されている。またアクセストランジスタQ3、Q4のゲートはワード線109に各々接続されており、このワード線109によりアクセストランジスタQ3、Q4の導通、非導通状態が制御される。
【0005】
インバータ回路は1個のドライバトランジスタQ1(もしくはQ2)および1個の負荷素子R1(もしくはR2)で構成されている。1対のドライバトランジスタQ1、Q2は、MOSトランジスタよりなっている。1対のドライバトランジスタQ1、Q2のソース領域の各々はGND(接地電位)112に接続されている。またドライバトランジスタQ1のドレイン領域は記憶ノードN1に接続されており、ドライバトランジスタQ2のドレイン領域は記憶ノードN2に接続されている。さらにドライバトランジスタQ1のゲートは記憶ノードN2に接続されており、ドライバトランジスタQ2のゲートは記憶ノードN1に接続されている。
【0006】
またこの例では、負荷素子として高抵抗を用いた場合を示している。この1対の負荷素子となる高抵抗R1、R2の各一方端はVcc電源110に接続されており、その各他方端は各々記憶ノードN1、N2に接続されている。
【0007】
このように、1対のインバータ回路をクロスカップリングさせることによりフリップフロップ回路が形成される。
【0008】
このメモリセルにデータを書込むときは、ワード線109を選択してアクセストランジスタQ3、Q4を導通させ、所望の論理値に応じてビット線対107、108を強制的に電圧印加することにより、フリップフロップ回路の双安定状態がいずれかに設定される。
【0009】
またこのメモリセルからデータを読出すときは、アクセストランジスタQ3、Q4を導通させ、記憶ノードN1、N2の電位がビット線107、108に伝達される。
【0010】
従来の半導体記憶装置においては、上記のドライバトランジスタQ1、Q2のゲート電極とアクセストランジスタQ3、Q4のソース/ドレイン領域との接続は、いわゆる直接コンタクトもしくはシェアード直接コンタクトを用いて行なわれてきた。以下、直接コンタクトを用いた従来の高抵抗負荷型のSRAMのメモリセル構造について説明する。
【0011】
図55は、直接コンタクトを用いた従来のSRAMのメモリセル構造を概略的に示す断面図である。また図56〜図59は、従来のSRAMのメモリセル4個当りの構造を下層から順に4段階に分割して示した要部平面図である。
【0012】
具体的には、図55は基板に形成された1対のドライバトランジスタQ1、Q2と1対のアクセストランジスタQ3、Q4との構成を示し、図56は接地配線層の構成を示し、図58は1対の負荷素子となる高抵抗R1、R2の構成を示し、図59はビット線の構成を示している。
【0013】
なお、図55は、図56〜図59のX−X′線に沿う断面に対応している。また、図56〜図59において二点鎖線で囲まれた領域は、1つの単体セル(unit cell)の領域である。
【0014】
まず図55と図56とを参照して、n- シリコン基板1上にp- ウェル領域3が形成されている。p- ウェル領域3の表面には、素子分離用のフィールド絶縁層5が形成されている。このフィールド絶縁層5によって分離されたp- ウェル領域3の表面に1対のドライバトランジスタQ1、Q2と1対のアクセストランジスタQ3、Q4が形成されている。
【0015】
ドライバトランジスタQ1は、ドレイン領域21aと、ソース領域23aと、ゲート絶縁層25aと、ゲート電極層27aとを有している。ドレイン領域21aとソース領域23aとは、n- 不純物領域7aとn+ 不純物領域9aとの2層構造よりなるLDD(Lightly Doped Drain )構造を有している。ゲート電極層27aは、このドレイン領域21aとソース領域23aとに挟まれる領域上にゲート絶縁層27aを介在して形成されている。
【0016】
ドライバトランジスタQ2は、ドレイン領域と、ソース領域と、ゲート絶縁層(図示せず)と、ゲート電極層27bとを有している。ドレイン領域とソース領域とは、ドライバトランジスタQ1と同様、n- 不純物領域7bとn+ 不純物領域9bとの2層構造よりなるLDD構造を有している。ゲート電極層27bは、このドレイン領域とソース領域とに挟まれる領域上にゲート絶縁層を介在して形成されている。
【0017】
アクセストランジスタQ1は、1対のソース/ドレイン領域13a、15aと、ゲート絶縁層17aと、ゲート電極層19aとを有している。1対のソース/ドレイン領域13a、15aは、n- 不純物領域7aとn+ 不純物領域9aとの2層構造よりなるLDD構造を有している。ゲート電極層19aは、この1対のソース/ドレイン領域13a、15aに挟まれる領域上にゲート絶縁層17aを介在して形成されており、かつワード線と一体化されている。
【0018】
アクセストランジスタQ4は、1対のソース/ドレイン領域と、ゲート絶縁層(図示せず)と、ゲート電極層19bとを有している。1対のソース/ドレイン領域は、アクセストランジスタQ2と同様、n- 不純物領域7bとn+ 不純物領域9bとの2層構造よりなるLDD構造を有している。ゲート電極層19bは、1対のソース/ドレイン領域に挟まれる領域上にゲート絶縁層を介在して形成されており、かつワード線と一体化されている。
【0019】
1対のドライバトランジスタQ1、Q2のゲート電極層27a、27bと1対のアクセストランジスタQ3、Q4のゲート電極層19a、19bとの各側壁には側壁絶縁層29が形成されている。
【0020】
ゲート電極層19a側壁の側壁絶縁層29真下に設けられたn- 不純物領域7aとの間でn+ 不純物領域9aを挟むように、かつゲート電極層27a側壁の側壁絶縁層29真下に設けられたn- 不純物領域との間でn+ 不純物領域9aを挟むようにn- 不純物領域7aが形成されている。これにより、ドライバトランジスタQ1のドレイン領域21aとアクセストランジスタQ3の一方のソース/ドレイン領域15aとは、不純物領域を共有しており、電気的に接続されている。
【0021】
ドライバトランジスタQ1のドレイン領域21aとアクセストランジスタQ3の一方のソース/ドレイン領域15aとに、ドライバトランジスタQ2のゲート電極層27bが、ゲート絶縁層25bに設けられた開孔25b1 を通じて電気的に接続されている。このゲート電極層27bが接続されるp- ウェル領域3の表面にn型不純物領域11aが設けられている。
【0022】
ゲート電極層19b側壁の側壁絶縁層(図示せず)真下に設けられたn- 不純物領域7bとの間でn+ 不純物領域9bを挟むように、かつゲート電極層27b側壁の側壁絶縁層29真下に設けられたn- 不純物領域7bとの間でn+ 不純物領域9bを挟むようにn- 不純物領域7bが形成されている。これにより、ドライバトランジスタQ2のドレイン領域とアクセストランジスタQ4の一方のソース/ドレイン領域とは、不純物領域を共有しており、電気的に接続されている。
【0023】
ドライバトランジスタQ2のドレイン領域とアクセストランジスタQ4の一方のソース/ドレイン領域とに、ドライバトランジスタQ1のゲート電極層27aが、ゲート絶縁層25aに設けられた開孔25a1 を通じて接続されている。このゲート電極層27aが接続されるp- ウェル領域3の表面にn型不純物領域(図示せず)が形成されている。
【0024】
図55と図57とを参照して、1対のドライバトランジスタQ1、Q2と1対のアクセストランジスタQ3、Q4とを覆うように層間絶縁層31が形成されている。この層間絶縁層31にはドライバトランジスタQ1のソース領域23aに達するコンタクトホール31aと、ドライバトランジスタQ2のソース領域に達するコンタクトホール31bとが設けられている。このコンタクトホール31a、31bを通じてドライバトランジスタQ1とQ2との各ソース領域に電気的に接続するように接地配線層33が形成されている。
【0025】
図55と図58とを参照して、接地配線層33を覆うように層間絶縁層35が形成されている。この層間絶縁層35と33とには、ドライバトランジスタQ1のゲート電極層27aに達するコンタクトホール35bと、ドライバトランジスタQ2のゲート電極層27bに達するコンタクトホール35aとが設けられている。
【0026】
コンタクトホール35aを通じてドライバトランジスタQ2のゲート電極層27bに電気的に接続するように第1のドープト多結晶シリコン層37が形成されている。ドープト多結晶シリコン層37は、低抵抗領域37a、37cと高抵抗領域37bとを有している。低抵抗領域37aはコンタクトホール35aを通じてゲート電極層27bに接続されている。高抵抗領域37bは、この低抵抗領域37aと37cとの間に配置され、高抵抗R1になる。
【0027】
コンタクトホール35bを通じてドライバトランジスタQ1のゲート電極層27aと電気的に接続するように第2のドープト多結晶シリコン層39が形成されている。第2のドープト多結晶シリコン層39は、低抵抗領域39a、39cと高抵抗領域39bとを有している。低抵抗領域39aは、コンタクトホール35bを通じてゲート電極層27aに接続されている。高抵抗領域39bは、低抵抗領域39aと39cとの間に配置され、高抵抗R2となる。
【0028】
第1のドープト多結晶シリコン層37の低抵抗領域37cと第2のドープト多結晶シリコン層39の低抵抗領域39cとは、各々メモリセルのVcc配線として利用されている。
【0029】
図55と図59とを参照して、第1および第2のドープト多結晶シリコン層37、39を覆うように層間絶縁層41が形成されている。層間絶縁層41、35、33には、アクセストランジスタQ3のソース/ドレイン領域13aに達するコンタクトホール41aと、アクセストランジスタQ4のソース/ドレイン領域に達するコンタクトホール41bとが設けられている。
【0030】
コンタクトホール41aを通じてアクセストランジスタQ3のソース/ドレイン領域13aと電気的に接続するように、かつ層間絶縁層41上を延在するようにビット線43aが形成されている。またコンタクトホール41bを通じてアクセストランジスタQ4のソース/ドレイン領域と電気的に接続するように、かつ層間絶縁層41上を延在するようにビット線43bが形成されている。
【0031】
ここで、直接コンタクトというのは、図55と図56とに示すように、ドライバトランジスタQ1、Q2のゲート電極27a、27bのような多結晶シリコン配線が、開孔25a1 、25b1 を通じて、直接、半導体基板(p- ウェル領域3)の表面に接続されたコンタクト構造をいう。
【0032】
次に、シェアード直接コンタクトを用いた従来のSRAMのメモリセル構造について説明する。
【0033】
図60は、シェアード直接コンタクトを用いた従来のSRAMのメモリセル構造を概略的に示す断面図である。図60を参照して、シェアード直接コンタクトとは、ドライバトランジスタQ1、Q2のゲート電極層27a、27bが、半導体基板(p- ウェル領域3)の表面に直接接続されておらず、第1もしくは第2のドープト多結晶シリコン層37、39の低抵抗領域37a、39aを介在して半導体基板の表面に接続されたコンタクト構造をいう。
【0034】
具体的には、層間絶縁層31、35に、ゲート電極層27bの表面および半導体基板の表面を露出するコンタクトホール35が形成されている。このコンタクトホール35の内壁に沿って低抵抗領域37aが形成されることにより、ゲート電極層27bとソース領域15aとが低抵抗領域37aを介在して電気的に接続されている。
【0035】
低抵抗領域37aが半導体基板と接続する部分にはn型不純物領域11aが形成されている。
【0036】
なお、これ以外の構造については、図55に示す構造とほぼ同様であるため、同一の部材については同一の符号を付し、その説明を省略する。
【0037】
次に、図55に示す直接コンタクトを用いた場合において、開孔部25a1 (25b1 )の形成のためのマスクのホールパターン(以下、単に開孔パターンと称する)とゲート電極層27a(27b)との位置関係について考察する。
【0038】
まず、図61に示すように開孔パターン25a1 の一辺とゲート電極層27aの端部との距離をXと規定する。この規定を基に本願発明者らが実験を行なった結果、図62に示すように、例えば開孔パターン25a1 の一辺が0.4μmの場合、距離Xが0.1〜0.3μmのとき接続抵抗Rが小さくなることが判明した。つまり、ゲート電極層27aが直接コンタクトの開孔パターン領域を完全に覆わず、一部のみ覆う場合に、ゲート電極層27aと基板との接続抵抗Rが小さくなる。これは以下の理由によるものと考えられる。
【0039】
図63と図64とは、ゲート電極層が直接コンタクトの開孔パターン領域を完全に覆っている場合と完全に覆っていない場合とを示す図55の領域Sに対応する部分の断面図である。
【0040】
まず図63を参照して、n- 不純物領域7aは、ゲート電極層27bなどをマスクとしてイオン注入を行なうことにより形成される。また、n型不純物領域11aは、ゲート電極層27bの不純物がp- ウェル領域3へ拡散することにより形成される。このため、ゲート電極層27bが、開孔パターン領域25b1 を完全に覆ってしまった場合(図61の距離Xがマイナスの場合)、n- 不純物領域7aとn型不純物領域11aとの間にp型領域(p- ウェル領域3)が存在することになる。したがって、n- 不純物領域7aとn型不純物領域11aとが電気的な接続状態を維持できなくなる。
【0041】
次に、図64を参照して、ゲート電極層27bが開孔パターン領域25b1 を完全に覆わない場合(図61の距離Xが開孔パターン領域25b1 の幅以上の場合)、ゲート電極層27bはアクセストランジスタのソース/ドレイン領域15aと電気的に接続されなくなってしまう。
【0042】
これに対してゲート電極が開孔パターン領域の一部のみを覆っている場合には、仮にマスクの重ね合わせずれによりゲート電極層27bや開孔部25b1 がずれて形成されても、図63や図64に示す状態になりにくい。このため、安定に低抵抗の接続を得ることができる。
【0043】
また、ドライバトランジスタのゲート電極層が開孔パターン領域の一部のみを覆うことにより、開孔パターン領域の全体を覆っている場合に比較して、メモリセルサイズを縮小化できるという利点もある。その利点を以下に説明する。
【0044】
図65と図66とは、ドライバトランジスタのゲート電極層が開孔パターン領域全体を覆っている場合と開孔パターン領域の一部のみを覆っている場合とのメモリセルの要部平面図である。
【0045】
図65と図66とを参照して、ワード線19a、19bの幅L1 、L8 と、ワード線19a、19bとゲート電極層27a、27bとの間の各抜き寸法L2 、L7 と、ノード間の分離幅L5 とは、最小にする必要がある。またドライバトランジスタのチャネル長L4 はトランジスタの性能上決定される寸法である。このため、これらの寸法L1 〜L5 、L7 およびL8 は図65および図66の双方の構成において同一である。
【0046】
しかし、ゲート電極層27aが開孔パターン領域25a1 を完全に覆っている場合には寸法L6 A は開孔パターン領域25a1 の幅以上の寸法が必要である。これに対して、ゲート電極層27aが開孔パターン領域25a1 の一部のみを覆っている場合には、寸法L6 B は開孔パターン領域25a1 の幅以下の寸法で足りる。このため、寸法L6 B は寸法L6 A よりも小さくできる。したがって、ドライバトランジスタのゲート電極層が開孔パターン領域25a1 の一部のみを覆う構造の方が、開孔パターン領域25a1 を完全に覆う構造よりもメモリセルの長辺方向の寸法LB を小さくすることができる。
【0047】
以上の考察の結果、図67に示すようにゲート電極層27bが開孔パターン領域の一部のみを覆う構造が考えられる。なお、図68は、p- ウェル領域3がレトログレード型のp型不純物プロファイルを持つ場合の図67のA−A′線に沿う不純物濃度分布図である。
【0048】
図67に示す構造の場合、ゲート電極層27bのパターニングのためのエッチング時に開孔パターン領域においてはエッチングストッパとなるゲート絶縁層がp- ウェル領域3上に存在しない。このため、開孔部においてゲート電極層27bから露出する部分では、p- ウェル領域3表面もエッチングされて、約数百Å〜数千Åの深さの溝1aが形成される。
【0049】
この溝1aの形成により、ゲート電極層パターニング時のエッチング残がなくなり、たとえばゲート電極層27bと19aとのショートを防止することができる。
【0050】
また溝1aが形成されることにより、n+ 不純物領域9aの一部が溝1a底面に形成される。このため、溝1aの下側では、n+ 不純物領域9aとp- ウェル領域3との接合部は、溝が形成されない構成(図55)よりも深い位置に形成される。これにより、n+ 不純物領域9aとp- ウェル領域3との接合容量が増加して、メモリセルのソフトエラー耐性が向上する。
【0051】
【発明が解決しようとする課題】
しかし、図67に示す構造では、溝1aの底部におけるn+ 不純物領域9aとp- ウェル領域3との接合深さが深くなったことで、接合リーク電流が増加してしまうという問題があった。以下、この問題について詳細に説明する。
【0052】
まず上記接合リークの増加のメカニズムについて簡単に説明する。
一般に、pn接合の逆バイアス時の接合リーク電流Irは、接合に加わる電界が大きくなると、アバランシェ(雪崩)倍増もしくはトンネル現象に基づき、降伏電圧に近くなるほど大量に流れ始める。このようなリーク電流は接合に加わる電界が大きくなればなるほど増加する。このpn接合の空乏層にかかる電界は空乏層の幅が狭いとき、すなわち金属学的(metallurgical )なpn接合部でのpまたはn型半導体層を構成する各々のドーパントの濃度が高いほど大きくなる。
【0053】
まず、n/p接合(n型濃度とp型濃度が同程度の接合)のように傾斜接合で近似されるような場合では、接合リーク電流は、n型不純物またはp型不純物の双方の濃度の空乏層幅に影響し、各々の濃度が高くなるほど増加することになる。また、n+ /p接合(n型濃度がp型濃度より高い接合)のように片側階段接合で近似されるような場合では、n型不純物よりもp型不純物の濃度が高くなるほど空乏層の幅が狭くなり、接合リーク電流が増加することになる。さらに、p型不純物が基板方向に深くなるにつれて濃度が増加するいわゆるレトログレード型のプロファイルを持つ場合には、n+ /p接合であっても、n型不純物の濃度が高くなって接合の位置が深くなるとpn接合部でのp型不純物の濃度が高くなるため、接合リーク電流が増加することになる。
【0054】
図68に示すレトログレード型のp型不純物プロファイルを持つ場合、n型領域の拡散深さが深くなり(実線→点線)、pn接合の位置が深くなると、接合位置でのp型不純物濃度が増加する。このため、図67に示すように溝1aを設けたことにより、溝1a底面におけるn+ 不純物領域9aとp- ウェル領域3との接合位置が深くなると、接合リーク電流が増加してしまう。
【0055】
一方、図60に示すシェアード直接コンタクトを用いた場合では、n+ 不純物領域9aの表面に低抵抗領域37aが直接接することになる。この低抵抗領域37aは、低抵抗化させるため、高濃度の不純物を含んでいる。このため、後工程の熱処理などで、低抵抗領域37aからn+ 不純物領域9aに不純物が容易に拡散してしまい、n+ 不純物領域9a中のn型不純物濃度が増加するとともにn+ 不純物領域9aの拡散深さが深くなる。したがって、結果的にこの部分でのn+ 不純物領域9aとp- ウェル領域3とのpn接合の位置が深くなり、前述の直接コンタクトの場合と同様、接合リーク電流が増加してしまうという問題があった。
【0056】
このようにSRAMにおいて接合リーク電流が増加すると、特にスタンバイ時の消費電流の増加やデータの保持が困難になってしまう。
【0057】
それゆえ、本発明の目的は、SRAMにおいて、ソフトエラー耐性の向上を図ることができるとともに接合リーク電流も低減してスタンバイ時の消費電流をより少なくできる高性能の半導体記憶装置およびその製造方法を提供することである。
【0058】
【課題を解決するための手段】
本発明の一の局面に従う半導体記憶装置は、スタティック型メモリセルを備えた半導体記憶装置であって、半導体基板と、アクセストランジスタとを備えている。半導体基板は主表面を有し、その主表面に溝を有している。アクセストランジスタは、半導体基板の主表面に互いの距離を隔てて形成された1対のソース/ドレイン領域を有している。一方のソース/ドレイン領域は、第1、第2および第3不純物領域を有している。第1不純物領域は、半導体基板の主表面に形成され、その主表面から第1の拡散深さで形成されている。第2不純物領域は、第1不純物領域の他方のソース/ドレイン領域側の端部に接するように半導体基板の主表面に形成され、第1不純物領域より小さい不純物濃度を有している。第3不純物領域は、第2不純物領域との間で第1不純物領域を挟むように配置され、溝の底面全面において溝の底面から第1の拡散深さより浅い第2の拡散深さで形成されている。
【0059】
本発明の一の局面に従う半導体記憶装置では、溝の底面全面に第1不純物領域より拡散深さの浅い第3不純物領域が形成されている。このため、溝下部における第3不純物領域と半導体基板との接合深さは、溝底面に第1不純物領域が形成された場合に比較して浅くすることができる。このため、第3不純物領域との接合位置における半導体基板の不純物濃度は溝底面に第1不純物領域を形成した場合よりも小さくできる。したがって、第3不純物領域と半導体基板との接合部におけるリーク電流を低減することができる。
【0060】
また、溝を設けてその底面全面に第3不純物領域を配置したことにより、溝を設けない従来例よりも第3不純物領域と半導体基板との接合深さを深くすることができる。このため、溝底面に形成された第3不純物領域との接合位置における半導体基板の不純物濃度は、上述の従来例よりも大きくすることができる。したがって、従来例よりも接合容量が増加し、記憶ノードの容量が増加することでソフトエラー耐性の向上を図ることができる。
【0061】
上記局面において好ましくは、第3不純物領域は第1不純物領域より小さい不純物濃度を有している。
【0062】
第3不純物領域が第1不純物領域より小さい不純物濃度を有しているため、第1不純物領域が溝底面に形成された場合よりも、半導体基板との接合位置における第3不純物領域の不純物濃度を小さくすることができる。このため、第3不純物領域と半導体基板との接合部におけるリーク電流をより一層低減することができる。
【0063】
上記局面において好ましくは、ドライバトランジスタと負荷素子とがさらに備えられている。ドライバトランジスタは、主表面に互いに距離を隔てて形成された1対のソース/ドレイン領域と、1対のソース/ドレイン領域に挟まれる領域上にゲート絶縁層を介在して形成されたゲート電極層とを有している。負荷素子は、一端がドライバトランジスタのゲート電極層に電気的に接続され、他端が電源電位線に接続されている。
【0064】
上記局面において好ましくは、ドライバトランジスタのゲート電極層は、アクセストランジスタの一方のソース/ドレイン領域表面に接している。負荷素子の一端は、ドライバトランジスタのゲート電極層の表面に接している。
【0065】
これにより、ドライバトランジスタのゲート電極層と半導体基板とをいわゆる直接コンタクトにより接合した場合において、第3不純物領域と半導体基板との接合リーク電流を低減できるとともに、ソフトエラー耐性を向上することができる。
【0066】
上記局面において好ましくは、負荷素子の一端は、ドライバトランジスタのゲート電極層表面とアクセストランジスタの一方のソース/ドレイン領域表面とに接している。
【0067】
これにより、ドライバトランジスタのゲート電極層と半導体基板とをいわゆるシェアード直接コンタクトにより接合した場合において、第3不純物領域と半導体基板との接合リーク電流を低減できるとともにソフトエラー耐性を向上することができる。
【0068】
上記局面において好ましくは、ドライバトランジスタのゲート電極層はアクセストランジスタの一方のソース/ドレイン領域に接している。負荷素子の一端は、ドライバトランジスタのゲート電極層表面とアクセストランジスタの一方のソース/ドレイン領域表面とに接している。
【0069】
これにより、ドライバトランジスタのゲート電極層と半導体基板とをいわゆる直接コンタクトとシェアード直接コンタクトとを組合せて接合した場合において、第3不純物領域と半導体基板との接合リーク電流を低減できるとともに、ソフトエラー耐性を向上することができる。
【0070】
上記局面において好ましくは、半導体基板の主表面に互いに距離を隔てて形成された1対のソース/ドレイン領域と、1対のソース/ドレイン領域に挟まれる領域上にゲート絶縁層を介在して形成されたゲート電極層とを有するドライバトランジスタがさらに備えられている。溝の底面に配置された第3不純物領域と半導体基板との接合部の深さ位置において、溝の真下の半導体基板の領域の不純物濃度は、ドライバトランジスタのゲート電極層の真下の半導体基板の不純物濃度より小さい。
【0071】
これにより、第3不純物領域との接合位置における半導体基板の不純物濃度は、より一層低減され、接合リーク電流はより一層低減される。
【0072】
上記局面において好ましくは、半導体基板の主表面から溝の底面までの深さは300Å以上である。
【0073】
これにより、ソフトエラー耐性の向上が顕著に現われる。
上記局面において好ましくは、負荷素子は抵抗である。
【0074】
これにより、接合リークが低減され、かつソフトエラー耐性の向上した高抵抗負荷型のSRAMメモリセルが得られる。
【0075】
上記局面において好ましくは、負荷素子は薄膜トランジスタであって、ドライバトランジスタのゲート電極層に電気的に接続される負荷素子の一端は、この薄膜トランジスタのドレイン領域およびゲート電極層のいずれかである。
【0076】
これにより、接合リークが低減され、かつソフトエラー耐性の向上したCMOS型のSRAMメモリセルが得られる。
【0077】
本発明の他の局面に従う半導体記憶装置は、スタティック型メモリセルを備えた半導体記憶装置であって、半導体基板と、ドライバトランジスタとアクセストランジスタとを備えている。半導体基板は、主表面を有し、その主表面に溝を有している。ドライバトランジスタは、半導体基板の主表面に距離を隔てて形成された1対のソース/ドレイン領域を有している。ドライバトランジスタのソース領域は、第1および第2不純物領域を有している。第1不純物領域は、半導体基板の主表面に形成され、その主表面から第1の拡散深さで形成されている。第2不純物領域は、第1不純物領域のドレイン領域側の端部に接するように半導体基板の主表面に形成され、かつ第1不純物領域より小さい不純物濃度を有している。アクセストランジスタは、主表面に互いに距離を隔てて形成された1対のソース/ドレイン領域を有している。アクセストランジスタの一方のソース/ドレイン領域は、溝の底面全面において溝の底面から第1の拡散深さより浅い第2の拡散深さで形成されている。
【0078】
本発明の他の局面に従う半導体記憶装置では、溝の底面全面に第1不純物領域より拡散深さの浅いアクセストランジスタの一方のソース/ドレイン領域が形成されている。このため、溝下部におけるアクセストランジスタの一方のソース/ドレイン領域と半導体基板との接合深さは、溝底面に第1不純物領域が形成された場合と比較して浅くすることができる。このため、アクセストランジスタの一方のソース/ドレイン領域との接合位置における半導体基板の不純物濃度は、溝底面に第1不純物領域を形成した場合よりも小さくできる。したがって、アクセストランジスタの一方のソース/ドレイン領域と半導体基板との接合部におけるリーク電流を低減することができる。
【0079】
また溝を設けてその底面全面にアクセストランジスタの一方のソース/ドレイン領域を配置したことにより、溝を設けない従来例よりもアクセストランジスタの一方のソース/ドレイン領域と半導体基板との接合深さを深くすることができる。このため、溝底面に形成されたアクセストランジスタの一方のソース/ドレイン領域との接合位置における半導体基板の不純物濃度は、上述の従来例よりも大きくすることができる。したがって、従来例よりも接合容量が増加し、記憶ノードの容量が増加することでソフトエラー耐性の向上を図ることができる。
【0080】
上記局面において好ましくは、アクセストランジスタの一方のソース/ドレイン領域は、第1不純物領域より小さい不純物濃度を有している。
【0081】
アクセストランジスタの一方のソース/ドレイン領域が第1不純物領域より小さい不純物濃度を有しているため、第1不純物領域が溝底面に形成された場合よりも、半導体基板との接合位置におけるアクセストランジスタの一方のソース/ドレイン領域の不純物濃度を小さくすることができる。このため、アクセストランジスタの一方のソース/ドレイン領域と半導体基板との接合部におけるリーク電流をより一層低減することができる。
【0082】
本発明のさらに他の局面に従う半導体記憶装置は、スタティック型メモリセルと周辺回路とを備えた半導体記憶装置であって、半導体基板と、周辺回路に含まれるMISトランジスタと、アクセストランジスタとを備えている。半導体基板は、主表面を有し、その主表面に溝を有している。MISトランジスタは、主表面に互いに距離を隔てて形成された1対のソース/ドレイン領域を有している。このMISトランジスタの一方のソース/ドレイン領域は、第1および第2不純物領域を有している。第1不純物領域は、半導体基板の主表面に形成され、主表面から第1の拡散深さで形成されている。第2の不純物領域は、第1不純物領域の他方のソース/ドレイン領域側の端部に接するように主表面に形成され、第1不純物濃度より小さい不純物濃度を有している。アクセストランジスタは、主表面に互いに距離を隔てて形成された1対のソース/ドレイン領域を有している。アクセストランジスタの一方のソース/ドレイン領域は、溝の底面全面において溝の底面から第1の拡散深さより浅い第2の拡散深さで形成されている。
【0083】
本発明のさらに他の局面に従う半導体記憶装置では、溝の底面全面に第1不純物領域より拡散深さの浅いアクセストランジスタの一方のソース/ドレイン領域が形成されている。このため、溝下部におけるアクセストランジスタの一方のソース/ドレイン領域と半導体基板との接合深さは、溝底面に第1不純物領域が形成された場合に比較して浅くすることができる。このため、アクセストランジスタの一方のソース/ドレイン領域との接合位置における半導体基板の不純物濃度は、溝底面に第1不純物領域を形成した場合よりも小さくできる。したがって、アクセストランジスタの一方のソース/ドレイン領域と半導体基板との接合部におけるリーク電流を低減することができる。
【0084】
また溝を設けてその底面にアクセストランジスタの一方のソース/ドレイン領域を配置したことにより、溝を設けない従来例よりもアクセストランジスタの一方のソース/ドレイン領域と半導体基板との接合深さを深くすることができる。このため、溝底面に形成されたアクセストランジスタの一方のソース/ドレイン領域との接合位置における半導体基板の不純物濃度は上述の従来例よりも大きくすることができる。したがって、従来例よりも接合容量が増加し、記憶ノードの容量が増加することでソフトエラー耐性の向上を図ることができる。
【0085】
上記局面において好ましくは、アクセストランジスタの一方のソース/ドレイン領域は、第1不純物領域より低濃度である。
【0086】
アクセストランジスタの一方のソース/ドレイン領域が第1不純物領域より小さい不純物濃度を有しているため、第1不純物領域が溝底面に形成された場合よりも、半導体基板との接合位置におけるアクセストランジスタの一方のソース/ドレイン領域の不純物濃度を低くすることができる。このため、アクセストランジスタの一方のソース/ドレイン領域と半導体基板との接合部におけるリーク電流をより一層低減することができる。
【0087】
上記局面において好ましくは、半導体基板の主表面に互いに距離を隔てて形成された1対のソース/ドレイン領域と、1対のソース/ドレイン領域に挟まれる領域上にゲート絶縁層を介在して形成されたゲート電極層とを有するドライバトランジスタがさらに備えられている。ドライバトランジスタのソース領域に接するようにシリサイド層が形成されている。
【0088】
これにより、ドライバトランジスタのソース領域が低抵抗化され、SRAMメモリセルに蓄積されたデータの破壊を防止することができる。
【0089】
上記局面において好ましくは、アクセストランジスタの1対のソース/ドレイン領域には不純物として砒素が導入されており、周辺回路に含まれるMISトランジスタの1対のソース/ドレイン領域には不純物としてリンが導入されている。
【0090】
拡散係数の小さい砒素をアクセストランジスタのソース/ドレイン領域形成時に導入することで、溝底面におけるアクセストランジスタの一方のソース/ドレイン領域の拡散深さが深くなることが防止され、接合リーク電流を低減することができる。また拡散係数の大きいリンを周辺回路トランジスタのソース/ドレイン領域に導入することで、ソース領域からドレイン領域へ向かう方向のドレイン領域と半導体基板との接合部における不純物濃度プロファイルが緩やかになるためドレイン電界が緩和される。
【0091】
本発明のさらに他の局面に従う半導体記憶装置は、スタティック型メモリセルと周辺回路とを備えた半導体記憶装置であって、半導体基板と、アクセストランジスタと、ドライバトランジスタと、周辺回路に含まれるMISトランジスタと、シリサイド層とを備えている。半導体基板は主表面を有している。アクセストランジスタは、半導体基板の主表面に互いに距離を隔てて形成された1対のソース/ドレイン領域を有している。ドライバトランジスタは、半導体基板の主表面に互いに距離を隔てて形成された1対のソース/ドレイン領域を有している。MISトランジスタは、半導体基板の主表面に互いに距離を隔てて形成された1対のソース/ドレイン領域を有している。アクセストランジスタの1対のソース/ドレイン領域と、ドライバトランジスタの1対のソース/ドレイン領域と、MISトランジスタの1対のソース/ドレイン領域とは、1×1019cm-3以下の不純物濃度を有している。シリサイド層は、ドライバトランジスタのソース領域表面に接するように形成されている。
【0092】
本発明のさらに他の局面に従う半導体記憶装置では、ドライバトランジスタのソース領域に接するようにシリサイド層が形成されているため、ドライバトランジスタのソース領域が低抵抗化され、SRAMメモリセルに蓄積されたデータの破壊を防止することができる。
【0093】
上記局面において好ましくは、周辺回路に含まれるMISトランジスタの1対のソース/ドレイン領域の各表面に接するように形成された第2および第3のシリサイド層がさらに備えられている。
【0094】
これにより、周辺回路に含まれるMISトランジスタの1対のソース/ドレイン領域も低抵抗化できる。
【0095】
上記局面において好ましくは、アクセストランジスタおよびドライバトランジスタの1対のソース/ドレイン領域には不純物として砒素が導入されており、周辺回路に含まれるMISトランジスタの1対のソース/ドレイン領域には不純物としてリンが導入されている。
【0096】
拡散係数の小さい砒素をアクセストランジスタおよびドライバトランジスタのソース/ドレイン領域形成時に導入することで、溝底面におけるアクセストランジスタの一方のソース/ドレイン領域の拡散深さが深くなることが防止され、接合リーク電流を低減することができる。また拡散係数の大きいリンを周辺回路トランジスタのソース/ドレイン領域に導入することで、ソース領域からドレイン領域へ向かう方向のドレイン領域と半導体基板との接合部における不純物濃度プロファイルが緩やかになるためドレイン電界が緩和される。
【0097】
本発明の一の局面に従う半導体記憶装置の製造方法は、スタティック型メモリセルを備えた半導体記憶装置の製造方法であって、以下の工程を備えている。
【0098】
まず半導体基板の主表面上に、半導体基板の主表面の一部を露出する開孔を有する絶縁層が形成される。そして開孔内を埋込むように絶縁層上に導電層が形成される。そして導電層にエッチングを施すことにより、絶縁層上に延在するアクセストランジスタのゲート電極層と、開孔の一部を覆うことで半導体基板の主表面に接しかつ絶縁層上に延在するドライバトランジスタのゲート電極層とが形成され、かつドライバトランジスタのゲート電極層および開孔から露出する半導体基板の主表面に溝が形成される。そしてアクセストランジスタおよびドライバトランジスタのゲート電極層をマスクとして不純物を導入することにより、アクセストランジスタのゲート電極層の下側領域を挟むように、かつ主表面から第1の拡散深さを有するように主表面に1対の第1不純物領域が形成される。そして第1不純物領域の一方は、溝の底面全面に形成され、かつドライバトランジスタのゲート電極層と電気的に接続される。そしてアクセストランジスタのゲート電極層の側壁に側壁絶縁層が形成される。そして溝上にレジストパターンが形成された状態でアクセストランジスタのゲート電極層と側壁絶縁層とレジストパターンとをマスクとして不純物を導入することにより、アクセストランジスタのゲート電極層と側壁絶縁層との下側領域を挟むように、かつ主表面から第1の拡散深さより深い第2の拡散深さを有するように主表面に第1不純物領域より不純物濃度の大きい1対の第2不純物領域が形成される。そして一端がドライバトランジスタのゲート電極層に接し、かつ他端が電源電位線に接続される負荷素子が形成される。
【0099】
本発明の一の局面に従う半導体記憶装置の製造方法では、接合リーク電流が低減され、かつソフトエラー耐性が向上されたSRAMメモリセル構造を製造することができる。
【0100】
上記局面において好ましくは、第1不純物領域を形成する工程は、不純物を回転注入法で注入する工程を有している。
【0101】
このように回転注入法により不純物が注入されるため、溝の側壁にも十分に不純物が注入される。このため、溝の側壁部においてアクセストランジスタの一方のソース/ドレイン領域の抵抗が高くなることが防止される。
【0102】
本発明の他の局面における半導体記憶装置の製造方法は、スタティック型メモリセルを備えた半導体記憶装置の製造方法であって、以下の工程を備えている。
【0103】
まず半導体基板の主表面上に絶縁層を介在して導電層が形成される。そして導電層にエッチングを施すことにより、絶縁層上に延在するアクセストランジスタのゲート電極層とドライバトランジスタのゲート電極層とが形成される。そしてアクセストランジスタおよびドライバトランジスタのゲート電極層をマスクとして不純物を導入することにより、アクセストランジスタのゲート電極層の下側領域を挟むように主表面に1対の第1不純物領域が形成される。そしてアクセストランジスタのゲート電極層の側壁に側壁絶縁層が形成される。そしてドライバトランジスタのゲート電極層端部付近の第1不純物領域の部分とドライバトランジスタのゲート電極層端部上にレジストパターンを形成した状態で、アクセストランジスタのゲート電極層と側壁絶縁層とレジストパターンとをマスクとして不純物が導入されることにより、アクセストランジスタのゲート電極層と側壁絶縁層との下側領域を挟むように、かつ主表面から第1の拡散深さを有するように主表面に1対の第2不純物領域が形成される。そしてドライバトランジスタのゲート電極層付近の第1不純物領域が形成された主表面に溝が形成される。そして一端が溝の底面およびドライバトランジスタのゲート電極層と接し、かつ他端が電源電位線に接続される負荷素子が形成される。そして溝の底面から第1の拡散深さより浅い第2の拡散深さとなるように、かつ第1および第2不純物領域に電気的に接続するように溝の底面全面に第3不純物領域が形成される。
【0104】
本発明の他の局面における半導体記憶装置の製造方法では、接合リーク電流が低減され、かつソフトエラー耐性が向上された、シェアード直接コンタクトを用いたSRAMメモリセル構造を製造することができる。
【0105】
本発明のさらに他の局面における半導体記憶装置の製造方法は、スタティック型メモリセルを備えた半導体記憶装置の製造方法であって、以下の工程を備えている。
【0106】
まず半導体基板の主表面上に、半導体基板の主表面の一部を露出する開孔を有する絶縁層が形成される。そして開孔内を埋込むように絶縁層上に導電層が形成される。そして導電層にエッチングを施すことにより、絶縁層上に延在するアクセストランジスタのゲート電極層と、開孔の一部を覆うことで半導体基板の主表面に接しかつ絶縁層上に延在するドライバトランジスタのゲート電極層とが形成され、かつドライバトランジスタのゲート電極層および開孔から露出する半導体基板の主表面に溝が形成される。そしてアクセストランジスタおよびドライバトランジスタのゲート電極層をマスクとして不純物を導入することにより、アクセストランジスタのゲート電極層の下側領域を挟むように主表面に1対の第1不純物領域が形成され、ドライバトランジスタのゲート電極層の下側領域を挟むように主表面に1対の第2不純物領域が形成される。この第1および第2不純物領域は、主表面から第1の拡散深さを有するように形成される。第1不純物領域の一方は、溝の底面全面に形成され、かつドライバトランジスタのゲート電極層と電気的に接続される。そしてドライバトランジスタのゲート電極層の側壁に側壁絶縁層が形成される。そしてドライバトランジスタのゲート電極層と側壁絶縁層とをマスクとしてドライバトランジスタのソース領域となる一方の第2不純物領域にのみ選択的に不純物を導入することにより、主表面から第1の拡散深さより深い第2の拡散深さを有するように主表面に第1不純物領域より不純物濃度の大きい第3不純物領域が形成される。
【0107】
本発明のさらに他の局面に従う半導体記憶装置の製造方法では、接合リーク電流が低減され、かつソフトエラー耐性が向上されたSRAMメモリセル構造を製造することができる。
【0108】
上記局面において好ましくは、第1不純物領域を形成する工程は、不純物を回転注入法で注入する工程を有している。
【0109】
このように回転注入法により不純物が注入されるため、溝の側壁にも十分に不純物が注入される。このため、溝の側壁部においてアクセストランジスタの一方のソース/ドレイン領域の抵抗が高くなることが防止される。
【0110】
本発明のさらに他の局面に従う半導体記憶装置の製造方法は、スタティック型メモリセルと周辺回路とを備えた半導体記憶装置の製造方法であって、以下の工程を備えている。
【0111】
まず半導体基板の主表面上に、半導体基板の主表面の一部を露出する開孔を有する絶縁層が形成される。そして開孔内を埋込むように絶縁層上に導電層が形成される。そして導電層にエッチングを施すことにより、絶縁層上に延在するアクセストランジスタのゲート電極層と、周辺回路に含まれるMISトランジスタのゲート電極層とが形成され、かつ開孔から露出する半導体基板の主表面に溝が形成される。そしてアクセストランジスタおよびMISトランジスタのゲート電極層をマスクとして不純物を導入することにより、アクセストランジスタのゲート電極層の下側領域を挟むように主表面に1対の第1不純物領域が形成され、MISトランジスタのゲート電極層の下側領域を挟むように主表面に1対の第2不純物領域が形成される。この第1および第2不純物領域は、主表面から第1の拡散深さを有するように形成される。第1不純物領域の一方は、溝の底面全面に形成される。そしてMISトランジスタのゲート電極層の側壁に側壁絶縁層が形成される。そしてメモリセル上にレジストパターンを形成した状態で、MISトランジスタのゲート電極層と側壁絶縁層とレジストパターンとをマスクとして第2不純物領域に不純物を導入することにより、主表面から第1の拡散深さより深い第2の拡散深さを有するように主表面に第1不純物領域より不純物濃度の大きい第3不純物領域が形成される。
【0112】
本発明のさらに他の局面に従う半導体記憶装置の製造方法では、接合リーク電流が低減され、かつソフトエラー耐性が向上されたSRAMメモリセル構造を製造することができる。
【0113】
上記局面において好ましくは、第1不純物領域を形成する工程は、不純物を回転注入法で注入する工程を有している。
【0114】
このように回転注入法により不純物が注入されるため、溝の側壁にも十分に不純物が注入される。このため、溝の側壁部においてアクセストランジスタの一方のソース/ドレイン領域の抵抗が高くなることが防止される。
【0115】
上記局面において好ましくは、第1不純物領域は砒素を導入することにより形成され、第2不純物領域はリンを導入することにより形成される。
【0116】
拡散係数の小さい砒素が第1不純物領域形成時に導入されることで、溝底面における第1不純物領域の拡散深さが深くなることが防止され、接合リーク電流を低減することができる。また拡散係数の大きいリンを第2および第3不純物領域に導入することで、ソース領域からドレイン領域へ向かう方向の半導体基板とドレイン領域との接合部における不純物濃度プロファイルが緩やかになるためドレイン電界が緩和される。
【0117】
本発明のさらに他の局面に従う半導体記憶装置の製造方法は、スタティック型メモリセルと周辺回路とを備えた半導体記憶装置の製造方法であって、以下の工程を備えている。
【0118】
まず半導体基板の主表面上に絶縁層を介在して所定の形状にパターニングされたアクセストランジスタおよびドライバトランジスタのゲート電極層と周辺回路に含まれるMISトランジスタのゲート電極層とが形成される。そしてアクセストランジスタとドライバトランジスタとMISトランジスタの各ゲート電極層をマスクとして不純物を導入することにより、アクセストランジスタのゲート電極層の下側領域を挟むように主表面に1対の第1不純物領域が形成され、ドライバトランジスタのゲート電極層の下側領域を挟むように主表面に1対の第2不純物領域が形成され、MISトランジスタのゲート電極層の下側領域を挟むように主表面に1対の第3不純物領域が形成される。この第1、第2および第3不純物領域は、1×1019cm-3以下の不純物濃度を有するように形成される。そしてドライバトランジスタのソース領域となる一方の第2不純物領域表面と接するようにシリサイド層が形成される。
【0119】
本発明のさらに他の局面に従う半導体記憶装置の製造方法では、各トランジスタのソース/ドレイン領域形成のためのイオン注入を1回の注入で行なうことができ、工程の簡略化を図ることができる。
【0120】
また、接合リーク電流が低減され、かつソフトエラー耐性が向上されたSRAMメモリセル構造を製造することができる。
【0121】
上記局面において好ましくは、第1不純物領域を形成する工程は、不純物を回転注入法で注入する工程を有している。
【0122】
このように回転注入法により不純物が注入されるため、シリサイド層の全面をドライバトランジスタのソース領域が覆うことができる。このため、シリサイド層によってドライバトランジスタのソース領域と半導体基板とがショートすることは防止される。
【0123】
上記局面において好ましくは、第1および第2不純物領域は砒素を導入することにより形成され、第3不純物領域はリンを導入することにより形成される。
【0124】
拡散係数の小さい砒素をアクセストランジスタのソース/ドレイン領域形成時に導入することで、溝底面におけるアクセストランジスタの一方のソース/ドレイン領域の拡散深さが深くなることが防止され、接合リーク電流を低減することができる。また拡散係数の大きいリンを周辺回路トランジスタのソース/ドレイン領域に導入することで、ソース領域からドレイン領域へ向かう方向のドレイン領域と半導体基板との接合部における不純物濃度プロファイルが緩やかになるため、ドレイン電界が緩和される。
【0125】
【発明の実施の形態】
以下、本発明の実施の形態について図に基づいて説明する。
【0126】
実施の形態1
図1は、本発明の実施の形態1における半導体記憶装置の構成を概略的に示す断面図である。また図2は、図1に示す半導体記憶装置のドライバトランジスタおよびアクセストランジスタの構成を示すSRAMメモリセル4個当りの要部平面図である。なお、図1は、図2のX−X′線に沿う断面に対応する。
【0127】
図1と図2とを参照して、本実施の形態の構成は、いわゆる直接コンタクトを用いた場合の構成であり、図67に示す構成と比較して、溝1a付近のn型領域の構成が異なる。
【0128】
具体的には、溝1aの底面全面にはn- 不純物領域7a、7bが形成されている。
【0129】
また、側壁絶縁層29の真下に位置するn- 不純物領域7aは、図65に示す構成と比較して、チャネル領域側へ延びている。これは、n- 不純物領域形成のためのイオン注入時に、斜め回転注入法を用いたことに起因している。
【0130】
また、n- 不純物領域7aはn+ 不純物領域9aより浅い拡散深さを有している。つまり、n- 不純物領域7aとn+ 不純物領域9aとが仮に同一表面に形成された場合、その表面からの深さはn- 不純物領域の方が浅くなる。
【0131】
なお、これ以外の構成については、図67に示す構成とほぼ同様であるため、同一の部材については同一の符号を付し、その説明を省略する。
【0132】
図3は、図1のA−A′線に沿う不純物濃度分布を示すグラフである。
図3を参照して、p- ウェル領域3は、たとえば基板表面から深くなるにつれてp型不純物濃度が増加するいわゆるレトログレード型の不純物濃度分布を有している。このp型不純物濃度分布においては、0.2〜0.3μmの深さ位置にドライバトランジスタおよびアクセストランジスタのしきい値電圧制御のための不純物注入による不純物濃度ピークがある。またn- 不純物領域7aは、不純物濃度ピーク位置において1×1018〜1×1019cm-3の不純物濃度を有している。
【0133】
なお、グラフ中の0.05μmの深さ位置における点線は、溝1aの底面の位置を示している。
【0134】
次に、本実施の形態の製造方法について説明する。
図4〜図10と図11〜図17とは、本発明の実施の形態における半導体記憶装置の製造方法を工程順に示す断面図と要部平面図である。なお、図4〜図10は、図11〜図17のX−X′線に沿う断面に対応している。
【0135】
まず図4と図11とを参照して、n- シリコン基板1上に、たとえば二酸化シリコン(SiO2 )膜をパッド膜とし、その上に堆積された窒化シリコン(Si3 N4 )膜を耐酸化性マスクとして用いる選択的熱酸化(たとえばLOCOS(Local Oxidation of Silicon))法を用いて、SiO2 からなる厚さ約4000Åのフィールド絶縁層5が形成される。
【0136】
その後、上記選択的熱酸化に用いたパッドSiO2 膜およびSi3 N4 膜が除去されて、上記n- シリコン基板1の表面が露出される。
【0137】
そして、n- シリコン基板1の表面全面に、たとえばボロン(B)などのp型不純物が、たとえば200〜700keVで1.0×1012〜1.0×1013cm-2程度注入される。これにより、n- シリコン基板1の表面にp- ウェル領域3が形成される。この後、ボロン(B)などのp型不純物が、たとえば約30〜70keVで約3.0×1012cm-2程度注入されてアクセストランジスタおよびドライバトランジスタのしきい値電圧Vth設定が行なわれる。このようにして形成されたp- ウェル領域3は、約1.0×1016〜1.0×1018cm-3程度の不純物濃度を有する。
【0138】
そして、表面全面にたとえば熱酸化により、SiO2 からなる、たとえば厚さ約100Åのゲート絶縁層17が形成される。このゲート絶縁層上に、通常のフォトリソグラフィ技術により、所定の位置にフォトレジスト開孔部を有するレジストパターンが形成される。このレジストパターンをマスクとして、たとえばフッ酸(HF)を用いてゲート絶縁層17が選択的に除去される。これにより、ゲート絶縁層17の所定の位置に、開孔部25a1 、25b1 が形成される。この後、レジストパターンが除去される。
【0139】
図5と図12とを参照して、たとえばホスフィン(PH3 )などを混入したガスを用いたLPCVD(Low Pressure Chemical Vapor Deposition)法により、厚さ約1000Å、リン濃度約1.0×1020〜8.0×1020cm-3程度のリンドープト多結晶シリコン膜が堆積される。
【0140】
そして、このリンドープト多結晶シリコン膜上に、フォトリソグラフィ技術により所定の形状を有するレジストパターンが形成される。このレジストパターンをマスクとして、リンドープト多結晶シリコン膜に、たとえば反応性イオンエッチング(Reactive Ion Etching;RIE)が施される。これにより、上記リンドープト多結晶シリコン膜がパターニングされて、ワード線19a、19bおよびドライバトランジスタQ1、Q2のゲート電極層27a、27bが形成される。
【0141】
このとき、ドライバトランジスタQ1、Q2のゲート電極層27a、27bは、開孔部25a1 、25b1 の一部のみ覆うようにパターニングされる。このため、ゲート電極層27a、27bから露出する開孔部25a1 、25b1 の部分では、ゲート電極層27a、27bのパターニング時にエッチングストッパとなるゲート絶縁層がない。それゆえ、このエッチングによりp- ウェル領域3の表面も除去されて、約数百Å〜数千Åの溝1aがp- ウェル領域3に形成される。
【0142】
また、本実施の形態では、ゲート電極層27a、27bおよびワード線19a、19bは、リンドープト多結晶シリコン膜のみで形成したが、たとえばタングステンシリサイド(WSi2 )膜などの金属シリサイド膜とリンドープト多結晶シリコン膜からなるいわゆるポリサイド配線としても構わない。
この後、全面にたとえば砒素(As)が、約30〜50keVで、たとえば45°の注入角度でウエハを回転させながら約1.0×1013〜5.0×1013cm-2のドーズ量でゲート絶縁層17、25越しに注入される。これにより、フィールド絶縁層5とゲート電極層27a、27bとワード線19a、19bとの下側領域以外のp- ウェル領域3表面にn- 不純物領域7aが形成される。このn- 不純物領域7aは、約1×1017〜1×1019cm-3程度の不純物濃度を有する。また、n- 不純物領域7aは、ウエハを回転させながらイオンを斜めに注入する、いわゆる斜め回転注入法により形成される。このため、溝1aの側壁にも砒素が注入され、溝1aの側壁においてn- 不純物領域7aの抵抗が高くなることは防止される。またn- 不純物領域7aは、溝1aの底面全面にも形成される。
【0143】
図6と図13とを参照して、表面全面にLPCVD法により厚さ約800ÅのSiO2 膜が堆積される。この後、このSiO2 膜が、たとえばRIEにより、全面エッチングされる。これにより、ワード線19a、19bとゲート電極層27a、27bとの側壁に幅約500〜800Å程度の側壁酸化膜29が形成される。
【0144】
この後、溝1aの上部を覆うように通常のフォトリソグラフィ技術によりレジストパターン51が形成される。このレジストパターン51とワード線19a、19bとゲート電極層27a、27bと側壁絶縁層29とフィールド絶縁層5とをマスクとして、たとえば砒素(As)が50keVで約1.0×1015〜5.0×1015cm-2のドーズ量で注入される。この後、レジストパターン51が除去される。
【0145】
図7と図14とを参照して、この砒素の注入により、n+ 不純物領域9aが、約1×1020〜1×1021cm-3程度の不純物濃度で形成される。このn- 不純物領域7aとn+ 不純物領域9aとにより、ドレイン近傍の電界を緩和したいわゆるLDD構造が形成される。
【0146】
この後、たとえば850℃の温度で約30分間熱処理を加えることにより、上記n- 不純物領域7aとn+ 不純物領域9aとの不純物の活性化が行なわれる。このようにしてn- 不純物領域7aとn+ 不純物領域9aとが形成されるが、溝1aの底面には、n+ 不純物領域9aが形成されない。このため溝1aの底面では、n- 不純物領域7aとp- ウェル領域3との間でpn接合が形成されることになる。したがって、溝1aの底面にn+ 不純物領域9aが形成された場合と比べて、n- 不純物領域7aとp- ウェル領域3とのpn接合部は浅い位置に形成されることになる。
【0147】
なお、本実施の形態では、n- 不純物領域7aの形成には砒素(As)が用いられたが、リン(P)などの他のn型不純物が用いられても構わない。ただし、n- 不純物領域7aとp- ウェル領域3とのpn接合位置を浅く形成するためには、図19に示すように、リン(P)より拡散係数の小さい砒素(As)やアンチモン(Sb)を用いた方が好ましい。
【0148】
また、n+ 不純物領域9aなどの不純物の活性化のための熱処理により、ゲート電極層27a、27b中の不純物がp- ウェル領域3内へ拡散し、n型領域11aが形成される。この結果、ドライバトランジスタQ1、Q2のゲート電極層27a、27bは、n型領域11aを介在してn- 不純物領域7aに電気的に接続されることになる。
【0149】
図8と図15とを参照して、全面にLPCVD法を用いて、厚さ約1500ÅのSiO2 よりなる層間絶縁層31が堆積される。この後、フォトリソグラフィ技術およびRIE法により、この層間絶縁層31が選択的に除去される。これにより、層間絶縁層31に、ドライバトランジスタQ1、Q2の各ソース領域9aに達するコンタクトホール31a、31bが形成される。
【0150】
そして、LPCVD法を用いて、厚さ約1000Åでリン濃度が約1.0×1020〜8.0×1020cm-3程度であるリンドープト多結晶シリコン膜が堆積される。この後、このリンドープト多結晶シリコン膜上に、たとえば厚さ約1000Åのタングステンシリサイド(WSi2 )膜などの金属シリサイド膜が堆積される。
【0151】
そしてフォトリソグラフィ技術およびRIE法により、上記タングステンシリサイド膜およびリンドープト多結晶シリコン膜が連続してパターニングされ、接地配線層33が形成される。なお、この接地配線層33は、コンタクトホール31a、31bを通じて、ドライバトランジスタQ1、Q2の各ソース領域9a、9bに電気的に接続されるよう形成される。
【0152】
図9と図16とを参照して、全面にLPCVD法を用いて、厚さ約1500ÅのSiO2 よりなる層間絶縁層35が堆積される。この後、フォトリソグラフィ技術およびRIE法により、この層間絶縁層35が選択的に除去される。これにより、この層間絶縁層35に、ドライバトランジスタQ1、Q2のゲート電極層27a、27bの一部表面に達するコンタクトホール35a、35bが形成される。
【0153】
そして、LPCVD法を用いて、厚さ約1000Å程度の多結晶シリコン膜が堆積される。この後、たとえばリン(P)が、30keVで1.0×1012〜1.0×1014cm-2のドーズ量でこの多結晶シリコン膜に注入される。そして、フォトリソグラフィ技術およびRIE法により、このリンドープト多結晶シリコン膜がパターニングされて、第1および第2のドープト多結晶シリコン膜37、39が形成される。
【0154】
この後、さらにフォトリソグラフィ技術を用いて、第1および第2のドープト多結晶シリコン膜37、39の抵抗部分となる領域上にレジストパターンが形成される。このレジストパターンをマスクとして、たとえば砒素(As)が50keVで約1.0×1015〜5.0×1015cm-2のドーズ量で第1および第2のドープト多結晶シリコン膜37、39に注入される。
【0155】
この後、レジストパターンが除去される。そして、たとえば750℃〜850℃の温度で30分のアニールが施される。これにより、上記不純物が活性化され、第1および第2のドープト多結晶シリコン膜37、39中に、低抵抗領域37a、37c、39a、39cと高抵抗領域37b、39bとが形成される。
【0156】
ここで低抵抗領域37c、39cは、Vcc配線となり、高抵抗領域37b、39bは負荷素子となる高抵抗R1、R2となる。また低抵抗領域37a、39aは、ドライバトランジスタQ1、Q2のゲート電極層27a、27bと上記高抵抗領域37b、39bとを接続するための配線となる。なお、高抵抗領域37b、39bは、約数GΩ/□〜数TΩ/□のシート抵抗を有する。
【0157】
図10と図17とを参照して、第1および第2のドープト多結晶シリコン膜37、39を覆うように通常のLSI(Large Scale Integlated Circuit)と同様に、層間絶縁層41が形成される。この後、フォトリソグラフィ技術およびRIE法により、この層間絶縁層31、35、41に、アクセストランジスタQ3、Q4の他方のソース/ドレイン領域9a、9bに達するコンタクトホール41a、41bが形成される。このコンタクトホール41a、41bを通じてアクセストランジスタQ3、Q4の他方のソース/ドレイン領域9aに電気的に接続するようにアルミニウムよりなるビット線43a、43bが所望の形状に形成される。
【0158】
本実施の形態の半導体記憶装置の構成では、図1に示すように溝1aの底面にはn- 不純物領域7aのみが形成されている。このn- 不純物領域7aの拡散深さはn+ 不純物領域9aより浅い。このため、n- 不純物領域7aとp- ウェル領域3とのpn接合部の深さ位置が、図65に示すn+ 不純物領域9aとp- ウェル領域3とのpn接合より浅くなる。またp- ウェル領域3のp型不純物濃度は、図3に示すように基板表面に近づく程小さくなる。このため、溝1aの底面に形成されたn- 不純物領域7aとの接合位置でのp- ウェル領域3の不純物濃度は、溝1a底面にn+ 不純物領域9aを形成した場合よりも小さくできる。したがって、n- 不純物領域7aとp- ウェル領域3との接合部におけるリーク電流を低減することができる。
【0159】
また本実施の形態の製造方法で製造された本発明例と図65に示す構成との接合リーク電流Irの低減効果を図18に示す。この図18より明らかなとおり、同一の電圧Vrを印加した場合、本発明例の方が、図65に示す構成よりもリーク電流Irが低くなっている。
【0160】
また溝1aを設けてその底面にn- 不純物領域7aを配置したことにより、溝を設けない従来例(図55)よりもn- 不純物領域7aとp- ウェル領域3との接合深さを深くすることができる。このため、溝1a底面に形成されたn- 不純物領域7aとの接合位置におけるp- ウェル領域3の不純物濃度は上述の従来例よりも大きくすることができる。したがって、上述の従来例よりも接合容量が増加し、記憶ノードの容量が増加することでソフトエラー耐性の向上を図ることができる。
【0161】
以上のソフトエラー耐性の向上について本願発明者らは以下の実験を行なった。まず図20(a)〜(c)に示す3種類の試料を準備した。
【0162】
なお図20(a)〜(c)は、図55の領域Sに対応する部分の構造を部分的に示す断面図である。また図20(a)は図10に示す本発明例の構成を示しており、図20(b)は図55に示す構成と同様の構成を示しており、図20(c)は、図65に示す構成と同様の構成を示している。
【0163】
なお図20(c)の構成においては、図65の構成と比較して、n+ 不純物領域9aが溝1aの底面全面を覆っている点で図65の構成と異なる。また図20(a)、図20(b)の各試料においては溝1aの段差の大きさ(深さ)は500Åとした。
【0164】
これらの各試料についてVccを変化させた場合のソフトエラーを生じる割合(以下、ソフトエラー発生率と称する)を調べた。なおソフトエラー発生率については、規格化されたもの(Normalized S. E. R. )を用いた。この結果を図21に示す。
【0165】
図21の実験の結果から、本発明例(図20(a))は、図55に示す従来例(図20(b))に比較してソフトエラー発生率が低く、ソフトエラー耐性が向上していることがわかった。
【0166】
また、本願発明者らは、図1に示す本実施の形態の構成において、溝1aの段差の大きさ(深さ)を変えた場合のソフトエラー発生率についても調べた。その結果を図22に示す。
【0167】
図22の結果より、溝1aの段差の大きさが300Å以上の場合にソフトエラー発生率が減少することが判明した。つまり、溝1aの深さが300Å以上の場合にソフトエラー耐性の向上の効果が顕著に現われることがわかった。それゆえ、溝1aの深さは300Å以上であることが望ましい。
【0168】
さらに本願発明者らは、図1に示す本実施の形態の構成において溝1aの段差の大きさを変化させた場合の接続抵抗Rの変化について調べた。この段差の大きさと接続抵抗Rとの関係については、本実施の形態の製造方法における図5と図12とに示すn- 不純物領域7a形成のためのイオン注入の注入角度を0°とした場合と45°の回転注入とした場合との双方について調べた。またここでいう接続抵抗Rとは、溝1a底面に形成されたn- 不純物領域7aを介在した場合のn+ 不純物領域9aとゲート電極層27a(もしくは27b)との接続抵抗とした。この実験の結果を図23に示す。
【0169】
なお、このイオン注入は、砒素(As)を50keVで1.0×1013cm-2のドーズ量で注入した場合の結果であり、45°とは、半導体基板の表面の垂線に対して45°という意味である。
【0170】
図23の結果より明らかなように、溝1aの段差の大きさが同じであれば、45°の回転注入の場合の方が、0°注入の場合よりも、接続抵抗Rが低くなっている。これは、45°の回転注入を行なうことにより、溝1aの側壁にも十分に不純物が導入され、溝1aの側壁の低抵抗化が図れるためであると考えられる。
【0171】
また図23の結果より、本実施の形態の製造方法で作られたLSIのゲート電極形成後のトータルの熱処理はたとえば850℃の温度で約2〜3時間程度以下に抑えれているが、この場合でも45°の回転注入を行なうことで、溝1aの側壁の低抵抗化を図ることができる。
【0172】
なお、本実施の形態では、負荷素子として高抵抗R1、R2を用いた場合について説明したが、負荷素子として図24に示す負荷トランジスタQ5、Q6が用いられてもよい。この負荷トランジスタQ5、Q6は、たとえばpチャネル型のTFT(Thin Film Transistor)よりなっている。この場合、図24に示すように負荷トランジスタQ5、Q6のソース領域はVcc電源に接続されており、ドレイン領域は各々記憶ノードN1、N2に接続されている。また負荷トランジスタQ5のゲートは、ドライバトランジスタQ1のゲートとドライバトランジスタQ2のドレイン領域とに接続されている。また負荷トランジスタQ6のゲートはドライバトランジスタQ2のゲートとドライバトランジスタQ1のドレイン領域とに接続されている。
【0173】
なお、これ以外の構成については、図54に示す構成とほぼ同様であるため、同一の部材については同一の符号を付し、その説明は省略する。
【0174】
実施の形態2
図25は、いわゆるシェアード直接コンタクトを用いた本発明の実施の形態2における半導体記憶装置の構成を概略的に示す断面図である。また図26と図27とは、本発明の実施の形態2における半導体記憶装置の構成を下層から順に2段階に分割して示した要部平面図である。なお、図25は、図26と図27とのX−X′線に沿う断面に対応している。
【0175】
図25〜図27を参照して、本実施の形態の構成は、実施の形態1の構成と比較して、いわゆるシェアード直接コンタクトを用いている点において異なる。
【0176】
具体的には、ドライバトランジスタQ1、Q2のゲート電極層27a、27bは、アクセストランジスタQ3、Q4の一方のソース/ドレイン領域に直接接してはおらず、高抵抗R1、R2に接続された低抵抗領域37a、39aを介して接続されている。
【0177】
この低抵抗領域37a、39aは、層間絶縁層31、35に設けられたコンタクトホール135a、135bの各々を通じてゲート電極層27a、27bおよびp- ウェル領域3の表面に接している。
【0178】
また低抵抗領域37a、39aとp- ウェル領域3との接触部には、p- ウェル領域3の表面に溝1aが設けられている。また溝1aの底面および側面を覆うようにn型不純物領域11aが形成されている。このn型不純物領域11aの拡散深さは、n+ 不純物領域9aより浅い。つまり、n型不純物領域11aとn+ 不純物領域9aとが仮に同一表面に形成された場合、その表面からの深さはn型不純物領域11aの方が浅くなる。
【0179】
なお、これ以外の構成については実施の形態1の構成とほぼ同様であるため、同一の部材については同一の符号を付し、その説明を省略する。
【0180】
次に、本実施の形態の製造方法について説明する。
図28〜図30と図31〜図33とは、本発明の実施の形態2における半導体記憶装置の製造方法を工程順に示す概略断面図と要部平面図である。
【0181】
なお、図28〜図30は、図31〜図33のX−X′線に沿う断面に対応している。
【0182】
本実施の形態の製造方法は、図28と図31とに示す工程までは、ゲート絶縁層に開孔部25a1 、25b1 を設けない点および溝1aを設けない点を除いて図4〜図7と図11〜図14とに示す実施の形態1と同様の工程を経る。この後、図29と図32とを参照して、ドライバトランジスタQ1、Q2とアクセストランジスタQ3、Q4を覆うように、実施の形態1と同様の条件によりSiO2 よりなる層間絶縁層31が形成される。この層間絶縁層31に、ドライバトランジスタのQ1、Q2のソース領域23aなどに達するコンタクトホール31a、31bが形成される。このコンタクトホール31a、31bを通じてドライバトランジスタQ1、Q2のソース領域23aなどに電気的に接するように、実施の形態1と同様の条件により接地配線層33が形成される。
【0183】
この接地配線層33を覆うように全面にLPCVD法を用いて厚さ約1500ÅのSiO2 よりなる層間絶縁層35が堆積される。
【0184】
そしてフォトリソグラフィ技術およびRIE法により、層間絶縁層31、35に、ゲート電極層27a、27bおよびp- ウェル領域3の表面に達するコンタクトホール135a、135bが形成される。
【0185】
この層間絶縁層31、35をドライエッチングにて開口する際、たとえばさらにオーバエッチングを加えることにより、p- ウェル領域3の表面が掘れて、300Å以上の深さを有する溝1aが形成される。
【0186】
そして、実施の形態1と同様にして、LPCVD法を用いて厚さ約1000Å程度の多結晶シリコン膜が堆積される。この後、この多結晶シリコン膜に、たとえばリン(P)が30keVで1.0×1012〜1.0×1014cm-2のドーズ量で注入される。そして、フォトリソグラフィ技術およびRIE法により、このリンドープト多結晶シリコン膜が所望の形状にパターニングされて、第1および第2のドープト多結晶シリコン膜37、39が形成される。この後さらに、フォトリソグラフィ技術を用いてこの第1および第2のドープト多結晶シリコン膜37、39上に所定の形状を有するレジストパターンが形成される。このレジストパターンをマスクとしてたとえば砒素(As)あるいはリン(P)が約30keVで約1.0×1015〜5.0×1015cm-2のドーズ量で注入される。
【0187】
このレジストパターンが除去された後、たとえば750℃〜850℃の温度で30分のアニールが施される。これにより、上記不純物が活性化され、第1および第2のドープト多結晶シリコン膜37、39に、低抵抗領域37a、39a、37c、39cと高抵抗領域37b、39bとが設けられる。この高抵抗領域37b、39bは高抵抗R1、R2となる。また低抵抗領域37c、39cが、Vcc配線となる。また低抵抗領域37a、39aが、コンタクトホール135a、135bを通じてゲート電極層27b、27aとp- ウェル領域3とを電気的に接続する。
【0188】
このように低抵抗領域37a、39aは、p- ウェル領域3の表面と接している。このため、上記の不純物を活性化させるための熱処理により、低抵抗領域37a、37b中の不純物である砒素(As)がp- ウェル領域3内へ拡散する。これにより、溝1aの底面および側面を覆うn型不純物領域11aが形成される。
【0189】
このように溝1aの底面全面をn型不純物領域11aが覆っている。このn型不純物領域11aは、n+ 不純物拡散領域9aの拡散深さよりも浅い拡散深さを有している。このため、溝1aの底面にn+ 不純物領域9aが形成された場合よりも、n型不純物領域11aが形成された方が、p- ウェル領域3とn型不純物領域11aとの接合部における深さ位置が浅くなる。
【0190】
図30と図33とを参照して、実施の形態1と同様にして、層間絶縁層41が形成され、この層間絶縁層41に、アクセストランジスタQ3、Q4の他方のソース/ドレイン領域13aなどに達するコンタクトホール41a、41bが形成される。この後、コンタクトホール41a、41bの各々を通じてアクセストランジスタQ3、Q4の他方のソース/ドレイン領域13aなどに電気的に接続するように、アルミニウム配線よりなるビット線43a、43bが形成される。
【0191】
本実施の形態の半導体記憶装置においては、図25に示すように溝1aの底面全面にはn型不純物領域11aが形成されている。このn型不純物領域11aは、上述したようにn+ 不純物領域9aの拡散深さより浅い拡散深さを有している。このため、溝1aの下部におけるn型不純物領域11aとp- ウェル領域3との接合深さは、溝1aの底面にn+ 不純物領域9aが形成された場合に比較して浅くすることができる。よって、n型不純物領域11aとの接合位置におけるp- ウェル領域3の不純物濃度は溝1aの底面にn+ 不純物領域9aが形成された場合よりも小さくすることができる。したがって、n型不純物領域11aとp- ウェル領域3との接合部におけるリーク電流を低減することができる。
【0192】
また本実施の形態においては、溝1aを設けて、その底面にn型不純物領域11aを配置している。これにより、溝1aを設けない図60に示す従来例よりもn型不純物領域11aとp- ウェル領域3との接合深さを深くすることができる。このため、実施の形態1で説明したように、図60に示す従来例よりも接合容量が増加し、記憶ノードの容量が増加することでソフトエラー耐性の向上を図ることができる。
【0193】
実施の形態3
次に本実施の形態における半導体記憶装置の製造方法について説明する。
【0194】
図34、図35と図36、図37とは、本発明の実施の形態3における半導体記憶装置の製造方法を工程順に示す概略断面図と要部平面図である。また図34と図35とは、図36と図37とのX−X′線に沿う断面に対応する。
【0195】
また図34と図35とにおいては、メモリセル領域と周辺回路領域とを併せて示している。
【0196】
本実施の形態の製造方法は、まず図4と図5とに示す実施の形態1と同様の工程を経る。この後、図34と図36とを参照して、ワード線19a、19bとゲート電極層27a、27bとの側壁に、実施の形態1と同様の条件により側壁絶縁層29が形成される。この後、n- 不純物領域7a中の不純物を活性化させるため実施の形態1と同様の条件の熱処理が行なわれる。この熱処理により、ゲート電極層27a、27b中の不純物がp- ウェル領域3中へ拡散してn型不純物領域11aなどが形成される。
【0197】
この後、ドライバトランジスタQ1、Q2のソース領域上にホールパターン53aを有するレジストパターン53が形成される。このレジストパターン53をマスクとして、たとえば砒素(As)が50keVで1.0×1015〜5.0×1015cm-2のドーズ量で注入される。この後、レジストパターン53が除去される。
【0198】
図35と図37とを参照して、上記のイオン注入により、ドライバトランジスタQ1、Q2のソース領域および周辺回路領域のMOSトランジスタの1対のソース/ドレイン領域とにn+ 不純物領域9aが形成される。これにより、ドライバトランジスタQ1、Q2のソース領域および周辺回路領域のMOSトランジスタのソース/ドレイン領域とが、n- 不純物領域7aとn+ 不純物領域9aとの2層構造よりなるLDD構造となる。
【0199】
以下、実施の形態1と同様の工程を経ることにより、接地配線層と、高抵抗R1、R2と、ビット線とが形成される。
【0200】
本実施の形態においても、図35に示すように溝1aの底面全面にはn- 不純物領域7aのみが形成されている。このため、溝1a下部におけるn- 不純物領域7aとp- ウェル領域3との接合深さは、溝1a底面にn+ 不純物領域9aが形成された場合に比較して浅くすることができる。このため、実施の形態1と同様、n- 不純物領域7aとp- ウェル領域3との接合部におけるリーク電流を低減することができる。
【0201】
また溝1aを設けてその底面にn- 不純物領域7aを配置したことにより、溝1aを設けない図55に示す従来例よりもn- 不純物領域7aとp- ウェル領域3との接合深さを深くすることができる。このため、実施の形態1と同様、溝を有しない図55に示す従来例よりも接合容量が増加し、記憶ノードの容量が増加することでソフトエラー耐性の向上を図ることができる。
【0202】
また、本実施の形態の製造方法では、ドライバトランジスタQ1、Q2のソース領域および周辺回路領域のみにn+ 不純物領域9aが形成される。このためn+ 不純物領域9a形成のためのイオン注入の際にマスクとなるレジストパターン53のパターニングが、図13に示すレジストパターン51の場合と比べて容易となる。したがって、高精度のアライメント精度を持った写真製版技術を用いる必要がないため低コスト化することができる。
【0203】
実施の形態4
図38、図39と図40、図41とは、本発明の実施の形態4における半導体記憶装置の製造方法を工程順に示す概略断面図と要部平面図である。また図38と図39とは、図40と図41とのX−X′線に沿う断面に対応する。
【0204】
また図38と図39とは、メモリセル領域と周辺回路領域とを併せて示している。
【0205】
図38と図40とを参照して、ここまでの本実施の形態の製造方法は、実施の形態3とほぼ同様であるため、その説明を省略する。ただし、レジストパターン55の形状が異なる。レジストパターン55は、メモリセル領域全面を覆い、かつ周辺回路領域を露出するようにパターニングされる。このレジストパターン55をマスクとして、たとえば砒素(As)が50keVで約1.0×1015〜5.0×1015cm-2のドーズ量で注入される。この後、レジストパターン55が除去される。
【0206】
図39と図41とを参照して、このイオン注入により、周辺回路領域のMOSトランジスタの1対のソース/ドレイン領域にn+ 不純物領域9aが形成される。このn- 不純物領域7aとn+ 不純物領域9aとにより周辺回路領域のMOSトランジスタのソース/ドレイン領域はLDD構造となる。
【0207】
このレジストパターン55は、メモリセル領域全面を覆うように形成されるため、レジストパターン55のパターニングが実施の形態1や実施の形態3と比べてさらに容易になる。
【0208】
しかし、この場合、ドライバトランジスタQ1、Q2のソース領域がn- 不純物領域7aのみとなり、この部分の抵抗が比較的高くなる。このため、メモリセルのGND電位が不安定になるという問題が生じる。
【0209】
そこで、以下の工程により、ドライバトランジスタQ1、Q2のソース領域表面にシリサイドが形成される。
【0210】
まず表面全面にLPCVD法を用いて厚さ約500ÅのSiO2 よりなる絶縁層81が堆積される。そしてフォトリソグラフィ技術およびRIE法を用いて、ドライバトランジスタQ1、Q2のソース領域上の絶縁層81のみが選択的に除去される。これによりドライバトランジスタQ1、Q2のソース領域を露出する開孔81aが絶縁層81に形成される。
【0211】
さらに表面全面にスパッタ法を用いて厚さ約500Åのチタン(Ti)膜が形成される。そしてたとえば約700〜800℃の温度で約1分間のRTA(Rapid Thermal Anneal)処理が行なわれる。これにより、上記ドライバトランジスタQ1、Q2のソース領域のみに選択的にチタンシリサイド(TiSi)層71が形成される。この後、たとえば硫酸(H2 SO4 )と過酸化水素水(H2 O2 )のたとえば7対3の混酸を用いてチタン層が除去された後、さらにたとえば約700〜900℃の温度で約1分間のRTA処理が行なわれる。
【0212】
このようにすることで、上記ドライバトランジスタQ1、Q2のソース領域の表面のみに選択的にチタンシリサイド(TiSi)層71が形成され、低抵抗化される。
【0213】
なお従来のn+ 不純物領域9aのシート抵抗が約100Ω/□であるのに対し、上述のチタンシリサイド層のシート抵抗は約10Ω/□になる。
【0214】
また、ここではシリサイド層71としてチタンシリサイド(TiSi)層が形成された構成について示したが、他にもコバルトシリサイド(CoSi)層やニッケルシリサイド(NiSi)層などの他の高融点金属硅化物よりなる層が用いられてもよい。
【0215】
以下、実施の形態1と同様の工程を経ることにより、接地配線層と、高抵抗R1、R2と、ビット線とが形成される。
【0216】
本実施の形態の半導体記憶装置においても、溝1aの底面には、n+ 不純物領域9aより拡散深さの浅いn- 不純物領域7aが形成されている。このため、溝1a下部におけるn- 不純物領域7aとp- ウェル領域3との接合深さは、溝1a底面にn+ 不純物領域9aが形成された場合に比較して浅くすることができる。このため、実施の形態1と同様、n- 不純物領域7aとp- ウェル領域3との接合部におけるリーク電流を低減することができる。
【0217】
また溝1aを設けてその底面にn- 不純物領域7aを配置したことにより、溝1aを設けない図55に示す従来例よりもn- 不純物領域7aとp- ウェル領域3との接合深さを深くすることができる。このため、実施の形態1と同様、図55に示す従来例よりも接合容量が増加し、記憶ノードの容量が増加することでソフトエラー耐性の向上を図ることができる。
【0218】
また本実施の形態の半導体記憶装置の製造方法では、n+ 不純物領域9aを形成するためのイオン注入は、レジストパターン55をマスクとして行なわれる。このレジストパターン55は、メモリセル領域の全面を覆い、かつ周辺回路領域を覆わない形状でよい。このため、このレジストパターン55のパターニングは、実施の形態1や実施の形態3の場合と比べてさらに容易になる。したがって、高精度のアライメント精度を持った写真製版技術を用いる必要がないため低コスト化することができる。
【0219】
実施の形態5
図42と図43とは、実施の形態5における半導体記憶装置の製造方法の工程を示す概略断面図と要部平面図である。この図42は、図43のX−X′線に沿う断面に対応している。また図42は、メモリセル領域と周辺回路領域とを併せて示している。
【0220】
図42と図43とを参照して、本実施の形態では、ドライバトランジスタQ1、Q2のソース領域のみならず、周辺回路のMOSトランジスタのソース/ドレイン領域にもチタンシリサイド(TiSi)層73が形成される。この場合には、まずドライバトランジスタQ1、Q2のソース領域および周辺回路領域のMOSトランジスタのソース/ドレイン領域上に開孔部81a、81bを有する絶縁層81が形成される。その後、実施の形態4と同様の工程を経ることにより、ドライバトランジスタQ1、Q2のソース領域および周辺回路領域のMOSトランジスタの1対のソース/ドレイン領域表面にシリサイド層71、73が形成される。
【0221】
以下、実施の形態1と同様の工程を経ることにより、接地配線層と、高抵抗R1、R2と、ビット線とが形成される。
【0222】
本実施の形態の製造方法では、実施の形態4のようにn+ 不純物領域9aが全く設けられていないため、そのn+ 不純物領域9aを形成する工程を簡略化できる。
【0223】
また本実施の形態の半導体記憶装置では、周辺回路のMOSトランジスタのソース/ドレイン領域にチタンシリサイド層などの高融点金属硅化物層が形成されるため、このソース/ドレイン領域のシート抵抗を低くすることができる。
【0224】
なお、従来の半導体記憶装置では、図44に示すように側壁絶縁層29の幅Wが約500〜800Å程度と薄く、かつソース/ドレイン領域となるn- 不純物領域7aを斜め回転注入法により形成していなかった。このため、領域S1 においてシリサイド層73が図中横方向へスパイクし(食い込み)、ソース/ドレイン領域7aとp- ウェル領域3とをショートさせるという問題があった。
【0225】
これに対して、本実施の形態では図45に示すようにソース/ドレイン領域となるn- 不純物領域7aは、たとえば45°の斜め回転注入法により形成される。このため、シリサイド層73の図中横方向の端面はn- 不純物領域7aにより覆われる。したがって、本実施の形態では、ソース/ドレイン領域となるn- 不純物領域7aとp- ウェル領域3とのショートが防止できる。
【0226】
実施の形態6
図46、図47と図48、図49とは、実施の形態6における半導体記憶装置の製造方法を工程順に示す概略断面図と要部平面図である。なお図46と図47とは、図48と図49とのX−X′線に沿う断面に対応する。
【0227】
図46を参照して、この状態は、図4に示す状態においてゲート絶縁層17を形成する前の状態である。
【0228】
実施の形態1では、p- ウェル領域3が形成された後、さらにボロン(B)などのp型不純物を所定の条件で注入することでアクセストランジスタおよびドライバトランジスタのしきい値電圧Vthの設定が行なわれていた。
【0229】
これに対して本実施の形態の製造方法では、まずp- ウェル領域3aが形成された後、ゲート電極層17の開孔部25a1 、25b1 が形成される領域上にレジストパターン57が形成される。この後、このレジストパターン57をマスクとして、上記アクセストランジスタおよびドライバトランジスタのしきい値電圧Vthを設定すべくボロン(B)などのp型不純物が注入される。
【0230】
図47と図49とを参照して、この後、図4〜図7に示す実施の形態1と同様の工程を経ることにより、n- 不純物領域7aとn+ 不純物領域9aとn型不純物領域11aとが形成される。
【0231】
この後の工程については、実施の形態1と同様であるため、その説明は省略する。
【0232】
図50と図51とは、図47のA−A′線とB−B′線に沿う不純物濃度の分布を示すグラフである。本実施の形態の製造方法では、図46に示す工程で溝1aの底部にはしきい値電圧制御のための不純物(ボロン)の注入が行なわれない。このため、図50に示すように溝1aの底部では、しきい値電圧制御のための不純物注入による不純物濃度ピーク(点線部)がない。よって、n- 不純物領域7aとの接合部におけるp- ウェル領域3aの不純物濃度は、しきい値電圧制御のためのピーク(点線部)がある場合と比較して、小さくすることができる。したがって、n- 不純物領域7aとp- ウェル領域3aとの接合部におけるp- ウェル領域3の不純物濃度を低下させることによって空乏層電界を弱めることができ、接合リーク電流を低減することができる。
【0233】
なお、ドライバトランジスタのゲート電極層27a、27bの真下には、しきい値電圧制御のためのボロンが注入される。このため、ゲート電極層27a、27bの真下には、このしきい値電圧制御のためのp型不純物ピークが基板表面から0.2〜0.3μmの深さ位置に存在する。
【0234】
実施の形態7
なお、本実施の形態1〜6では、ドライバトランジスタのゲート電極層とp- ウェル領域3との接続をいわゆる直接コンタクトを用いた場合といわゆるシェアード直接コンタクトを用いた場合とについて説明した。しかしこれに限られず、たとえば図52に示すように直接コンタクトとシェアード直接コンタクトの両者を併用した構成に本発明を適用しても同様の効果を得ることができる。
【0235】
具体的には図52を参照して、ドライバトランジスタQ1、Q2のゲート電極層27a、27bは直接、基板表面に接しており、その接触部にn型不純物領域11a2 が形成されている。またゲート電極層27aと基板とは低抵抗領域37aを介在しても電気的に接続されている。
【0236】
ゲート電極層27bとp- ウェル領域3の表面を露出するように層間絶縁層31、35にはコンタクトホール135aが設けられている。低抵抗領域37aは、このコンタクトホール135a内に形成されることにより、ゲート電極層27bとp- ウェル領域3とを電気的に接続している。この低抵抗領域37aがp- ウェル領域3と接する領域には溝1aが形成されており、かつ溝1aの側面および底面を覆うようにn型不純物領域11a1 が形成されている。
【0237】
なお、これ以外の構成については、図1に示す実施の形態1の構成とほぼ同様であるため、同一の部材については同一の符号を付し、その説明を省略する。
【0238】
実施の形態8
また本実施の形態1〜6では、n- 不純物領域7aの形成には、接合を浅くするために拡散係数の小さい砒素(As)が用いられている。しかし、たとえば周辺回路トランジスタにおいては、ホットキャリアの劣化対策としてゲート長の長いトランジスタを用いる場合がある。このような場合には、拡散係数の大きいリン(P)などの他のn型不純物を斜め回転注入してn- 不純物領域を形成した方が、基板表面に沿う方向のドレインとp- ウェル領域との接合プロファイルがより緩やかになり、ドレイン電界が緩和されて劣化が少なくなる。
【0239】
図53は、同一条件でソース/ドレイン領域としてリン(P)もしくは砒素(As)を注入した場合の寿命の変化を示すグラフである。図53より、リンを注入した方がドレイン電界が緩和されて寿命が長くなることがわかる。このことよりメモリセルのn- 不純物領域7a形成には拡散係数の小さい砒素(As)を用い、周辺回路のn- ソース/ドレイン領域形成には拡散係数の大きいリンを用いることにより、より信頼性の高い半導体記憶装置を得ることができる。
なお、上記の各実施の形態では、ドライバトランジスタQ1、Q2と、アクセストランジスタQ3、Q4と、周辺回路領域のトランジスタとがMOSトランジスタである場合について説明したが、MIS(Metal Insulator Semiconductor )トランジスタであればよい。
【0240】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記で説明した範囲ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【図1】 本発明の実施の形態1における半導体記憶装置の構成を概略的に示す断面図である。
【図2】 本発明の実施の形態1における半導体記憶装置の構成を概略的に示す要部平面図である。
【図3】 図1のA−A′線に沿う不純物濃度の分布を示すグラフである。
【図4】 本発明の実施の形態1における半導体記憶装置の製造方法の第1工程を示す概略断面図である。
【図5】 本発明の実施の形態1における半導体記憶装置の製造方法の第2工程を示す概略断面図である。
【図6】 本発明の実施の形態1における半導体記憶装置の製造方法の第3工程を示す概略断面図である。
【図7】 本発明の実施の形態1における半導体記憶装置の製造方法の第4工程を示す概略断面図である。
【図8】 本発明の実施の形態1における半導体記憶装置の製造方法の第5工程を示す概略断面図である。
【図9】 本発明の実施の形態1における半導体記憶装置の製造方法の第6工程を示す概略断面図である。
【図10】 本発明の実施の形態1における半導体記憶装置の製造方法の第7工程を示す概略断面図である。
【図11】 本発明の実施の形態1における半導体記憶装置の製造方法の第1工程を示す要部平面図である。
【図12】 本発明の実施の形態1における半導体記憶装置の製造方法の第2工程を示す要部平面図である。
【図13】 本発明の実施の形態1における半導体記憶装置の製造方法の第3工程を示す要部平面図である。
【図14】 本発明の実施の形態1における半導体記憶装置の製造方法の第4工程を示す要部平面図である。
【図15】 本発明の実施の形態1における半導体記憶装置の製造方法の第5工程を示す要部平面図である。
【図16】 本発明の実施の形態1における半導体記憶装置の製造方法の第6工程を示す要部平面図である。
【図17】 本発明の実施の形態1における半導体記憶装置の製造方法の第7工程を示す要部平面図である。
【図18】 本発明例と図65に示す構成とにおけるリーク電流の変化を示すグラフである。
【図19】 各不純物の温度に対する拡散係数の変化を示すグラフである。
【図20】 実験に用いた各試料の構成を示す部分断面図である。
【図21】 各試料のVccに対するソフトエラー発生率の変化を示すグラフである。
【図22】 本実施の形態の半導体記憶装置において溝の深さ(段差)を変えた場合のソフトエラー発生率の変化を示すグラフである。
【図23】 本発明の実施の形態1における半導体記憶装置の製造方法において不純物を0°で注入した場合と45°の角度で注入した場合との段差の大きさによる接続抵抗Rの変化を示すグラフである。
【図24】 負荷素子としてTFTよりなる負荷トランジスタを用いた場合のSRAMのメモリセルの等価回路図である。
【図25】 本発明の実施の形態2における半導体記憶装置の構成を概略的に示す断面図である。
【図26】 本発明の実施の形態2における半導体記憶装置の構成の下層からの第1段階目の構成を示す要部平面図である。
【図27】 本発明の実施の形態2における半導体記憶装置の構成の下層からの第2段階目の構成を示す要部平面図である。
【図28】 本発明の実施の形態2における半導体記憶装置の製造方法の第1工程を示す概略断面図である。
【図29】 本発明の実施の形態2における半導体記憶装置の製造方法の第2工程を示す概略断面図である。
【図30】 本発明の実施の形態2における半導体記憶装置の製造方法の第3工程を示す概略断面図である。
【図31】 本発明の実施の形態2における半導体記憶装置の製造方法の第1工程を示す要部平面図である。
【図32】 本発明の実施の形態2における半導体記憶装置の製造方法の第2工程を示す要部平面図である。
【図33】 本発明の実施の形態2における半導体記憶装置の製造方法の第3工程を示す要部平面図である。
【図34】 本発明の実施の形態3における半導体記憶装置の製造方法の第1工程を示す概略断面図である。
【図35】 本発明の実施の形態3における半導体記憶装置の製造方法の第2工程を示す概略断面図である。
【図36】 本発明の実施の形態3における半導体記憶装置の製造方法の第1工程を示す要部平面図である。
【図37】 本発明の実施の形態3における半導体記憶装置の製造方法の第2工程を示す要部平面図である。
【図38】 本発明の実施の形態4における半導体記憶装置の製造方法の第1工程を示す概略断面図である。
【図39】 本発明の実施の形態4における半導体記憶装置の製造方法の第2工程を示す概略断面図である。
【図40】 本発明の実施の形態4における半導体記憶装置の製造方法の第1工程を示す要部平面図である。
【図41】 本発明の実施の形態4における半導体記憶装置の製造方法の第2工程を示す要部平面図である。
【図42】 本発明の実施の形態5における半導体記憶装置の製造方法の工程を示す概略断面図である。
【図43】 本発明の実施の形態5における半導体記憶装置の製造方法の工程を示す要部平面図である。
【図44】 MOSトランジスタにおいてソース/ドレイン領域とp- ウェル領域とがシリサイド層によってショートされた様子を示す概略断面図である。
【図45】 ソース/ドレイン領域とp- ウェル領域とのショートを防止できる構成を示す概略断面図である。
【図46】 本発明の実施の形態6における半導体記憶装置の製造方法の第1工程を示す概略断面図である。
【図47】 本発明の実施の形態6における半導体記憶装置の製造方法の第2工程を示す概略断面図である。
【図48】 本発明の実施の形態6における半導体記憶装置の製造方法の第1工程を示す要部平面図である。
【図49】 本発明の実施の形態6における半導体記憶装置の製造方法の第2工程を示す要部平面図である。
【図50】 図47のA−A′線に沿う不純物濃度の分布を示すグラフである。
【図51】 図47のB−B′線に沿う不純物濃度の分布を示すグラフである。
【図52】 本発明の実施の形態7における半導体記憶装置の構成を概略的に示す断面図である。
【図53】 同一条件でソース/ドレイン領域としてリンもしくは砒素を注入した場合の寿命の変化を示すグラフである。
【図54】 高抵抗負荷型のSRAMのメモリセル構造を示す等価回路図である。
【図55】 直接コンタクトを用いた従来のSRAMのメモリセル構造を示す概略断面図である。
【図56】 直接コンタクトを用いた従来のSRAMのメモリセル構造の下層からの第1段階目の構成を示す要部平面図である。
【図57】 直接コンタクトを用いた従来のSRAMのメモリセル構造の下層からの第2段階目の構成を示す要部平面図である。
【図58】 直接コンタクトを用いた従来のSRAMのメモリセル構造の下層からの第3段階目の構成を示す要部平面図である。
【図59】 直接コンタクトを用いた従来のSRAMのメモリセル構造の下層からの第4段階目の構成を示す要部平面図である。
【図60】 シェアード直接コンタクトを用いた従来のSRAMのメモリセル構造を示す概略断面図である。
【図61】 ドライバトランジスタのゲート電極層と開孔パターンとの位置関係を説明するための図である。
【図62】 ゲート電極層と開孔パターンとの重なり具合により接続抵抗Rが変化する様子を示すグラフである。
【図63】 開孔パターンとゲート電極層とが過度に重なった場合に生じる弊害を説明するための概略断面図である。
【図64】 開孔パターンとゲート電極層との重なりがない場合に生じる弊害を説明するための概略断面図である。
【図65】 ゲート電極層と開孔パターンとが完全に重なる場合のメモリセルの寸法を説明するための要部平面図である。
【図66】 開孔パターンとゲート電極層とが一部重複する場合のメモリセルの寸法を説明するための要部平面図である。
【図67】 開孔パターンとゲート電極層とが一部重複する場合のSRAMのメモリセル構造を示す概略断面図である。
【図68】 図60のA−A′線に沿う不純物濃度の分布を示すグラフである。
【符号の説明】
1 シリコン基板、3 p- ウェル領域、5 素子分離絶縁層、7a、7bn- 不純物領域、9a、9b n+ 不純物領域、1a 溝、11a、11b n型不純物領域、13a、13b、15a、15b ソース/ドレイン領域、17a、17b ゲート絶縁層、19a、19b ゲート電極層、21a、21bドレイン領域、23a、23b ソース領域、25a、25b ゲート絶縁層、27a、27b ゲート電極層、37、39 抵抗層、Q1、Q2 ドライバトランジスタ、Q3、Q4 アクセストランジスタ、R1、R2 高抵抗。
Claims (32)
- スタティック型メモリセルを備えた半導体記憶装置であって、
主表面を有し、前記主表面に溝を有する半導体基板と、
前記主表面に互いに距離を隔てて形成された1対のソース/ドレイン領域を有するアクセストランジスタとを備え、
前記アクセストランジスタの一方の前記ソース/ドレイン領域は、
前記主表面に形成され、前記主表面から第1の拡散深さで形成された第1不純物領域と、
他方の前記ソース/ドレイン領域側の前記第1不純物領域の端部に接するように前記主表面に形成され、かつ前記第1不純物領域より小さい不純物濃度を有する第2不純物領域と、
前記第2不純物領域との間で前記第1不純物領域を挟むように配置され、前記溝の底面全面において前記溝の底面から前記第1の拡散深さより浅い第2の拡散深さで形成された第3不純物領域とを有する、半導体記憶装置。 - 前記第3不純物領域は、前記第1不純物領域より小さい不純物濃度を有している、請求項1に記載の半導体記憶装置。
- 前記主表面に互いに距離を隔てて形成された1対のソース/ドレイン領域と、1対の前記ソース/ドレイン領域に挟まれる領域上にゲート絶縁層を介在して形成されたゲート電極層とを有するドライバトランジスタと、
一端が前記ドライバトランジスタの前記ゲート電極層に電気的に接続され、他端が電源電位線に接続される負荷素子とをさらに備えている、請求項1に記載の半導体記憶装置。 - 前記ドライバトランジスタの前記ゲート電極層は、前記アクセストランジスタの一方の前記ソース/ドレイン領域表面に接しており、
前記負荷素子の一端は、前記ドライバトランジスタの前記ゲート電極層の表面に接している、請求項3に記載の半導体記憶装置。 - 前記負荷素子の一端は、前記ドライバトランジスタの前記ゲート電極層表面と前記アクセストランジスタの一方の前記ソース/ドレイン領域表面とに接している、請求項3に記載の半導体記憶装置。
- 前記ドライバトランジスタの前記ゲート電極層は、前記アクセストランジスタの一方の前記ソース/ドレイン領域表面に接しており、
前記負荷素子の一端は、前記ドライバトランジスタの前記ゲート電極層表面と前記アクセストランジスタの一方の前記ソース/ドレイン領域とに接している、請求項3に記載の半導体記憶装置。 - 前記主表面に互いに距離を隔てて形成された1対のソース/ドレイン領域と、1対の前記ソース/ドレイン領域に挟まれる領域上にゲート絶縁層を介在して形成されたゲート電極層とを有するドライバトランジスタをさらに備え、
前記溝の底面に配置された前記第3不純物領域と前記半導体基板との接合部の深さ位置において、前記溝の真下の前記半導体基板の不純物濃度は、前記ドライバトランジスタの前記ゲート電極層の真下の前記半導体基板の不純物濃度より小さい、請求項1に記載の半導体記憶装置。 - 前記主表面から前記溝の底面までの深さは300Å以上である、請求項1に記載の半導体記憶装置。
- 前記負荷素子は抵抗である、請求項3に記載の半導体記憶装置。
- 前記負荷素子は薄膜トランジスタであって、前記ドライバトランジスタの前記ゲート電極層に電気的に接続される前記負荷素子の一端は前記薄膜トランジスタのドレイン領域およびゲート電極層のいずれかである、請求項3に記載の半導体記憶装置。
- スタティック型メモリセルを備えた半導体記憶装置であって、
主表面を有し、前記主表面に溝を有する半導体基板と、
前記主表面に互いに距離を隔てて形成された1対のソース/ドレイン領域を有するドライバトランジスタとを備え、
前記ドライバトランジスタの前記ソース領域は、
前記主表面に形成され、前記主表面から第1の拡散深さで形成された第1不純物領域と、
前記第1不純物領域の前記ドレイン領域側の端部に接するように前記主表面に形成され、かつ前記第1不純物領域より小さい不純物濃度を有する第2不純物領域とを有し、さらに、
前記主表面に互いに距離を隔てて形成された1対のソース/ドレイン領域を有するアクセストランジスタとを備え、
前記アクセストランジスタの一方の前記ソース/ドレイン領域は、前記溝の底面全面において前記溝の底面から前記第1の拡散深さより浅い第2の拡散深さで形成されている、半導体記憶装置。 - 前記アクセストランジスタの一方の前記ソース/ドレイン領域は、前記第1不純物領域より小さい不純物濃度を有している、請求項11に記載の半導体記憶装置。
- 前記ドライバトランジスタの前記ドレイン領域と前記アクセストランジスタの1対の前記ソース/ドレイン領域とは、1×1019cm-3以下の不純物濃度を有している、請求項11に記載の半導体記憶装置。
- スタティック型メモリセルと周辺回路とを備えた半導体記憶装置であって、
主表面を有し、前記主表面に溝を有する半導体基板と、
前記主表面に互いに距離を隔てて形成された1対のソース/ドレイン領域を有し、前記周辺回路に含まれるMISトランジスタとを備え、
前記MISトランジスタの一方の前記ソース/ドレイン領域は、
前記主表面に形成され、前記主表面から第1の拡散深さで形成された第1不純物領域と、
前記第1不純物領域の他方の前記ソース/ドレイン領域側の端部に接するように前記主表面に形成され、かつ前記第1不純物領域より小さい不純物濃度を有する第2不純物領域とを有し、
前記主表面に互いに距離を隔てて形成された1対のソース/ドレイン領域を有するアクセストランジスタとを備え、
前記アクセストランジスタの一方の前記ソース/ドレイン領域は、前記溝の底面全面において前記溝の底面から前記第1の拡散深さより浅い第2の拡散深さで形成されている、半導体記憶装置。 - 前記アクセストランジスタの一方の前記ソース/ドレイン領域は、前記第1不純物領域より小さい不純物濃度を有している、請求項14に記載の半導体記憶装置。
- 前記主表面に互いに距離を隔てて形成された1対のソース/ドレイン領域と、1対の前記ソース/ドレイン領域に挟まれる領域上にゲート絶縁層を介在して形成されたゲート電極層とを有するドライバトランジスタをさらに備え、
前記ドライバトランジスタの1対の前記ソース/ドレイン領域と前記アクセストランジスタの1対の前記ソース/ドレイン領域とは、1×1019cm-3以下の不純物濃度を有する、請求項14に記載の半導体記憶装置。 - 前記主表面に互いに距離を隔てて形成された1対のソース/ドレイン領域と、1対の前記ソース/ドレイン領域に挟まれる領域上にゲート絶縁層を介在して形成されたゲート電極層とを有するドライバトランジスタをさらに備え、
前記ドライバトランジスタの前記ソース領域表面に接するようにシリサイド層が形成されている、請求項14に記載の半導体記憶装置。 - 前記アクセストランジスタの1対の前記ソース/ドレイン領域には不純物として砒素が導入されており、前記周辺回路に含まれる前記MISトランジスタの1対の前記ソース/ドレイン領域には不純物としてリンが導入されている、請求項14に記載の半導体記憶装置。
- スタティック型メモリセルと周辺回路とを備えた半導体記憶装置であって、
主表面を有する半導体基板と、
前記主表面に互いに距離を隔てて形成された1対のソース/ドレイン領域を有するアクセストランジスタと、
前記主表面に互いに距離を隔てて形成された1対のソース/ドレイン領域を有するドライバトランジスタと、
前記主表面に互いに距離を隔てて形成された1対のソース/ドレイン領域を有し、周辺回路に含まれるMISトランジスタとを備え、
前記アクセストランジスタの1対の前記ソース/ドレイン領域と、前記ドライバトランジスタの1対の前記ソース/ドレイン領域と、前記MISトランジスタの1対の前記ソース/ドレイン領域とは、1×1019cm-3以下の不純物濃度を有しており、さらに、
前記ドライバトランジスタの前記ソース領域表面に接するように形成されたシリサイド層とを備える、半導体記憶装置。 - 前記周辺回路に含まれる前記MISトランジスタの1対の前記ソース/ドレイン領域の各表面に接するように形成された第2および第3のシリサイド層をさらに備える、請求項19に記載の半導体記憶装置。
- 前記アクセストランジスタおよび前記ドライバトランジスタの1対の前記ソース/ドレイン領域には不純物として砒素が導入されており、前記周辺回路に含まれる前記MISトランジスタの1対の前記ソース/ドレイン領域には不純物としてリンが導入されている、請求項19に記載の半導体記憶装置。
- スタティック型メモリセルを備えた半導体記憶装置の製造方法であって、
半導体基板の主表面上に、前記半導体基板の主表面の一部を露出する開孔を有する絶縁層を形成する工程と、
前記開孔内を埋込むように前記絶縁層上に導電層を形成する工程と、
前記導電層にエッチングを施すことにより、前記絶縁層上に延在するアクセストランジスタのゲート電極層と、前記開孔の一部を覆うことで前記半導体基板の主表面に接しかつ前記絶縁層上に延在するドライバトランジスタのゲート電極層とを形成し、かつ前記ドライバトランジスタの前記ゲート電極層および前記開孔から露出する前記半導体基板の前記主表面に溝を形成する工程と、
前記アクセストランジスタおよび前記ドライバトランジスタの前記ゲート電極層をマスクとして不純物を導入することにより、前記アクセストランジスタの前記ゲート電極層の下側領域を挟むように、かつ前記主表面から第1の拡散深さを有するように前記主表面に1対の第1不純物領域を形成する工程とを備え、
前記第1不純物領域の一方は、前記溝の底面全面に形成され、かつ前記ドライバトランジスタの前記ゲート電極層と電気的に接続され、さらに、
前記アクセストランジスタの前記ゲート電極層の側壁に側壁絶縁層を形成する工程と、
前記溝上にレジストパターンを形成した状態で前記アクセストランジスタの前記ゲート電極層と前記側壁絶縁層と前記レジスタパターンとをマスクとして不純物を導入することにより、前記アクセストランジスタの前記ゲート電極層と前記側壁絶縁層との下側領域を挟むように、かつ前記主表面から前記第1の拡散深さより深い第2の拡散深さを有するように前記主表面に前記第1不純物領域より不純物濃度の大きい1対の第2不純物領域を形成する工程と、
一端が前記ドライバトランジスタの前記ゲート電極層表面に接し、かつ他端が電源電位線に接続される負荷素子を形成する工程とを備えた、半導体記憶装置の製造方法。 - 前記第1不純物領域を形成する工程は、不純物を回転注入法で注入する工程を有する、請求項22に記載の半導体記憶装置の製造方法。
- スタティック型メモリセルを備えた半導体記憶装置の製造方法であって、
半導体基板の主表面上に絶縁層を介在して導電層を形成する工程と、
前記導電層にエッチングを施すことにより、前記絶縁層上に延在するアクセストランジスタのゲート電極層とドライバトランジスタのゲート電極層とを形成する工程と、
前記アクセストランジスタおよび前記ドライバトランジスタの前記ゲート電極層をマスクとして不純物を導入することにより、前記アクセストランジスタの前記ゲート電極層の下側領域を挟むように前記主表面に1対の第1不純物領域を形成する工程と、
前記アクセストランジスタの前記ゲート電極層の側壁に側壁絶縁層を形成する工程と、
前記ドライバトランジスタの前記ゲート電極層端部付近の前記第1不純物領域の部分と前記ドライバトランジスタの前記ゲート電極層端部上にレジストパターンを形成した状態で、前記アクセストランジスタの前記ゲート電極層と前記側壁絶縁層と前記レジストパターンとをマスクとして不純物を導入することにより、前記アクセストランジスタの前記ゲート電極層と前記側壁絶縁層との下側領域を挟むように、かつ前記主表面から第1の拡散深さを有するように前記主表面に1対の第2不純物領域を形成する工程と、
前記ドライバトランジスタの前記ゲート電極層付近の前記第1不純物領域が形成された前記主表面に溝を形成する工程と、
一端が前記溝の底面および前記ドライバトランジスタの前記ゲート電極層と接し、かつ他端が電源電位線に接続される負荷素子を形成する工程と、
前記溝の底面から前記第1の拡散深さより浅い第2の拡散深さとなるように、かつ前記第1および第2不純物領域に電気的に接続するように前記溝の底面全面に第3不純物領域を形成する工程とを備えた、半導体記憶装置の製造方法。 - スタティック型メモリセルを備えた半導体記憶装置の製造方法であって、
半導体基板の主表面上に、前記半導体基板の主表面の一部を露出する開孔を有する絶縁層を形成する工程と、
前記開孔内を埋込むように前記絶縁層上に導電層を形成する工程と、
前記導電層にエッチングを施すことにより、前記絶縁層上に延在するアクセストランジスタのゲート電極層と、前記開孔の一部を覆うことで前記半導体基板の主表面に接しかつ前記絶縁層上に延在するドライバトランジスタのゲート電極層とを形成し、かつ前記ドライバトランジスタの前記ゲート電極層および前記開孔から露出する前記半導体基板の前記主表面に溝を形成する工程と、
前記アクセストランジスタおよび前記ドライバトランジスタの前記ゲート電極層をマスクとして不純物を導入することにより、前記アクセストランジスタの前記ゲート電極層の下側領域を挟むように前記主表面に1対の第1不純物領域を形成し、前記ドライバトランジスタのゲート電極層の下側領域を挟むように前記主表面に1対の第2不純物領域を形成する工程とを備え、さらに、
前記第1および第2不純物領域は、前記主表面から第1の拡散深さを有するように形成され、さらに、
前記第1不純物領域の一方は、前記溝の底面全面に形成され、かつ前記ドライバトランジスタの前記ゲート電極層と電気的に接続され、さらに、
前記ドライバトランジスタの前記ゲート電極層の側壁に側壁絶縁層を形成する工程と、
前記ドライバトランジスタの前記ゲート電極層と前記側壁絶縁層とをマスクとして前記ドライバトランジスタのソース領域となる一方の前記第2不純物領域にのみ不純物を選択的に導入することにより、前記主表面から前記第1の拡散深さより深い第2の拡散深さを有するように前記主表面に前記第1不純物領域より不純物濃度の高い第3不純物領域を形成する工程とを備えた、半導体記憶装置の製造方法。 - 前記第1および第2不純物領域を形成する工程は、不純物を回転注入法で注入する工程を有する、請求項25に記載の半導体記憶装置の製造方法。
- スタティック型メモリセルと周辺回路とを備えた半導体記憶装置の製造方法であって、
半導体基板の主表面上に、前記半導体基板の主表面の一部を露出する開孔を有する絶縁層を形成する工程と、
前記開孔内を埋込むように前記絶縁層上に導電層を形成する工程と、
前記導電層にエッチングを施すことにより、前記絶縁層上を延在するアクセストランジスタのゲート電極層と、前記周辺回路に含まれるMISトランジスタのゲート電極層とを形成し、かつ前記開孔から露出する前記半導体基板の前記主表面に溝を形成する工程と、
前記アクセストランジスタおよび前記MISトランジスタの前記ゲート電極層をマスクとして不純物を導入することにより、前記アクセストランジスタの前記ゲート電極層の下側領域を挟むように前記主表面に1対の第1不純物領域を形成し、前記MISトランジスタの前記ゲート電極層の下側領域を挟むように前記主表面に1対の第2不純物領域を形成する工程とを備え、
前記第1および第2不純物領域は前記主表面から第1の拡散深さを有するように形成され、
前記第1不純物領域の一方は、前記溝の底面全面に形成され、さらに、
前記MISトランジスタの前記ゲート電極層の側壁に側壁絶縁層を形成する工程と、
前記メモリセルの領域上にレジストパターンを形成した状態で前記MISトランジスタの前記ゲート電極層と前記側壁絶縁層と前記レジストパターンとをマスクとして前記第2不純物領域に不純物を導入することにより、前記主表面から前記第1の拡散深さより深い第2の拡散深さを有するように前記主表面に前記第1不純物領域より不純物濃度の大きい第3不純物領域を形成する工程とを備えた、半導体記憶装置の製造方法。 - 前記第1および第2不純物領域を形成する工程は、不純物を回転注入法で注入する工程を有する、請求項27に記載の半導体記憶装置の製造方法。
- 前記第1不純物領域は砒素を導入することにより形成され、
前記第2不純物領域はリンを導入することにより形成される、請求項27に記載の半導体記憶装置の製造方法。 - スタティック型メモリセルと周辺回路とを備えた半導体記憶装置の製造方法であって、
半導体基板の主表面上に絶縁層を介在して所定の形状にパターニングさせたアクセストランジスタおよびドライバトランジスタのゲート電極層と、前記周辺回路に含まれるMISトランジスタのゲート電極層とを形成する工程と、
前記アクセストランジスタと前記ドライバトランジスタと前記MISトランジスタの各前記ゲート電極層をマスクとして不純物を導入することにより、前記アクセストランジスタの前記ゲート電極層の下側領域を挟むように前記主表面に1対の第1不純物領域を形成し、前記ドライバトランジスタの前記ゲート電極層の下側領域を挟むように前記主表面に1対の第2不純物領域を形成し、前記MISトランジスタの前記ゲート電極層の下側領域を挟むように前記主表面に1対の第3不純物領域を形成する工程とを備え、
前記第1、第2および第3不純物領域は1×1019cm-3以下の不純物濃度を有するように形成され、さらに、
前記ドライバトランジスタのソースとなる一方の前記第2不純物領域の表面と接するようにシリサイド層を形成する工程とを備えた、半導体記憶装置の製造方法。 - 前記第1、第2および第3不純物領域を形成する工程は、不純物を回転注入法で注入する工程を有する、請求項30に記載の半導体記憶装置の製造方法。
- 前記第1および第2不純物領域は砒素を導入することにより形成され、
前記第3不純物領域はリンを導入することにより形成される、請求項30に記載の半導体記憶装置の製造方法。
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US6063676A (en) * | 1997-06-09 | 2000-05-16 | Integrated Device Technology, Inc. | Mosfet with raised source and drain regions |
US6043129A (en) * | 1997-06-09 | 2000-03-28 | Integrated Device Technology, Inc. | High density MOSFET with raised source and drain regions |
US6040238A (en) * | 1998-01-08 | 2000-03-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Thermal annealing for preventing polycide void |
JPH11354652A (ja) | 1998-06-09 | 1999-12-24 | Mitsubishi Electric Corp | 半導体装置 |
US6243286B1 (en) * | 1998-07-27 | 2001-06-05 | Seiko Epson Corporation | Semiconductor memory device and method of fabricating the same |
KR20020007848A (ko) * | 2000-07-19 | 2002-01-29 | 박종섭 | 반도체 소자 및 그의 제조 방법 |
JP3526553B2 (ja) * | 2001-01-26 | 2004-05-17 | 松下電器産業株式会社 | Sram装置 |
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JP2003023112A (ja) * | 2001-07-09 | 2003-01-24 | Hitachi Ltd | 半導体集積回路装置 |
US7276433B2 (en) * | 2004-12-03 | 2007-10-02 | Micron Technology, Inc. | Methods of forming integrated circuitry, methods of forming memory circuitry, and methods of forming field effect transistors |
CN1893085A (zh) * | 2005-07-07 | 2007-01-10 | 松下电器产业株式会社 | 半导体装置及其制造方法 |
KR100690913B1 (ko) * | 2005-08-10 | 2007-03-09 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
JP2011151120A (ja) * | 2010-01-20 | 2011-08-04 | Toshiba Corp | 半導体装置および半導体装置の製造方法 |
US8587068B2 (en) * | 2012-01-26 | 2013-11-19 | International Business Machines Corporation | SRAM with hybrid FinFET and planar transistors |
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JP6707140B2 (ja) * | 2016-08-25 | 2020-06-10 | 三菱電機株式会社 | 半導体装置の製造方法 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4975756A (en) * | 1985-05-01 | 1990-12-04 | Texas Instruments Incorporated | SRAM with local interconnect |
US5194749A (en) * | 1987-11-30 | 1993-03-16 | Hitachi, Ltd. | Semiconductor integrated circuit device |
JP2821602B2 (ja) * | 1988-10-31 | 1998-11-05 | ソニー株式会社 | 半導体装置とその製造方法 |
JPH0370173A (ja) * | 1989-08-09 | 1991-03-26 | Sony Corp | 半導体メモリ |
JPH03231460A (ja) * | 1990-02-06 | 1991-10-15 | Nec Corp | 半導体記憶装置 |
JP3010729B2 (ja) * | 1990-11-14 | 2000-02-21 | 日本電気株式会社 | 半導体装置 |
JPH04179269A (ja) * | 1990-11-14 | 1992-06-25 | Nec Corp | 半導体記憶装置 |
JPH04250663A (ja) * | 1991-01-25 | 1992-09-07 | Sony Corp | 半導体メモリ装置 |
JPH04262574A (ja) * | 1991-02-15 | 1992-09-17 | Nec Corp | 半導体記憶装置 |
JP2916306B2 (ja) * | 1991-09-06 | 1999-07-05 | 株式会社東芝 | 半導体装置 |
DE69332966T2 (de) * | 1992-09-04 | 2004-02-19 | Mitsubishi Denki K.K. | Halbleiterspeicherbauelement |
JPH0799254A (ja) * | 1993-04-30 | 1995-04-11 | Fujitsu Ltd | 半導体装置とその製造方法 |
JP3780003B2 (ja) * | 1993-06-15 | 2006-05-31 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
JP2684975B2 (ja) * | 1993-12-03 | 1997-12-03 | 日本電気株式会社 | ボトムゲート型薄膜mosトランジスタおよびその製造方法 |
JPH08111462A (ja) * | 1994-10-12 | 1996-04-30 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
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