JPS6159539B2 - - Google Patents
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- JPS6159539B2 JPS6159539B2 JP51099029A JP9902976A JPS6159539B2 JP S6159539 B2 JPS6159539 B2 JP S6159539B2 JP 51099029 A JP51099029 A JP 51099029A JP 9902976 A JP9902976 A JP 9902976A JP S6159539 B2 JPS6159539 B2 JP S6159539B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- H01L21/8232—Field-effect technology
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Description
【発明の詳細な説明】
本発明は、絶縁ゲート型電界効果トランジスタ
特にNチヤンネル及びPチヤンネルの絶縁ゲート
型電界効果トランジスタを一体に有した所謂相補
性の絶縁ゲート型電界効果トランジスタの製法に
係わる。
特にNチヤンネル及びPチヤンネルの絶縁ゲート
型電界効果トランジスタを一体に有した所謂相補
性の絶縁ゲート型電界効果トランジスタの製法に
係わる。
相補性の絶縁ゲート型電界効果トランジスタに
よる集積回路においては、その集積度、歩留りの
向上及び低コスト化のためにセルフアライメント
方式の応用と、ゲート電極として不純物含有の多
結晶シリコンを用いる所謂シリコンゲートの使
用、或はそれらの組合による製法等が研究されて
いる。
よる集積回路においては、その集積度、歩留りの
向上及び低コスト化のためにセルフアライメント
方式の応用と、ゲート電極として不純物含有の多
結晶シリコンを用いる所謂シリコンゲートの使
用、或はそれらの組合による製法等が研究されて
いる。
ところで、一般に相補性の絶縁ゲート型電界効
果トランジスタは第1図に示すように構成がとら
れている。即ち、例えばN形の半導体基体1の一
主面にP形の半導体島領域2を設け、この島領域
2内にN形のソース領域3及びドレイン領域4を
拡散形成し且つゲート絶縁層5を形成してNチヤ
ンネル絶縁ゲート型電界効果トランジスタ
(MOS―FET1)を形成し、また基体1の表面にP
形のソース領域6及びドレイン領域7を拡散形成
し且つゲート絶縁層8を形成しPチヤンネル絶縁
ゲート型電界効果トランジスタ(MOS―FET2)
を形成して構成される。S1,D1及びG1は夫々N
チヤンネル絶縁ゲート型電界効果トランジスタの
ソース電極、ドレイン電極及びゲート電極を示
し、S2,D2及びG2は夫々Pチヤンネル絶縁ゲー
ト型電界効果トランジスタのソース電極、ドレイ
ン電極及びゲート電極を示し、9はSiO2膜の如
き表面安定化膜である。
果トランジスタは第1図に示すように構成がとら
れている。即ち、例えばN形の半導体基体1の一
主面にP形の半導体島領域2を設け、この島領域
2内にN形のソース領域3及びドレイン領域4を
拡散形成し且つゲート絶縁層5を形成してNチヤ
ンネル絶縁ゲート型電界効果トランジスタ
(MOS―FET1)を形成し、また基体1の表面にP
形のソース領域6及びドレイン領域7を拡散形成
し且つゲート絶縁層8を形成しPチヤンネル絶縁
ゲート型電界効果トランジスタ(MOS―FET2)
を形成して構成される。S1,D1及びG1は夫々N
チヤンネル絶縁ゲート型電界効果トランジスタの
ソース電極、ドレイン電極及びゲート電極を示
し、S2,D2及びG2は夫々Pチヤンネル絶縁ゲー
ト型電界効果トランジスタのソース電極、ドレイ
ン電極及びゲート電極を示し、9はSiO2膜の如
き表面安定化膜である。
かかるトランジスタでは、N形領域3,4、P
形領域6,7、ゲート絶縁層5,8及びパターン
相互間の位置合せを高精度に行う必要がある。し
かし従来の製法はN形領域3,4の拡散窓あけ及
びP形領域9,7の拡散窓あけを夫々個別のフオ
トマスクを用いて行い、ゲート絶縁層5及び8の
窓あけを共通のフオトマスクを用いて行つていた
ために、N形領域3,4とP形領域6,7との間
にマスク合せ作業上の合せ寸法誤差がどうしても
生じ、その結果次のゲート窓あけ工程でN形領域
3及び4とゲート絶縁層5間の重ね合せ寸法W及
びP形領域6及び7とゲート絶縁層8間の重ね合
せ寸法Wを共に良くすることが出来ない。この重
ね合せ寸法Wの誤差はゲートとソース又はドレイ
ン間の容量のバラツキとなり特性に影響し、また
誤差の著しい場合には正常なチヤンネル形成がで
きない。そこで従来は、この誤差を少くするため
に各領域3,4,5,6とゲート窓あけ部分の重
ね合せ部分を十分大きくとるために集積度が下つ
てしまう。
形領域6,7、ゲート絶縁層5,8及びパターン
相互間の位置合せを高精度に行う必要がある。し
かし従来の製法はN形領域3,4の拡散窓あけ及
びP形領域9,7の拡散窓あけを夫々個別のフオ
トマスクを用いて行い、ゲート絶縁層5及び8の
窓あけを共通のフオトマスクを用いて行つていた
ために、N形領域3,4とP形領域6,7との間
にマスク合せ作業上の合せ寸法誤差がどうしても
生じ、その結果次のゲート窓あけ工程でN形領域
3及び4とゲート絶縁層5間の重ね合せ寸法W及
びP形領域6及び7とゲート絶縁層8間の重ね合
せ寸法Wを共に良くすることが出来ない。この重
ね合せ寸法Wの誤差はゲートとソース又はドレイ
ン間の容量のバラツキとなり特性に影響し、また
誤差の著しい場合には正常なチヤンネル形成がで
きない。そこで従来は、この誤差を少くするため
に各領域3,4,5,6とゲート窓あけ部分の重
ね合せ部分を十分大きくとるために集積度が下つ
てしまう。
本発明は、上述の点に鑑み精度をよく且つ歩留
りよく製造できるようにした絶縁ゲート型電界効
果トランジスタの製法を提供するものである。
りよく製造できるようにした絶縁ゲート型電界効
果トランジスタの製法を提供するものである。
以下、本発明による絶縁ゲート型電界効果トラ
ンジスタの製法の実施例を第2図以下を用いて詳
述しよう。
ンジスタの製法の実施例を第2図以下を用いて詳
述しよう。
本発明においては、先づ第2図Aに示すように
第1導電形例えばN形のシリコン層半導体基体1
1を用意し、その一主面にイオン注入法或は拡散
によつて第2導電形即ちP形の半導体島領域12
を形成する。次いで基体11の表面全面に絶縁膜
例えばSiO2膜13を被着形成する。このSiO2膜
13は爾後ゲート絶縁層として使用し得るもので
例えば厚さを1500Å程度となして熱酸化にて形成
し得る。
第1導電形例えばN形のシリコン層半導体基体1
1を用意し、その一主面にイオン注入法或は拡散
によつて第2導電形即ちP形の半導体島領域12
を形成する。次いで基体11の表面全面に絶縁膜
例えばSiO2膜13を被着形成する。このSiO2膜
13は爾後ゲート絶縁層として使用し得るもので
例えば厚さを1500Å程度となして熱酸化にて形成
し得る。
次に、このSiO2膜13を同一のフオトマスク
を用いてフオトエツチングし、P形島領域12及
び基体11の夫々においてソース及びドレインの
拡散窓14,15,16及び17を形成する(第
2図B)。
を用いてフオトエツチングし、P形島領域12及
び基体11の夫々においてソース及びドレインの
拡散窓14,15,16及び17を形成する(第
2図B)。
次に、各拡散窓14〜17を含むSiO2膜13
上の全面に不純物例えばボロンをドープして低抵
抗となされた多結晶シリコン層18を被着し、こ
のボロンドープの多結晶シリコン層18上に窒化
シリコン膜(Si3N4)19及び酸化シリコン膜
(SiO2)20を順次被着形成する(第2図C)。こ
れら多結晶シリコン層18、窒化シリコン膜19
及び酸化シリコン膜20は例えば化学的気相成長
法(C、V、D法)にて同一炉内で連続的に形成
し得る。夫々膜又は層の厚さは、一例として多結
晶シリコン層18が1.0μ程度、窒化シリコン膜
19が1000Å程度、酸化シリコン膜20が500Å
程度とすることができる。又、多結晶シリコン層
18にドープするボロン濃度は1020atoms/cm3以
上とするを可とする。この不純物濃度であれば多
結晶シリコン層18はP形不純物の拡散のときの
不純物拡散源となり、且つ極めて低抵抗となつて
電極として十分用いることができる。尚、場合に
よつては図示せざるも多結晶シリコン層18と窒
化シリコン膜19間に酸化シリコン膜(SiO2)を
介在するようにしてもよい。窒化シリコン膜19
は爾後の不純物拡散工程においてゲート部での多
結晶シリコン層18を酸化防止と、多結晶シリコ
ン層18中への不純物の侵入を防止する。又、酸
化シリコン膜20は爾後N形不純物例えばリンを
プレデポジツト又はイオン注入したときに窒化シ
リコン膜19が侵されるのを防止するものであ
る。
上の全面に不純物例えばボロンをドープして低抵
抗となされた多結晶シリコン層18を被着し、こ
のボロンドープの多結晶シリコン層18上に窒化
シリコン膜(Si3N4)19及び酸化シリコン膜
(SiO2)20を順次被着形成する(第2図C)。こ
れら多結晶シリコン層18、窒化シリコン膜19
及び酸化シリコン膜20は例えば化学的気相成長
法(C、V、D法)にて同一炉内で連続的に形成
し得る。夫々膜又は層の厚さは、一例として多結
晶シリコン層18が1.0μ程度、窒化シリコン膜
19が1000Å程度、酸化シリコン膜20が500Å
程度とすることができる。又、多結晶シリコン層
18にドープするボロン濃度は1020atoms/cm3以
上とするを可とする。この不純物濃度であれば多
結晶シリコン層18はP形不純物の拡散のときの
不純物拡散源となり、且つ極めて低抵抗となつて
電極として十分用いることができる。尚、場合に
よつては図示せざるも多結晶シリコン層18と窒
化シリコン膜19間に酸化シリコン膜(SiO2)を
介在するようにしてもよい。窒化シリコン膜19
は爾後の不純物拡散工程においてゲート部での多
結晶シリコン層18を酸化防止と、多結晶シリコ
ン層18中への不純物の侵入を防止する。又、酸
化シリコン膜20は爾後N形不純物例えばリンを
プレデポジツト又はイオン注入したときに窒化シ
リコン膜19が侵されるのを防止するものであ
る。
次に、酸化シリコン膜20、窒化シリコン膜1
9及び多結晶シリコン層18に対してフオトエツ
チングし、Nチヤンネル側即ちP形島領域側のソ
ース及びドレインの拡散窓14及び15のみを選
択的に開孔する。この後、この拡散窓14及び1
5を通して例えばN形不純物であるリンをプレデ
ポジツトする。21′S及び21′Dはこのプレデ
ポジツトにより拡散窓14及び15を通してP形
島領域12に浅く拡散されたリンの拡散領域であ
り、また22′S及び22′Dはこのプレデポジツ
ト工程で同時にボロンドープの多結晶シリコン層
18を不純物拡散源として拡散窓16及び17を
通して基体11に浅く拡散されたボロンの拡散領
域である。かかるプレデポジツト工程では窒化シ
リコン膜19上に酸化シリコン膜20が存在して
いるために窒化シリコン膜19がリンによつて侵
されることがない(第2図D)。
9及び多結晶シリコン層18に対してフオトエツ
チングし、Nチヤンネル側即ちP形島領域側のソ
ース及びドレインの拡散窓14及び15のみを選
択的に開孔する。この後、この拡散窓14及び1
5を通して例えばN形不純物であるリンをプレデ
ポジツトする。21′S及び21′Dはこのプレデ
ポジツトにより拡散窓14及び15を通してP形
島領域12に浅く拡散されたリンの拡散領域であ
り、また22′S及び22′Dはこのプレデポジツ
ト工程で同時にボロンドープの多結晶シリコン層
18を不純物拡散源として拡散窓16及び17を
通して基体11に浅く拡散されたボロンの拡散領
域である。かかるプレデポジツト工程では窒化シ
リコン膜19上に酸化シリコン膜20が存在して
いるために窒化シリコン膜19がリンによつて侵
されることがない(第2図D)。
次に、酸化シリコン膜20及び窒化シリコン膜
19を夫々Nチヤンネル及びPチヤンネルのゲー
ト部に対応する部分のみを残してエツチング除去
し、この状態において酸化性雰囲気中でシリコン
表面に酸化膜を生成しながら上記のリン及びボロ
ンの本拡散処理を行い、P形島領域12に所謂N
チヤンネルのソース領域21S及びドレイン領域
21Dを、基体11に所謂Pチヤンネルのソース
領域22S及びドレイン領域22Dを夫々同時形
成する。同時にこの酸化性雰囲気中での高温処理
でゲート部以外の酸化シリコン膜20及び窒化シ
リコン膜19の被着されていない多結晶シリコン
層18を選択酸化する。即ち、この場合ゲート部
の酸化シリコン膜20及び窒化シリコン膜19直
下の多結晶シリコン層18のみは酸化されずその
まま導電性層18N及び18Pとして残り、且つ
拡散マスクとして用いたゲート部でのSiO2膜1
3はそのままゲート絶縁層23及び24として用
いられる(第2図E)。なお、第2図Dの工程に
おいて拡散窓14,15を通してリンをプレデポ
ジツトしたが、これに代えてイオン注入法にてリ
ンを打込むようにしてもよい。
19を夫々Nチヤンネル及びPチヤンネルのゲー
ト部に対応する部分のみを残してエツチング除去
し、この状態において酸化性雰囲気中でシリコン
表面に酸化膜を生成しながら上記のリン及びボロ
ンの本拡散処理を行い、P形島領域12に所謂N
チヤンネルのソース領域21S及びドレイン領域
21Dを、基体11に所謂Pチヤンネルのソース
領域22S及びドレイン領域22Dを夫々同時形
成する。同時にこの酸化性雰囲気中での高温処理
でゲート部以外の酸化シリコン膜20及び窒化シ
リコン膜19の被着されていない多結晶シリコン
層18を選択酸化する。即ち、この場合ゲート部
の酸化シリコン膜20及び窒化シリコン膜19直
下の多結晶シリコン層18のみは酸化されずその
まま導電性層18N及び18Pとして残り、且つ
拡散マスクとして用いたゲート部でのSiO2膜1
3はそのままゲート絶縁層23及び24として用
いられる(第2図E)。なお、第2図Dの工程に
おいて拡散窓14,15を通してリンをプレデポ
ジツトしたが、これに代えてイオン注入法にてリ
ンを打込むようにしてもよい。
次いで、夫々の多結晶シリコン層18N,18
P上の酸化シリコン20及び窒化シリコン19、
各ソース及びドレイン領域上の酸化膜に対し電極
取出しのために窓あけを行い、然る後、之等の窓
孔を通して夫々N形のソース領域21S、ドレイ
ン領域21D及び多結晶シリコン層18N上に例
えばAl蒸着によるソース電極S1、ドレイン電極
D1及びゲート電極G1を形成し、またP形のソー
ス領域22S、ドレイン領域22D及び多結晶シ
リコン層18P上に夫々ソース電極S2、ドレイン
電極D2及びゲート電極G2を形成する。この場
合、各ゲート部における多結晶シリコン18N及
び18Pはゲート電極の一部として用いられる。
斯くして、第2図Fに示す如くP形島領域12に
Nチヤンネル絶縁ゲート型電界効果トランジスタ
(MOS―FET1)が形成され、これよに離れた基体
11にPチヤンネル絶縁ゲート型電界効果トラン
ジスタ(MOS―FET2)が形成されて成る目的と
するシリコンゲートによる相補性の絶縁ゲート型
電界効果トランジスタを得る。
P上の酸化シリコン20及び窒化シリコン19、
各ソース及びドレイン領域上の酸化膜に対し電極
取出しのために窓あけを行い、然る後、之等の窓
孔を通して夫々N形のソース領域21S、ドレイ
ン領域21D及び多結晶シリコン層18N上に例
えばAl蒸着によるソース電極S1、ドレイン電極
D1及びゲート電極G1を形成し、またP形のソー
ス領域22S、ドレイン領域22D及び多結晶シ
リコン層18P上に夫々ソース電極S2、ドレイン
電極D2及びゲート電極G2を形成する。この場
合、各ゲート部における多結晶シリコン18N及
び18Pはゲート電極の一部として用いられる。
斯くして、第2図Fに示す如くP形島領域12に
Nチヤンネル絶縁ゲート型電界効果トランジスタ
(MOS―FET1)が形成され、これよに離れた基体
11にPチヤンネル絶縁ゲート型電界効果トラン
ジスタ(MOS―FET2)が形成されて成る目的と
するシリコンゲートによる相補性の絶縁ゲート型
電界効果トランジスタを得る。
斯る製法によれば、P形島領域12を有するN
形基体11上に予めゲート絶縁層となり得る所定
の厚さ(1500Å程度)のSiO2膜13を被着して
後、このSiO2膜13に対して同一のフオトマス
クで両トランジスタのソース及びドレイン領域の
拡散窓あけ14〜17を行うと同時にSiO2膜1
3によるゲート絶縁層23,24を形成し、最終
的にゲート部を形成した状態でゲート部をマスク
として上記拡散窓14〜17を通して拡散し夫々
のソース領域及びドレイン領域を形成するように
したので、Pチヤンネル及びNチヤンネルの夫々
のソース領域及びドレイン領域とゲート部との位
置合せが正確に行われる。
形基体11上に予めゲート絶縁層となり得る所定
の厚さ(1500Å程度)のSiO2膜13を被着して
後、このSiO2膜13に対して同一のフオトマス
クで両トランジスタのソース及びドレイン領域の
拡散窓あけ14〜17を行うと同時にSiO2膜1
3によるゲート絶縁層23,24を形成し、最終
的にゲート部を形成した状態でゲート部をマスク
として上記拡散窓14〜17を通して拡散し夫々
のソース領域及びドレイン領域を形成するように
したので、Pチヤンネル及びNチヤンネルの夫々
のソース領域及びドレイン領域とゲート部との位
置合せが正確に行われる。
又、不純物ドープの多結晶シリコン層18がソ
ース及びドレインの不純物拡散源として用いられ
ると共に、ゲート部ではゲート電極の一部として
用いられるので工程を簡略化し、且つゲート電極
の配線抵抗を小さくすることができる。又、ゲー
ト部以外の多結晶シリコン層18を選択酸化する
ので、工程の簡略化と共にゲート部以外の所謂フ
イールド部での閾値電圧Vthを上げることができ
る。
ース及びドレインの不純物拡散源として用いられ
ると共に、ゲート部ではゲート電極の一部として
用いられるので工程を簡略化し、且つゲート電極
の配線抵抗を小さくすることができる。又、ゲー
ト部以外の多結晶シリコン層18を選択酸化する
ので、工程の簡略化と共にゲート部以外の所謂フ
イールド部での閾値電圧Vthを上げることができ
る。
又、SiO2膜13の1回のパターニングでソー
ス、ドレイン、ゲートの大きさが決まり、従つて
その上の多結晶シリコン層18、窒化シリコン膜
19及び酸化シリコン膜20のパターニングが多
少ずれてもトランジスタの大きさは全く変らない
ので、プロセス上のマスク合せに余裕度が生ず
る。また、ソース領域及びドレイン領域の形成後
にゲート電極以外の多結晶シリコン層を選択酸化
するた、この酸化工程において同時にソース領域
及びドレイン領域の不純物を活性化でき、熱処理
工程を省略することができる。
ス、ドレイン、ゲートの大きさが決まり、従つて
その上の多結晶シリコン層18、窒化シリコン膜
19及び酸化シリコン膜20のパターニングが多
少ずれてもトランジスタの大きさは全く変らない
ので、プロセス上のマスク合せに余裕度が生ず
る。また、ソース領域及びドレイン領域の形成後
にゲート電極以外の多結晶シリコン層を選択酸化
するた、この酸化工程において同時にソース領域
及びドレイン領域の不純物を活性化でき、熱処理
工程を省略することができる。
又、ゲート部の多結晶シリコン層18上に窒化
シリコン19及び酸化シリコン膜20が形成され
るので、多結晶シリコン層の選択酸化を確実に行
い、且つゲート部の多結晶シリコン層に対するリ
ン又はボロン等の不純物拡散が防止され所謂ゲー
ト部の多結晶シリコン層の抵抗値増加を防ぎ、さ
らにゲート・ドレイン間浮遊容量Cdgを小さくす
ることが出来る。また最上層に酸化シリコン膜2
0が設けられるので窒化シリコン膜に比べAl配
線の密着を良くすることができる。従つて、本製
法では相補性トランジスタを精度よく容易に製造
できるものである。
シリコン19及び酸化シリコン膜20が形成され
るので、多結晶シリコン層の選択酸化を確実に行
い、且つゲート部の多結晶シリコン層に対するリ
ン又はボロン等の不純物拡散が防止され所謂ゲー
ト部の多結晶シリコン層の抵抗値増加を防ぎ、さ
らにゲート・ドレイン間浮遊容量Cdgを小さくす
ることが出来る。また最上層に酸化シリコン膜2
0が設けられるので窒化シリコン膜に比べAl配
線の密着を良くすることができる。従つて、本製
法では相補性トランジスタを精度よく容易に製造
できるものである。
第3図は本発明の更に他の実施例である。之は
第2図Aの工程と同様に例えばN形のシリコン半
導体基体11の一主面にP形の半導体島領域12
を形成し、その一主面全面に爾後ゲート絶縁層と
して用いる1500Å程度の熱酸化によるSiO2膜1
3を被着形成して後、このSiO2膜13上に順次
CVD法によるボロンドープの多結晶シリコン層
18、窒化シリコン層19及び酸化シリコン層2
0を被着形成する。これら各酸化シリコン膜2
0、窒化シリコン膜19及び多結晶シリコン層1
8の厚みは第2図で述べたと同様の厚みに選ぶ。
(第3図A及びB) 次に、同一のフオトマスクを用いて各SiO2膜
13、多結晶シリコン層18、窒化シリコン膜1
9及び酸化シリコン膜20をフオトエツチング
し、P形島領域12及び基体11の夫々において
ソース及びドレインの拡散窓14,15,16及
び17を形成する(第3図C)。
第2図Aの工程と同様に例えばN形のシリコン半
導体基体11の一主面にP形の半導体島領域12
を形成し、その一主面全面に爾後ゲート絶縁層と
して用いる1500Å程度の熱酸化によるSiO2膜1
3を被着形成して後、このSiO2膜13上に順次
CVD法によるボロンドープの多結晶シリコン層
18、窒化シリコン層19及び酸化シリコン層2
0を被着形成する。これら各酸化シリコン膜2
0、窒化シリコン膜19及び多結晶シリコン層1
8の厚みは第2図で述べたと同様の厚みに選ぶ。
(第3図A及びB) 次に、同一のフオトマスクを用いて各SiO2膜
13、多結晶シリコン層18、窒化シリコン膜1
9及び酸化シリコン膜20をフオトエツチング
し、P形島領域12及び基体11の夫々において
ソース及びドレインの拡散窓14,15,16及
び17を形成する(第3図C)。
次に、各拡散窓14〜17を含む全面にP形不
純物の拡散源となる層、例えばボロンドープの
SiO2層即ち所謂ボロンガラス層28をCVD法に
て被着形成し、然る後このボロンガラス層28に
対しフオトエツチングを行い、Nチヤンネルのゲ
ート部とPチヤンネルのゲート部が拡散窓16,
17上のボロンガラス層28を残して他のボロン
ガラス層28を選択除去する。このボロンガラス
層28のフオトエツチングによつてNチヤンネル
側の拡散窓14,15は再現する。又、このとき
ボロンガラス層28の除去された部分の酸化シリ
コン膜20及び窒化シリコン膜19も除去する
(第3図D及びE)。
純物の拡散源となる層、例えばボロンドープの
SiO2層即ち所謂ボロンガラス層28をCVD法に
て被着形成し、然る後このボロンガラス層28に
対しフオトエツチングを行い、Nチヤンネルのゲ
ート部とPチヤンネルのゲート部が拡散窓16,
17上のボロンガラス層28を残して他のボロン
ガラス層28を選択除去する。このボロンガラス
層28のフオトエツチングによつてNチヤンネル
側の拡散窓14,15は再現する。又、このとき
ボロンガラス層28の除去された部分の酸化シリ
コン膜20及び窒化シリコン膜19も除去する
(第3図D及びE)。
次に、この拡散窓14及び15に対してN形不
純物例えばリンをプレデポジツトし、或はイオン
注入法にて打込み、酸化性雰囲気中で拡散処理し
てP形島領域12にN形のソース領域21S及び
ドレイン領域21Dを形成し、同時にボロンガラ
ス層28を不純物拡散源として拡散窓16及び1
7を通してボロンを拡散し、基体11にP形のソ
ース領域22S及びドレイン領域22Dを形成す
る。また、この酸化性雰囲気中での高温処理によ
り窒化シリコン膜19の被着されない部分の多結
晶シリコン層18が選択酸化され絶縁層に変わる
(第3図F)。
純物例えばリンをプレデポジツトし、或はイオン
注入法にて打込み、酸化性雰囲気中で拡散処理し
てP形島領域12にN形のソース領域21S及び
ドレイン領域21Dを形成し、同時にボロンガラ
ス層28を不純物拡散源として拡散窓16及び1
7を通してボロンを拡散し、基体11にP形のソ
ース領域22S及びドレイン領域22Dを形成す
る。また、この酸化性雰囲気中での高温処理によ
り窒化シリコン膜19の被着されない部分の多結
晶シリコン層18が選択酸化され絶縁層に変わる
(第3図F)。
然る後、電極窓あけを行いN形のソース領域2
1S、ドレイン領域21D及びゲート部の多結晶
シリコン層18N上に夫々例えばAl蒸着による
ソース電極S1、ドレイン電極D1及びゲート電極
G1を形成し、またP形のソース領域22S、ド
レイン領域22D及びゲート部の多結晶シリコン
層18P上に夫々ソース電極S2、ドレイン電極
D2及びゲート電極G2を形成し、第3図Gに示す
目的とするシリコンゲートによる相補性の絶縁ゲ
ート型電界効果トランジスタを得る。
1S、ドレイン領域21D及びゲート部の多結晶
シリコン層18N上に夫々例えばAl蒸着による
ソース電極S1、ドレイン電極D1及びゲート電極
G1を形成し、またP形のソース領域22S、ド
レイン領域22D及びゲート部の多結晶シリコン
層18P上に夫々ソース電極S2、ドレイン電極
D2及びゲート電極G2を形成し、第3図Gに示す
目的とするシリコンゲートによる相補性の絶縁ゲ
ート型電界効果トランジスタを得る。
斯る第3図の製法に於ても、基体11上に順次
ゲート絶縁層となり得るSiO2膜13、不純物ド
ープの多結晶シリコン層18、窒化シリコン膜1
9及び酸化シリコン層20を形成して後、之等積
層体に対して同一のフオトマスクを用いてPチヤ
ンネル及びNチヤンネルの拡散窓あけを行い、同
時にゲート部を形成し、このゲート部を拡散マス
クとしてその各拡散窓を通してPチヤンネル及び
Nチヤンネルの夫々のソース領域及びドレイン領
域を形成するようになすので、第2図の場合と同
様にPチヤンネル及びNチヤンネル共にソース領
域及びドレイン領域とゲート部間の位置合せ精度
が良く、且つ製造が容易で信頼性の高い斯種相補
性のトランジスタが得られる。また、ソース領域
及びドレイン領域の不純物の活性化と多結晶シリ
コン層の選択酸化の工程が同時に行えるので、熱
処理工程が省略できる。又、ボロンガラス層28
とリンのプレデポジツト又はイオン注入法とによ
りPチヤンネル及びNチヤンネルのソース及びド
レイン領域を形成するので夫々のチヤンネルのソ
ース及びドレイン領域の制御が可能となる。
ゲート絶縁層となり得るSiO2膜13、不純物ド
ープの多結晶シリコン層18、窒化シリコン膜1
9及び酸化シリコン層20を形成して後、之等積
層体に対して同一のフオトマスクを用いてPチヤ
ンネル及びNチヤンネルの拡散窓あけを行い、同
時にゲート部を形成し、このゲート部を拡散マス
クとしてその各拡散窓を通してPチヤンネル及び
Nチヤンネルの夫々のソース領域及びドレイン領
域を形成するようになすので、第2図の場合と同
様にPチヤンネル及びNチヤンネル共にソース領
域及びドレイン領域とゲート部間の位置合せ精度
が良く、且つ製造が容易で信頼性の高い斯種相補
性のトランジスタが得られる。また、ソース領域
及びドレイン領域の不純物の活性化と多結晶シリ
コン層の選択酸化の工程が同時に行えるので、熱
処理工程が省略できる。又、ボロンガラス層28
とリンのプレデポジツト又はイオン注入法とによ
りPチヤンネル及びNチヤンネルのソース及びド
レイン領域を形成するので夫々のチヤンネルのソ
ース及びドレイン領域の制御が可能となる。
又、ゲート部に於て窒化シリコン膜19及び酸
化シリコン膜20が設けられるので、多結晶シリ
コン層の抵抗値の増加を防ぎゲート・ドレイン間
の浮遊容量Cdgを小さくすることができ、また、
多結晶シリコン層の選択酸化でフイールドでの閾
値電圧Vthを上げることができる。
化シリコン膜20が設けられるので、多結晶シリ
コン層の抵抗値の増加を防ぎゲート・ドレイン間
の浮遊容量Cdgを小さくすることができ、また、
多結晶シリコン層の選択酸化でフイールドでの閾
値電圧Vthを上げることができる。
尚、上述の各実施例において、ゲート部として
は通常の熱酸化によるゲート絶縁層を有する構造
の他、Si3N4及びSiO2等よりなる多層ゲート絶縁
層を有する構造でもよく、或は不揮発性メモリゲ
ート構造としても良い。
は通常の熱酸化によるゲート絶縁層を有する構造
の他、Si3N4及びSiO2等よりなる多層ゲート絶縁
層を有する構造でもよく、或は不揮発性メモリゲ
ート構造としても良い。
上述せる如く本発明によれば、相補性の絶縁ゲ
ート型電界効果トランジスタを精度よく容易に製
造できるものであり、例えばその集積回路に適用
した場合にはその集積度を向上し、且つその歩留
りの向上を図ることができるものである。
ート型電界効果トランジスタを精度よく容易に製
造できるものであり、例えばその集積回路に適用
した場合にはその集積度を向上し、且つその歩留
りの向上を図ることができるものである。
第1図は本発明の説明に供する相補性の絶縁ゲ
ート型電界効果トランジスタの一例を示す断面
図、第2図及び第3図は夫々本発明による製法の
実施例を示す工程順の断面図である。 11は第1導電形の半導体基体、12は第2導
電形の半導体島領域、13はSiO2膜、14〜1
7は拡散窓、18は不純物含有の多結晶シリコン
層、19は窒化シリコン膜、20は酸化シリコン
膜、21S及び21Dは第1導電形のソース領域
及びドレイン領域、22S及び22Dは第2導電
形のソース領域及びドレイン領域である。
ート型電界効果トランジスタの一例を示す断面
図、第2図及び第3図は夫々本発明による製法の
実施例を示す工程順の断面図である。 11は第1導電形の半導体基体、12は第2導
電形の半導体島領域、13はSiO2膜、14〜1
7は拡散窓、18は不純物含有の多結晶シリコン
層、19は窒化シリコン膜、20は酸化シリコン
膜、21S及び21Dは第1導電形のソース領域
及びドレイン領域、22S及び22Dは第2導電
形のソース領域及びドレイン領域である。
Claims (1)
- 1 半導体領域上に、拡散窓を有し且つ少くとも
ゲート部に対応する部分をゲート絶縁層、不純物
含有の多結晶シリコン層、窒化シリコン膜及び酸
化シリコン膜にて構成した拡散マスクを被着形成
し、上記拡散窓を通して上記半導体領域の表面に
ソース領域及びドレイン領域を拡散形成し、上記
不純物含有の多結晶シリコン層をゲート電極とし
て用いると共に、該ゲート電極以外の上記不純物
含有多結晶シリコン層の少くとも一部分を酸化し
てフイールド絶縁膜を形成することを特徴とする
絶縁ゲート型電界効果トランジスタの製法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9902976A JPS5324281A (en) | 1976-08-19 | 1976-08-19 | Production of insulated gate type field effect transistors |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9902976A JPS5324281A (en) | 1976-08-19 | 1976-08-19 | Production of insulated gate type field effect transistors |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61036964A Division JPS61190975A (ja) | 1986-02-21 | 1986-02-21 | 絶縁ゲート型電界効果トランジスタの製法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5324281A JPS5324281A (en) | 1978-03-06 |
JPS6159539B2 true JPS6159539B2 (ja) | 1986-12-17 |
Family
ID=14235885
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9902976A Granted JPS5324281A (en) | 1976-08-19 | 1976-08-19 | Production of insulated gate type field effect transistors |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5324281A (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4345366A (en) * | 1980-10-20 | 1982-08-24 | Ncr Corporation | Self-aligned all-n+ polysilicon CMOS process |
JPS61190975A (ja) * | 1986-02-21 | 1986-08-25 | Sony Corp | 絶縁ゲート型電界効果トランジスタの製法 |
JPS6373668A (ja) * | 1986-09-17 | 1988-04-04 | Nec Yamagata Ltd | 集積回路の製造方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4868177A (ja) * | 1972-01-27 | 1973-09-17 | ||
JPS4952984A (ja) * | 1972-09-25 | 1974-05-23 | ||
JPS5169372A (ja) * | 1974-11-06 | 1976-06-15 | Ibm |
-
1976
- 1976-08-19 JP JP9902976A patent/JPS5324281A/ja active Granted
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4868177A (ja) * | 1972-01-27 | 1973-09-17 | ||
JPS4952984A (ja) * | 1972-09-25 | 1974-05-23 | ||
JPS5169372A (ja) * | 1974-11-06 | 1976-06-15 | Ibm |
Also Published As
Publication number | Publication date |
---|---|
JPS5324281A (en) | 1978-03-06 |
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