JPH0846191A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0846191A JPH0846191A JP6178394A JP17839494A JPH0846191A JP H0846191 A JPH0846191 A JP H0846191A JP 6178394 A JP6178394 A JP 6178394A JP 17839494 A JP17839494 A JP 17839494A JP H0846191 A JPH0846191 A JP H0846191A
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- polysilicon
- wsi
- gate electrode
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Abstract
(57)【要約】
【目的】 ポリサイド層をゲート電極とするトランジス
タを集積した半導体装置の製造方法を提供することを目
的とするものである。 【構成】 ポリシリコン層とタングステン薄膜を積層し
て、約900℃で熱処理してポリシリコン層13とタン
グステンシリサイド層14からなるポリサイド構造を形
成し、イオン注入工程を経て、ソース・ドレイン拡散層
16s,16dを形成するとともに、タングステンシリ
サイド層14の表面を非晶質化する半導体装置の製造方
法である。
タを集積した半導体装置の製造方法を提供することを目
的とするものである。 【構成】 ポリシリコン層とタングステン薄膜を積層し
て、約900℃で熱処理してポリシリコン層13とタン
グステンシリサイド層14からなるポリサイド構造を形
成し、イオン注入工程を経て、ソース・ドレイン拡散層
16s,16dを形成するとともに、タングステンシリ
サイド層14の表面を非晶質化する半導体装置の製造方
法である。
Description
【0001】
【産業上の利用分野】本発明は、ポリサイド構造のゲー
ト電極を有する電界効果型トランジスタを集積した半導
体装置の製造方法に関するものである。
ト電極を有する電界効果型トランジスタを集積した半導
体装置の製造方法に関するものである。
【0002】
【従来の技術】半導体装置では、その急速な高密度化と
それに伴う高速化が多結晶(ポリシリコン)技術によっ
て支えられていた。今日では、半導体装置のより一層の
高密度化が要求され、その配線幅の縮小と配線長の増大
をもたらしており、従来のポリシリコン層による配線技
術ではこれらの要求を満足する配線層を形成することが
できない状況下にある。従来の電界効果型トランジスタ
(以下、FET)を例にして説明すれば、ポリシリコン
層による単層のゲート電極が用いられていたが、ポリシ
リコン層による配線では抵抗値が大きいことから高速化
の要求に対応できない問題がある。このような観点から
ポリシリコン層上に低抵抗値の高融点金属系シリサイド
層を形成したポリサイド構造、一例を示せば、タングス
テンシリサイド(以下、WSi2)/ポリシリコン構造
のゲート電極が用いられている。
それに伴う高速化が多結晶(ポリシリコン)技術によっ
て支えられていた。今日では、半導体装置のより一層の
高密度化が要求され、その配線幅の縮小と配線長の増大
をもたらしており、従来のポリシリコン層による配線技
術ではこれらの要求を満足する配線層を形成することが
できない状況下にある。従来の電界効果型トランジスタ
(以下、FET)を例にして説明すれば、ポリシリコン
層による単層のゲート電極が用いられていたが、ポリシ
リコン層による配線では抵抗値が大きいことから高速化
の要求に対応できない問題がある。このような観点から
ポリシリコン層上に低抵抗値の高融点金属系シリサイド
層を形成したポリサイド構造、一例を示せば、タングス
テンシリサイド(以下、WSi2)/ポリシリコン構造
のゲート電極が用いられている。
【0003】次に、WSi2 /ポリシリコン構造のゲー
ト電極を用いたFETの製造方法の概略について、図4
の断面図を参照して説明する。先ず、半導体基板1に選
択的にフィールド酸化膜2を形成し、このフィールド酸
化膜2間にゲート絶縁膜3を形成した後、CVD法によ
ってポリシリコン層を堆積し、そのポリシリコン層に不
純物をイオン注入して導電性を付与する。その後、この
ポリシリコン層上にスパッタリング法によってタングス
テンを堆積し、約900℃でアニーリングしてタングス
テンシリサイド(WSi2 )層を形成する。このWSi
2 層の表面には酸化膜(SiO2 )が形成される。
ト電極を用いたFETの製造方法の概略について、図4
の断面図を参照して説明する。先ず、半導体基板1に選
択的にフィールド酸化膜2を形成し、このフィールド酸
化膜2間にゲート絶縁膜3を形成した後、CVD法によ
ってポリシリコン層を堆積し、そのポリシリコン層に不
純物をイオン注入して導電性を付与する。その後、この
ポリシリコン層上にスパッタリング法によってタングス
テンを堆積し、約900℃でアニーリングしてタングス
テンシリサイド(WSi2 )層を形成する。このWSi
2 層の表面には酸化膜(SiO2 )が形成される。
【0004】続いて、タングステンポリサイド層をエッ
チングして、タングステンシリサイド層5/ポリシリコ
ン層4によるポリサイド構造のゲート電極を形成し、さ
らに低不純物濃度の拡散層を形成する。その後、このゲ
ート電極側壁に絶縁性のスペーサーを形成し、不純物を
高濃度にイオン注入して、ソース・ドレイン拡散層7が
形成される。続いて、CVD法によって絶縁膜を全面に
わたって堆積させた後に、必要な箇所にはコンタクトホ
ールを形成した絶縁膜8を形成し、その上にパターニン
グされた配線層9を形成する。
チングして、タングステンシリサイド層5/ポリシリコ
ン層4によるポリサイド構造のゲート電極を形成し、さ
らに低不純物濃度の拡散層を形成する。その後、このゲ
ート電極側壁に絶縁性のスペーサーを形成し、不純物を
高濃度にイオン注入して、ソース・ドレイン拡散層7が
形成される。続いて、CVD法によって絶縁膜を全面に
わたって堆積させた後に、必要な箇所にはコンタクトホ
ールを形成した絶縁膜8を形成し、その上にパターニン
グされた配線層9を形成する。
【0005】
【発明が解決しようとする課題】従来のFETを集積し
た半導体装置では、シリサイド化反応による加熱処理工
程で、WSi2 層の表面に酸化膜(SiO2 )が形成さ
れる。フッ酸(FH)によるウエットエッチングやドラ
イエッチングによって、この酸化膜を除去する。この半
導体装置のその後の製造工程で熱処理工程が行われたと
すると、正常な場合は薄い均一な酸化膜が形成される
が、異常酸化が生じた場合には表面荒れが発生するとと
もに、不均一な厚い酸化膜が形成される。
た半導体装置では、シリサイド化反応による加熱処理工
程で、WSi2 層の表面に酸化膜(SiO2 )が形成さ
れる。フッ酸(FH)によるウエットエッチングやドラ
イエッチングによって、この酸化膜を除去する。この半
導体装置のその後の製造工程で熱処理工程が行われたと
すると、正常な場合は薄い均一な酸化膜が形成される
が、異常酸化が生じた場合には表面荒れが発生するとと
もに、不均一な厚い酸化膜が形成される。
【0006】このタングステンシリサイド層の異常酸化
現象を簡単に説明する。WSi2 層の表面に形成された
酸化膜が除去されると、その表面に凹凸の激しいWSi
2 が露出する。その後の熱処理によりこのWSi2 表面
の酸素濃度が高まると、酸化膜(SiO2 )とともに表
層にタングステンオキサイド(WO2 )が形成される。
WO2 は昇華性なので酸化膜を多孔質な膜としてしまう
が、それだけでなく酸化反応は下層のWSi2 の部分に
まで及び、内部にもWO2 が形成される。この反応の繰
り返しによって、異常酸化が進行する。このような異常
酸化現象が発生すると、ポリサイド構造のゲート電極と
のオーミックコンタクトが不十分となるおそれがある。
その結果、FETを集積した半導体装置の歩留りの低下
をもたらす。
現象を簡単に説明する。WSi2 層の表面に形成された
酸化膜が除去されると、その表面に凹凸の激しいWSi
2 が露出する。その後の熱処理によりこのWSi2 表面
の酸素濃度が高まると、酸化膜(SiO2 )とともに表
層にタングステンオキサイド(WO2 )が形成される。
WO2 は昇華性なので酸化膜を多孔質な膜としてしまう
が、それだけでなく酸化反応は下層のWSi2 の部分に
まで及び、内部にもWO2 が形成される。この反応の繰
り返しによって、異常酸化が進行する。このような異常
酸化現象が発生すると、ポリサイド構造のゲート電極と
のオーミックコンタクトが不十分となるおそれがある。
その結果、FETを集積した半導体装置の歩留りの低下
をもたらす。
【0007】本発明は、上述の課題に鑑みなされたもの
であり、ポリサイド構造のゲート電極を有する電界効果
型トランジスタを集積した半導体装置の製造方法を提供
することを目的とするものである。
であり、ポリサイド構造のゲート電極を有する電界効果
型トランジスタを集積した半導体装置の製造方法を提供
することを目的とするものである。
【0008】
【課題を解決するための手段】上述の課題を解決するた
めに、本発明の半導体装置の製造方法は、半導体基板上
にゲート酸化膜を形成する酸化工程と、前記ゲート酸化
膜上にポリシリコン層を堆積する工程と、前記ポリシリ
コン層に導電性を付与する工程と、前記ポリシリコン層
上に金属層を堆積する工程と、前記ポリシリコン層と前
記金属層とから金属シリサイド層を形成する熱処理工程
と、前記金属シリサイド層とその下層のポリシリコン層
をパターニングしてポリサイド構造のゲート電極を形成
する工程と、その後のソース・ドレイン拡散工程で前記
ゲート電極のシリサイド層表面を非晶質化するイオン注
入工程と、を包含することを特徴とする半導体装置の製
造方法である。
めに、本発明の半導体装置の製造方法は、半導体基板上
にゲート酸化膜を形成する酸化工程と、前記ゲート酸化
膜上にポリシリコン層を堆積する工程と、前記ポリシリ
コン層に導電性を付与する工程と、前記ポリシリコン層
上に金属層を堆積する工程と、前記ポリシリコン層と前
記金属層とから金属シリサイド層を形成する熱処理工程
と、前記金属シリサイド層とその下層のポリシリコン層
をパターニングしてポリサイド構造のゲート電極を形成
する工程と、その後のソース・ドレイン拡散工程で前記
ゲート電極のシリサイド層表面を非晶質化するイオン注
入工程と、を包含することを特徴とする半導体装置の製
造方法である。
【0009】
【作用】本発明に係る半導体装置の製造方法では、ポリ
サイド構造のゲート電極層を有するFETを例にして説
明すると、ゲート酸化膜上にポリシリコン層と高融点金
属層、例えば、タングステンを順次堆積した後、熱処理
を行ってタングステンをシリサイド化してポリサイド構
造のゲート電極を形成する。その後のソース・ドレイン
拡散工程において、ソース・ドレイン拡散層を形成する
と同時に、このポリサイド構造のゲート電極の表面にも
不純物をイオン注入して、その表面を非晶質化させる。
シリサイド層の表面非晶質化により、WSi2 層中のS
iは結晶格子位置に強く拘束されない状態となり、その
後の熱処理工程において酸素の拡散により、表面に優先
的にSiO2 膜が形成される。このようなWO2 を共生
しない酸化により、シリサイド層の表面に異常酸化が形
成されるのを防ぐものである。
サイド構造のゲート電極層を有するFETを例にして説
明すると、ゲート酸化膜上にポリシリコン層と高融点金
属層、例えば、タングステンを順次堆積した後、熱処理
を行ってタングステンをシリサイド化してポリサイド構
造のゲート電極を形成する。その後のソース・ドレイン
拡散工程において、ソース・ドレイン拡散層を形成する
と同時に、このポリサイド構造のゲート電極の表面にも
不純物をイオン注入して、その表面を非晶質化させる。
シリサイド層の表面非晶質化により、WSi2 層中のS
iは結晶格子位置に強く拘束されない状態となり、その
後の熱処理工程において酸素の拡散により、表面に優先
的にSiO2 膜が形成される。このようなWO2 を共生
しない酸化により、シリサイド層の表面に異常酸化が形
成されるのを防ぐものである。
【0010】
【実施例】以下、本発明の実施例について、図を参照し
て説明する。図1(a)〜(d)は、本発明に係る半導
体装置の製造方法の一実施例を示す断面図乃至平面図で
ある。先ず、図1(a)に示すように、半導体基板10
に選択的にフィールド酸化膜11が形成される。その
後、熱酸化を行って半導体基板10の表面にゲート絶縁
膜12が形成される。その後、図1(b)に示すよう
に、CVD法によってポリシリコン層が全面に堆積さ
れ、その上にスパッタリング法によってタングステン薄
膜が全面に堆積される。続いて、ゲート電極を形成すべ
くレジスト膜を施してパターニングし、その後、約90
0℃の温度で熱処理を行って、ポリシリコンとタングス
テンとのシリサイド化反応によってタングステンシリサ
イド(WSi2 )層を形成する。ポリサイド層の表面に
は酸化膜(SiO2 )が形成される。ポリシリコン層1
3とWSi2 層14とが積層されたゲート電極、所謂、
ポリサイド(WSi2 /ポリシリコン)構造のゲート電
極が形成される。
て説明する。図1(a)〜(d)は、本発明に係る半導
体装置の製造方法の一実施例を示す断面図乃至平面図で
ある。先ず、図1(a)に示すように、半導体基板10
に選択的にフィールド酸化膜11が形成される。その
後、熱酸化を行って半導体基板10の表面にゲート絶縁
膜12が形成される。その後、図1(b)に示すよう
に、CVD法によってポリシリコン層が全面に堆積さ
れ、その上にスパッタリング法によってタングステン薄
膜が全面に堆積される。続いて、ゲート電極を形成すべ
くレジスト膜を施してパターニングし、その後、約90
0℃の温度で熱処理を行って、ポリシリコンとタングス
テンとのシリサイド化反応によってタングステンシリサ
イド(WSi2 )層を形成する。ポリサイド層の表面に
は酸化膜(SiO2 )が形成される。ポリシリコン層1
3とWSi2 層14とが積層されたゲート電極、所謂、
ポリサイド(WSi2 /ポリシリコン)構造のゲート電
極が形成される。
【0011】次に、図1(d)とそのX−X線に沿った
断面図である図1(c)によって説明する。図1
(c),(d)はソース・ドレイン拡散工程であり、レ
ジスト膜17をマスクとし、不純物をイオン注入して、
ソース・ドレイン拡散層16s,16dが形成されると
同時に、このポリサイド構造のWSi2 層14の表面
に、ソース・ドレイン拡散層16s,16dと同一の不
純物がイオン注入される。WSi2 層14の表面はこの
イオン注入工程によって非晶質化される。無論、コンタ
クト部18にも不純物がイオン注入される。
断面図である図1(c)によって説明する。図1
(c),(d)はソース・ドレイン拡散工程であり、レ
ジスト膜17をマスクとし、不純物をイオン注入して、
ソース・ドレイン拡散層16s,16dが形成されると
同時に、このポリサイド構造のWSi2 層14の表面
に、ソース・ドレイン拡散層16s,16dと同一の不
純物がイオン注入される。WSi2 層14の表面はこの
イオン注入工程によって非晶質化される。無論、コンタ
クト部18にも不純物がイオン注入される。
【0012】次に、図2及び図3を参照して、同一半導
体基板にNチャネルとPチャネルのMOS・FETを形
成する場合の実施例について説明する。図2(a),
(b)はその断面図を示し、図3(a),(b)は図2
(a),(b)に夫々対応する平面図である。図2
(a)に示すように、半導体基板10にはフィールド酸
化膜11が選択的に形成され、半導体基板10の表面に
ゲート絶縁膜が形成される。NチャネルのMOS・FE
T(A)のゲート電極となる積層構造のポリシリコン層
13aとタングステンシリサイド層14aと、Pチャネ
ルのMOS・FET(B)のゲート電極となる積層構造
のポリシリコン層13bとタングステンシリサイド層1
4bが形成される。これらのゲート電極の積層構造をマ
スクとして低濃度の不純物層がイオン注入によって形成
され、ポリサイド構造のゲート電極には絶縁性のスペー
サが形成される。その後、図3(a)に示すように、P
チャネルのMOS・FET(B)の部分を覆うレジスト
膜17aをマスクとして、その開口部に不純物をイオン
注入して、アニール工程を経てソース・ドレイン拡散層
16が形成されるとともに、ゲート電極部のWSi2 層
14aの表面に不純物がイオン注入され、WSi2 層1
4aの表面は非晶質化される。
体基板にNチャネルとPチャネルのMOS・FETを形
成する場合の実施例について説明する。図2(a),
(b)はその断面図を示し、図3(a),(b)は図2
(a),(b)に夫々対応する平面図である。図2
(a)に示すように、半導体基板10にはフィールド酸
化膜11が選択的に形成され、半導体基板10の表面に
ゲート絶縁膜が形成される。NチャネルのMOS・FE
T(A)のゲート電極となる積層構造のポリシリコン層
13aとタングステンシリサイド層14aと、Pチャネ
ルのMOS・FET(B)のゲート電極となる積層構造
のポリシリコン層13bとタングステンシリサイド層1
4bが形成される。これらのゲート電極の積層構造をマ
スクとして低濃度の不純物層がイオン注入によって形成
され、ポリサイド構造のゲート電極には絶縁性のスペー
サが形成される。その後、図3(a)に示すように、P
チャネルのMOS・FET(B)の部分を覆うレジスト
膜17aをマスクとして、その開口部に不純物をイオン
注入して、アニール工程を経てソース・ドレイン拡散層
16が形成されるとともに、ゲート電極部のWSi2 層
14aの表面に不純物がイオン注入され、WSi2 層1
4aの表面は非晶質化される。
【0013】続いて、レジスト膜17aを除去した後、
図2(b)及び図3(b)に示すように、NチャネルM
OS・FET(A)の部分を覆うレジスト膜17bを形
成する。そのレジスト膜17bをマスクとして、不純物
のイオン注入がなされ、その開口部に露出するゲート電
極のWSi2 層14bの表面と半導体基板10に、不純
物がイオン注入され、アニール工程を経てソース・ドレ
イン拡散層16が形成されるとともに、WSi2 層14
bの表面は非晶質化される。このソース・ドレイン拡散
工程におけるイオン注入条件は、NチャネルのMOS・
FETでは、砒素(As)を加速エネルギーを50Ke
Vとし、ドーズ量を1×1015/cm2 とする。Pチャ
ネルのMOS・FETでは、フッ化硼素(BF2 )を加
速エネルギーを60KeVとし、ドーズ量を3×1015
/cm2 とする。
図2(b)及び図3(b)に示すように、NチャネルM
OS・FET(A)の部分を覆うレジスト膜17bを形
成する。そのレジスト膜17bをマスクとして、不純物
のイオン注入がなされ、その開口部に露出するゲート電
極のWSi2 層14bの表面と半導体基板10に、不純
物がイオン注入され、アニール工程を経てソース・ドレ
イン拡散層16が形成されるとともに、WSi2 層14
bの表面は非晶質化される。このソース・ドレイン拡散
工程におけるイオン注入条件は、NチャネルのMOS・
FETでは、砒素(As)を加速エネルギーを50Ke
Vとし、ドーズ量を1×1015/cm2 とする。Pチャ
ネルのMOS・FETでは、フッ化硼素(BF2 )を加
速エネルギーを60KeVとし、ドーズ量を3×1015
/cm2 とする。
【0014】上述のように、本発明は、イオン注入をす
ることにより、WSi2 層の表面を非晶質化し、その後
の製造工程で熱処理を行ったとしても、WSi2 層の表
面に異常酸化が生じないようにしたものである。即ち、
不純物のイオン注入によって、ポリサイド構造のゲート
電極の表面(シリイサイド層)を非晶質化して、WSi
2 層中のSiが結晶格子位置に強く拘束されないように
したものである。これにより、その後の熱処理工程にお
いてその表面にSiO2 膜が優先的に形成されるように
し、WSi2 層の表面に異常酸化が生じるのを防止しよ
うとするものである。このWSi2 層を非晶質化する製
造工程は、ソース・ドレイン拡散工程と同時になされる
ので、ソース・ドレイン拡散のマスクを変更するのみで
従来の製造工程で実施することができるのは言うまでも
ない。
ることにより、WSi2 層の表面を非晶質化し、その後
の製造工程で熱処理を行ったとしても、WSi2 層の表
面に異常酸化が生じないようにしたものである。即ち、
不純物のイオン注入によって、ポリサイド構造のゲート
電極の表面(シリイサイド層)を非晶質化して、WSi
2 層中のSiが結晶格子位置に強く拘束されないように
したものである。これにより、その後の熱処理工程にお
いてその表面にSiO2 膜が優先的に形成されるように
し、WSi2 層の表面に異常酸化が生じるのを防止しよ
うとするものである。このWSi2 層を非晶質化する製
造工程は、ソース・ドレイン拡散工程と同時になされる
ので、ソース・ドレイン拡散のマスクを変更するのみで
従来の製造工程で実施することができるのは言うまでも
ない。
【0015】
【発明の効果】上述のように、本発明では、ポリサイド
構造のゲート電極の表面を非晶質化するイオン注入工程
によって、その後の熱処理工程でその表面に、異常酸化
が生じるのを防ぐものであり、その上層の配線層とこの
シリサイド層とのオーミックコンタクトが容易かつ十分
になし得る利点があり、ポリサイド構造のゲート電極や
シリサイド層を配線層として用いる半導体装置の歩留り
が向上して、コストの低減に寄与するものである。ま
た、本発明は、シリサイド層の表面を非晶質化する製造
工程が、ソース・ドレイン拡散を形成するマスクを変更
するのみで、ソース・ドレイン拡散層の形成と同時にな
し得るので、従来の製造工程において容易に適用できる
利点がある。
構造のゲート電極の表面を非晶質化するイオン注入工程
によって、その後の熱処理工程でその表面に、異常酸化
が生じるのを防ぐものであり、その上層の配線層とこの
シリサイド層とのオーミックコンタクトが容易かつ十分
になし得る利点があり、ポリサイド構造のゲート電極や
シリサイド層を配線層として用いる半導体装置の歩留り
が向上して、コストの低減に寄与するものである。ま
た、本発明は、シリサイド層の表面を非晶質化する製造
工程が、ソース・ドレイン拡散を形成するマスクを変更
するのみで、ソース・ドレイン拡散層の形成と同時にな
し得るので、従来の製造工程において容易に適用できる
利点がある。
【図1】(a)〜(c)は本発明に係る半導体装置の製
造方法を示す断面図、(d)は同図(c)の平面図であ
る。
造方法を示す断面図、(d)は同図(c)の平面図であ
る。
【図2】(a),(b)は本発明に係る半導体装置の製
造方法を示す断面図である。
造方法を示す断面図である。
【図3】(a),(b)は図2(a),(b)に対応す
る平面図である。
る平面図である。
【図4】従来の半導体装置の製造方法の一例を示す断面
図である。
図である。
10 半導体基板 11 フィールド酸化膜 12 ゲート酸化膜 13,13a,13b ポリシリコン層 14,14a,14b タングステンシリサイド層 16s,16d ソース・ドレイン拡散層 17 コンタクトホール
Claims (1)
- 【請求項1】 半導体基板上にゲート酸化膜を形成する
酸化工程と、 前記ゲート酸化膜上にポリシリコン層を堆積する工程
と、 前記ポリシリコン層に導電性を付与する工程と、 前記ポリシリコン層上に金属層を堆積する工程と、 前記ポリシリコン層と前記金属層とから金属シリサイド
層を形成する熱処理工程と、 前記金属シリサイド層とその下層のポリシリコン層をパ
ターニングしてポリサイド構造のゲート電極を形成する
工程と、 その後のソース・ドレイン拡散工程で前記ゲート電極の
シリサイド層表面を非晶質化するイオン注入工程と、 を包含することを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6178394A JPH0846191A (ja) | 1994-07-29 | 1994-07-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6178394A JPH0846191A (ja) | 1994-07-29 | 1994-07-29 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0846191A true JPH0846191A (ja) | 1996-02-16 |
Family
ID=16047739
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6178394A Withdrawn JPH0846191A (ja) | 1994-07-29 | 1994-07-29 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0846191A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001320046A (ja) * | 2000-05-01 | 2001-11-16 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
US7027168B2 (en) | 2001-07-23 | 2006-04-11 | Kabushiki Kaisha Toshiba | Image forming device |
-
1994
- 1994-07-29 JP JP6178394A patent/JPH0846191A/ja not_active Withdrawn
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
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