JPS61182267A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61182267A JPS61182267A JP2185785A JP2185785A JPS61182267A JP S61182267 A JPS61182267 A JP S61182267A JP 2185785 A JP2185785 A JP 2185785A JP 2185785 A JP2185785 A JP 2185785A JP S61182267 A JPS61182267 A JP S61182267A
- Authority
- JP
- Japan
- Prior art keywords
- film
- thin
- oxide film
- substrate
- gate oxide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 239000010408 film Substances 0.000 claims abstract description 49
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 239000010409 thin film Substances 0.000 claims abstract description 28
- 238000009792 diffusion process Methods 0.000 claims abstract description 21
- 238000000034 method Methods 0.000 claims abstract description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 21
- 230000003647 oxidation Effects 0.000 abstract description 7
- 238000007254 oxidation reaction Methods 0.000 abstract description 7
- 239000012535 impurity Substances 0.000 abstract description 6
- 238000007796 conventional method Methods 0.000 abstract description 5
- 230000001133 acceleration Effects 0.000 abstract description 2
- 229910052681 coesite Inorganic materials 0.000 abstract 2
- 229910052906 cristobalite Inorganic materials 0.000 abstract 2
- 239000000377 silicon dioxide Substances 0.000 abstract 2
- 235000012239 silicon dioxide Nutrition 0.000 abstract 2
- 229910052682 stishovite Inorganic materials 0.000 abstract 2
- 229910052905 tridymite Inorganic materials 0.000 abstract 2
- 150000002500 ions Chemical class 0.000 abstract 1
- 238000007493 shaping process Methods 0.000 abstract 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は半導体装置、特に半導体基板表面部内の拡散
層上に位置して局所的に薄膜部を有するゲート酸化膜が
前記半導体基板上に形成されたＥＥＰＲＯＭセルを製造
する方法に関する。
層上に位置して局所的に薄膜部を有するゲート酸化膜が
前記半導体基板上に形成されたＥＥＰＲＯＭセルを製造
する方法に関する。
（従来の技術）
上記Ｅ Ｅ Ｐ ＲＯＭ （Ｅｌｅｃｔｒｉｃａｌｌｙ
ＥｒａｓａｂｌｅＰｒｏｇｒａｍｍａｂｌｅ Ｒｅａ
ｄ ０ｎｌｙ Ｍｅｍｏｒｙ）セルの従来の製造方法を
第２図を参照して説明する。
ＥｒａｓａｂｌｅＰｒｏｇｒａｍｍａｂｌｅ Ｒｅａ
ｄ ０ｎｌｙ Ｍｅｍｏｒｙ）セルの従来の製造方法を
第２図を参照して説明する。
第２図（，１において、１はＰ型シリコン単結晶基板で
あり、まず、この基板１の表面部に通常のＬＯＣＯ３法
によりフィールド酸化膜２を選択的に形成することによ
り、基板面をフィールド領域とアクティブ領域に分ける
。次に、アクティブ領域の基板１表面に酸化処理により
シリコン酸化膜３を形成する。
あり、まず、この基板１の表面部に通常のＬＯＣＯ３法
によりフィールド酸化膜２を選択的に形成することによ
り、基板面をフィールド領域とアクティブ領域に分ける
。次に、アクティブ領域の基板１表面に酸化処理により
シリコン酸化膜３を形成する。
次に、第２図ｆｂ）に示すように、シリコン酸化膜３の
一部にホトリソグラフィ技術により開口部４を形成する
。そして、この開口部４に対応する部分の基板１表面部
内にイオンインプランテーション技術により第１のＮ型
拡散層５を形成する。
一部にホトリソグラフィ技術により開口部４を形成する
。そして、この開口部４に対応する部分の基板１表面部
内にイオンインプランテーション技術により第１のＮ型
拡散層５を形成する。
その後、酸化処理を施すことにより、第１のＮ型拡散層
５上に第１図（ｃ）に示すように１００人厚程度の非常
に薄いシリコン酸化膜６を形成する。
５上に第１図（ｃ）に示すように１００人厚程度の非常
に薄いシリコン酸化膜６を形成する。
この時、シリコン酸化膜３は５００人厚程度となり、こ
のシリコン酸化膜３と前記シリコン酸化膜６とにより局
所的に薄膜部を有する第１のゲート酸化膜７が製造され
る。
のシリコン酸化膜３と前記シリコン酸化膜６とにより局
所的に薄膜部を有する第１のゲート酸化膜７が製造され
る。
次に、第２図（ｄ）に示す第１のポリシリコン層８゜第
２のゲート酸化膜９および第２のポリシリコン層１０（
第１および第２のポリシリコン層８，１０には不純物が
高濃度にドープされる）を順次全面に形成した後、これ
らと前記第１のゲート酸化膜７をホトリソグラフィ技術
によりパターニングすることにより、それらを第２図（
ｄ）に示すようにゲート領域にのみ残す。
２のゲート酸化膜９および第２のポリシリコン層１０（
第１および第２のポリシリコン層８，１０には不純物が
高濃度にドープされる）を順次全面に形成した後、これ
らと前記第１のゲート酸化膜７をホトリソグラフィ技術
によりパターニングすることにより、それらを第２図（
ｄ）に示すようにゲート領域にのみ残す。
その後、前記パターニングにより露出した基板１の表面
部にソース・ドレイン領域となる第２のＮ型拡散層１１
ａ、ｌｌｂを自己整合技術により前記第２図（ｄ）に示
すように形成する。この時、前記第１のＮ型拡散層５が
ドレイン領域としての一方の第２のＮ型拡散層１１ｂと
接触し電気的に導通した状態となり、第１のＮ型拡散層
５はドレイン領域の一部となる。・ しかる後、第２図＋ｅ）に示すように全面にＰＳＧなど
の中間絶縁膜１２を形成し、これにホトリソグラフィ技
術によりコンタクト穴１３ ａ、 １３ ｂ。
部にソース・ドレイン領域となる第２のＮ型拡散層１１
ａ、ｌｌｂを自己整合技術により前記第２図（ｄ）に示
すように形成する。この時、前記第１のＮ型拡散層５が
ドレイン領域としての一方の第２のＮ型拡散層１１ｂと
接触し電気的に導通した状態となり、第１のＮ型拡散層
５はドレイン領域の一部となる。・ しかる後、第２図＋ｅ）に示すように全面にＰＳＧなど
の中間絶縁膜１２を形成し、これにホトリソグラフィ技
術によりコンタクト穴１３ ａ、 １３ ｂ。
１３ｃを開ける。さらに、このコンタクト穴１３ａ。
１３ｂ、１３ｃを介して第２のＮ型拡散層１１ａ。
１１ｂおよび第２のポリシリコン層１０に接続されるア
ルミ配線１４ａ、１４ｂ、１４ｃを形成し、最後に図示
しない保護膜を形成する。
ルミ配線１４ａ、１４ｂ、１４ｃを形成し、最後に図示
しない保護膜を形成する。
なお、このようにして製造されたＥＥＰＲＯＭセルの平
面図を第３図に示す。
面図を第３図に示す。
（発明が解決しようとする問題点）
以上のＥＥＰＲＯＭセルにおいては、シリコン酸化膜６
により、第１のゲート酸化膜の拡散層上の局所的な薄膜
部（１００人厚程度）が構成される。しかるに、上記従
来の方法では、その薄膜部を、拡散層５の形成後に形成
するため、増速酸化といった問題があり、膜厚の制御が
難しかった。
により、第１のゲート酸化膜の拡散層上の局所的な薄膜
部（１００人厚程度）が構成される。しかるに、上記従
来の方法では、その薄膜部を、拡散層５の形成後に形成
するため、増速酸化といった問題があり、膜厚の制御が
難しかった。
（問題点を解決するための手段）
この発明は上記問題点を解決するため、局所的に薄膜部
を有するゲート酸化膜を半導体基板上に形成し、その後
、前記薄膜部下の拡散層を半導体基板に形成する。
を有するゲート酸化膜を半導体基板上に形成し、その後
、前記薄膜部下の拡散層を半導体基板に形成する。
（作 用）
このようにすると、半導体基板を直接酸化してゲート酸
化膜の薄膜部を形成するようになるので、薄膜部の膜厚
を高精度に制御できる。
化膜の薄膜部を形成するようになるので、薄膜部の膜厚
を高精度に制御できる。
（実施例）
以下この発明の実施例を図面を参照して説明する。まず
、第１の実施例について第１図を参照して説明する。
、第１の実施例について第１図を参照して説明する。
第１図体）において、２１はＰ型シリコン単結晶基板（
半導体基板）であり、まず、この基板２１の表面部に通
常のＬＯＣＯ８法によりフィールド酸化膜２２を選択的
に形成することにより、基板面をフィールド領域とアク
ティブ領域に分ける。
半導体基板）であり、まず、この基板２１の表面部に通
常のＬＯＣＯ８法によりフィールド酸化膜２２を選択的
に形成することにより、基板面をフィールド領域とアク
ティブ領域に分ける。
次に、アクティブ領域の基板２１表面に酸化処理により
シリコン酸化膜２３を５００人厚程度に形成する。次い
でシリコン酸化膜２３の一部にホトリソグラフィ技術に
より開口部２４を形成し、その後、再び酸化処理を実施
することにより、前記開口部２４により露出した基板２
１の表面に１００人厚程度にシリコン酸化膜２５を形成
する。これにより、アクティブ領域の基板２１上には、
シリコン酸化膜２３とシリコン酸化膜２５によって、局
所的に薄膜部を有する第１のゲート酸化膜２６が形成さ
れたことになる。
シリコン酸化膜２３を５００人厚程度に形成する。次い
でシリコン酸化膜２３の一部にホトリソグラフィ技術に
より開口部２４を形成し、その後、再び酸化処理を実施
することにより、前記開口部２４により露出した基板２
１の表面に１００人厚程度にシリコン酸化膜２５を形成
する。これにより、アクティブ領域の基板２１上には、
シリコン酸化膜２３とシリコン酸化膜２５によって、局
所的に薄膜部を有する第１のゲート酸化膜２６が形成さ
れたことになる。
しかる後、イオンインブラン′チージョン技術によりＰ
またはＡｓなどのＮ型不純物を第１のゲート酸化膜２６
を介して基板２１に導入する。この時、イオンインプラ
ンテーションの加速電圧を３０ＫｅＶ程度に設定すれば
、第１のゲート酸化膜２６の薄膜部（シリコン酸化膜２
５）を介して、この薄膜部の下のみにＮ型不純物が導入
され、この部分に第１図（ｂ）に示すように第１のＮ型
拡散層２７が形成される。
またはＡｓなどのＮ型不純物を第１のゲート酸化膜２６
を介して基板２１に導入する。この時、イオンインプラ
ンテーションの加速電圧を３０ＫｅＶ程度に設定すれば
、第１のゲート酸化膜２６の薄膜部（シリコン酸化膜２
５）を介して、この薄膜部の下のみにＮ型不純物が導入
され、この部分に第１図（ｂ）に示すように第１のＮ型
拡散層２７が形成される。
以上により従来の第２図（Ｃ１と同一の構造が得られた
ことになる。その後は従来の方法と同一の工程（ここで
は説明を省略する）を行い、第２図（ｅ）に示したよう
なＥＥＰＲＯＭセルを完成させる。
ことになる。その後は従来の方法と同一の工程（ここで
は説明を省略する）を行い、第２図（ｅ）に示したよう
なＥＥＰＲＯＭセルを完成させる。
第４図はこの発明の第２の実施例を示す。この第２の実
施例では、第１のゲート酸化膜２６上に形成される第１
のポリシリコン層２８からの不純物拡散により第１のＮ
型拡散層２７を形成する。
施例では、第１のゲート酸化膜２６上に形成される第１
のポリシリコン層２８からの不純物拡散により第１のＮ
型拡散層２７を形成する。
すなわち、第１の実施例と同様にしてフィールド酸化膜
２２および第１のゲート酸化膜２６を形成した後、この
第１のゲート酸化膜２６上を含む全面にＮ型不純物を高
濃度に含む第１のポリシリコン層２８を形成する。その
後、熱処理を行うもので、すると、第１のゲート酸化膜
２６の薄膜部（シリコン酸化膜２５）を介して、薄膜部
下の基板２１部分にのみＮ型不純物が第１のポリシリコ
ン層２８から拡散され、その部分に第１のＮ型拡散層２
７が形成される。その後は、従来の方法と同様に第２の
ゲート酸化膜の形成、第２のポリシリコン層の形成、パ
ターニング・・・と続き、最終的に第２図（ｅ）に示し
たＥＥＰＲＯＭセルを完成させる。
２２および第１のゲート酸化膜２６を形成した後、この
第１のゲート酸化膜２６上を含む全面にＮ型不純物を高
濃度に含む第１のポリシリコン層２８を形成する。その
後、熱処理を行うもので、すると、第１のゲート酸化膜
２６の薄膜部（シリコン酸化膜２５）を介して、薄膜部
下の基板２１部分にのみＮ型不純物が第１のポリシリコ
ン層２８から拡散され、その部分に第１のＮ型拡散層２
７が形成される。その後は、従来の方法と同様に第２の
ゲート酸化膜の形成、第２のポリシリコン層の形成、パ
ターニング・・・と続き、最終的に第２図（ｅ）に示し
たＥＥＰＲＯＭセルを完成させる。
（発明の効果）
以上詳述したように、この発明の方法では、局所的に薄
膜部を有するゲート酸化膜を半導体基板上に形成した後
、前記薄膜部下の拡散層を形成するもので、したがって
、半導体基板を直接酸化してゲート酸化膜の薄膜部を形
成するようになるので、薄膜部の膜厚制御が良好となり
、信頼性の高いＥＥＰＲＯＭセルを得ることができる。
膜部を有するゲート酸化膜を半導体基板上に形成した後
、前記薄膜部下の拡散層を形成するもので、したがって
、半導体基板を直接酸化してゲート酸化膜の薄膜部を形
成するようになるので、薄膜部の膜厚制御が良好となり
、信頼性の高いＥＥＰＲＯＭセルを得ることができる。
第１図はこの発明の半導体装置の製造方法の第１の実施
例を示す断面図、第２図は従来のＥＥＰＲＯＭセルの製
造方法を示す断面図、第３図は完成したＥＥＰＲＯＭセ
ルの平面図、第４図はこの発明の第２の実施例を示す断
面図である。 ２１・・Ｐ型シリコン単結晶基板、２３・・・シリコン
酸化膜、２５・・・シリコン酸化膜、２６・・・第１の
ゲート酸化膜、２７・・・第１のＮ型拡散層。 ＝７− 第１図 第２図 第２図 第３図
例を示す断面図、第２図は従来のＥＥＰＲＯＭセルの製
造方法を示す断面図、第３図は完成したＥＥＰＲＯＭセ
ルの平面図、第４図はこの発明の第２の実施例を示す断
面図である。 ２１・・Ｐ型シリコン単結晶基板、２３・・・シリコン
酸化膜、２５・・・シリコン酸化膜、２６・・・第１の
ゲート酸化膜、２７・・・第１のＮ型拡散層。 ＝７− 第１図 第２図 第２図 第３図
Claims (1)
- 半導体基板表面部内の拡散層上に位置して局所的に薄
膜部を有するゲート酸化膜が前記半導体基板上に形成さ
れたＥＥＰＲＯＭセルにおいて、局所的に薄膜部を有す
るゲート酸化膜を半導体基板上に形成する工程と、その
後、前記薄膜部下の拡散層を半導体基板に形成する工程
とを具備することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2185785A JPS61182267A (ja) | 1985-02-08 | 1985-02-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2185785A JPS61182267A (ja) | 1985-02-08 | 1985-02-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61182267A true JPS61182267A (ja) | 1986-08-14 |
Family
ID=12066785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2185785A Pending JPS61182267A (ja) | 1985-02-08 | 1985-02-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61182267A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6437876A (en) * | 1987-08-03 | 1989-02-08 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPH0196963A (ja) * | 1987-10-09 | 1989-04-14 | Toshiba Corp | 半導体不揮発性記憶装置の製造方法 |
| JPH01117365A (ja) * | 1987-10-30 | 1989-05-10 | Matsushita Electron Corp | 半導体記憶装置の製造方法 |
| JPH01129466A (ja) * | 1987-11-16 | 1989-05-22 | Nippon Denso Co Ltd | 不揮発性メモリセルの製造方法 |
| JPH01289282A (ja) * | 1988-05-17 | 1989-11-21 | Ricoh Co Ltd | 半導体記憶装置 |
| US6686622B2 (en) | 2001-08-31 | 2004-02-03 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device and manufacturing method thereof |
| WO2014109175A1 (ja) * | 2013-01-10 | 2014-07-17 | セイコーインスツル株式会社 | 半導体不揮発性メモリおよびその製造方法 |
-
1985
- 1985-02-08 JP JP2185785A patent/JPS61182267A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6437876A (en) * | 1987-08-03 | 1989-02-08 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPH0196963A (ja) * | 1987-10-09 | 1989-04-14 | Toshiba Corp | 半導体不揮発性記憶装置の製造方法 |
| JPH01117365A (ja) * | 1987-10-30 | 1989-05-10 | Matsushita Electron Corp | 半導体記憶装置の製造方法 |
| JPH01129466A (ja) * | 1987-11-16 | 1989-05-22 | Nippon Denso Co Ltd | 不揮発性メモリセルの製造方法 |
| JPH01289282A (ja) * | 1988-05-17 | 1989-11-21 | Ricoh Co Ltd | 半導体記憶装置 |
| US6686622B2 (en) | 2001-08-31 | 2004-02-03 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device and manufacturing method thereof |
| WO2014109175A1 (ja) * | 2013-01-10 | 2014-07-17 | セイコーインスツル株式会社 | 半導体不揮発性メモリおよびその製造方法 |
| JP2014150241A (ja) * | 2013-01-10 | 2014-08-21 | Seiko Instruments Inc | 半導体不揮発性メモリおよびその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2509706B2 (ja) | マスクｒｏｍの製造方法 | |
| GB2053565A (en) | Production of integrated mos circuits | |
| JPH08255846A (ja) | 半導体装置及びその製造方法 | |
| JP3252795B2 (ja) | 半導体装置の製造方法 | |
| JPS61182267A (ja) | 半導体装置の製造方法 | |
| JPS6272171A (ja) | 半導体メモリ | |
| JPS6315749B2 (ja) | ||
| JPH05251711A (ja) | 半導体集積回路及びその製造方法 | |
| JP2870131B2 (ja) | 半導体装置の製造方法 | |
| JPS6329969A (ja) | 浮遊ゲ−ト型不揮発性半導体記憶装置の製造方法 | |
| JPH0567634A (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| JPS62171141A (ja) | 半導体装置 | |
| JPH05343419A (ja) | 半導体装置 | |
| JPS6316672A (ja) | 半導体素子の製造方法 | |
| JPH0212012B2 (ja) | ||
| JP2753849B2 (ja) | 半導体装置 | |
| JPH0475346A (ja) | 半導体装置の製造方法 | |
| JPS61166154A (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| JPH02209767A (ja) | 半導体装置の製造方法 | |
| JPS6126223B2 (ja) | ||
| JPH01278773A (ja) | 半導体集積回路の製造方法 | |
| JPH065679B2 (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JPH0685267A (ja) | パワーｍｏｓｆｅｔの製造方法 | |
| JPH02192125A (ja) | 縦型ｍｏｓｆｅｔの製造方法 | |
| JPS60788B2 (ja) | シリコンゲ−トｍｉｓ半導体装置の製法 |