JPH07176633A - Ｃｍｏｓ型スタティックメモリ - Google Patents
Ｃｍｏｓ型スタティックメモリInfo
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- JPH07176633A JPH07176633A JP5319494A JP31949493A JPH07176633A JP H07176633 A JPH07176633 A JP H07176633A JP 5319494 A JP5319494 A JP 5319494A JP 31949493 A JP31949493 A JP 31949493A JP H07176633 A JPH07176633 A JP H07176633A
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- wiring
- transistor
- transistors
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
-
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S257/903—FET configuration adapted for use as static memory cell
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- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 点対称に配置されるＣＭＯＳ型スタティック
メモリに関し、セルの安定動作を可能にするとともに、
配線抵抗を低下させることでセルの安定性を確保する。 【構成】 スイッチングトランジスタのゲート電極であ
り互いに略平行に配置された２本のワード線１１，１２
とその間にあってワード線に垂直で且つ互いに略平行に
配置された２本のセル内配線１３，１４とこれら上部に
絶縁膜を介して配置された接地配線４０，４１及び電源
配線４２とを有し、セル内配線はそれぞれ一方の駆動用
トランジスタと負荷用トランジスタのゲート電極であっ
て且つ他方の駆動用トランジスタと負荷用トランジスタ
それぞれのドレイン領域に接続され、接地配線は駆動用
トランジスタそれぞれのソース領域に、電源配線は負荷
用トランジスタそれぞれのソース領域に接続されてい
る。
メモリに関し、セルの安定動作を可能にするとともに、
配線抵抗を低下させることでセルの安定性を確保する。 【構成】 スイッチングトランジスタのゲート電極であ
り互いに略平行に配置された２本のワード線１１，１２
とその間にあってワード線に垂直で且つ互いに略平行に
配置された２本のセル内配線１３，１４とこれら上部に
絶縁膜を介して配置された接地配線４０，４１及び電源
配線４２とを有し、セル内配線はそれぞれ一方の駆動用
トランジスタと負荷用トランジスタのゲート電極であっ
て且つ他方の駆動用トランジスタと負荷用トランジスタ
それぞれのドレイン領域に接続され、接地配線は駆動用
トランジスタそれぞれのソース領域に、電源配線は負荷
用トランジスタそれぞれのソース領域に接続されてい
る。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳ型スタティッ
クメモリに関し、特にメモリセルを構成する各素子が点
対称に配置されるものに関する。
クメモリに関し、特にメモリセルを構成する各素子が点
対称に配置されるものに関する。
【０００２】
【従来の技術】従来、メモリセル内の２個の駆動用トラ
ンジスタと２個の負荷用トランジスタ及び２個のスイッ
チングトランジスタとがそれぞれ点対称に配置されたＣ
ＭＯＳ型スタティックメモリとしては、例えば、特開平
３−１１４２５６号公報に示される完全ＣＭＯＳ型スタ
ティック・ランダム・アクセス・メモリー（以下、ＳＲ
ＡＭと略する）が知られている。その内容を図８，図
９，図１０，図１１を参照して以下に説明する。
ンジスタと２個の負荷用トランジスタ及び２個のスイッ
チングトランジスタとがそれぞれ点対称に配置されたＣ
ＭＯＳ型スタティックメモリとしては、例えば、特開平
３−１１４２５６号公報に示される完全ＣＭＯＳ型スタ
ティック・ランダム・アクセス・メモリー（以下、ＳＲ
ＡＭと略する）が知られている。その内容を図８，図
９，図１０，図１１を参照して以下に説明する。
【０００３】図８には完全ＣＭＯＳ型ＳＲＡＭセルの回
路図が示されている。ＳＲＡＭセルは、相補型データ線
ＤＬ１，ＤＬ２と１組のワード線ＷＬ１，ＷＬ２との交
差部にあって、スイッチングトランジスタＱｔ１，Ｑｔ
２によってデータ線とワード線に接続されている。ま
た、駆動用トランジスタＱｄ１，Ｑｄ２のソース領域は
接地配線Ｖｓｓに接続され、負荷用トランジスタＱｌ
１，Ｑｌ２のソース領域は電源配線Ｖｃｃに接続されて
いる。スイッチングトランジスタＱｔ１，Ｑｔ２及び駆
動用トランジスタＱｄ１，Ｑｄ２はＮチャネルＭＯＳＦ
ＥＴ、負荷用トランジスタＱｌ１，Ｑｌ２はＰチャネル
ＭＯＳＦＥＴとなっている。
路図が示されている。ＳＲＡＭセルは、相補型データ線
ＤＬ１，ＤＬ２と１組のワード線ＷＬ１，ＷＬ２との交
差部にあって、スイッチングトランジスタＱｔ１，Ｑｔ
２によってデータ線とワード線に接続されている。ま
た、駆動用トランジスタＱｄ１，Ｑｄ２のソース領域は
接地配線Ｖｓｓに接続され、負荷用トランジスタＱｌ
１，Ｑｌ２のソース領域は電源配線Ｖｃｃに接続されて
いる。スイッチングトランジスタＱｔ１，Ｑｔ２及び駆
動用トランジスタＱｄ１，Ｑｄ２はＮチャネルＭＯＳＦ
ＥＴ、負荷用トランジスタＱｌ１，Ｑｌ２はＰチャネル
ＭＯＳＦＥＴとなっている。
【０００４】図９には、完全ＣＭＯＳ型ＳＲＡＭ単位セ
ルの平面レイアウト図が示されている。図１０には図９
の主要部のみを示した平面略図が、図１１には図９のＡ
−Ｂ線での断面斜視図がそれぞれ示されている。
ルの平面レイアウト図が示されている。図１０には図９
の主要部のみを示した平面略図が、図１１には図９のＡ
−Ｂ線での断面斜視図がそれぞれ示されている。
【０００５】スイッチングトランジスタＱｔ１はソース
・ドレイン領域１１７，１１８及びゲート電極１１１に
よって構成されており、同じくスイッチングトランジス
タＱｔ２はソース・ドレイン領域１２７，１２８及びゲ
ート電極１１６によって構成されている。駆動用トラン
ジスタＱｄ１はソース・ドレイン領域１２０，１１９及
びゲート電極１１２によって構成されており、同じく駆
動用トランジスタＱｄ２はソース・ドレイン領域１２
５，１２６及びゲート電極１１５によって構成されてい
る。負荷用トランジスタＱｌ１はソース・ドレイン領域
１２３，１２４及びゲート電極１１４によって構成され
ており、同じく負荷用トランジスタＱｌ２はソース・ド
レイン領域１２２，１２１及びゲート電極１１３によっ
て構成されている。また、駆動用トランジスタＱｄ１，
Ｑｄ２のソース引き出し電極１３９，１４０は接地配線
となっており、負荷用トランジスタＱｌ１，Ｑｌ２のソ
ース引き出し電極１４７は電源配線となっている。接続
配線１３７はコンタクト孔１３０，１３１，１３３，１
３６において駆動用トランジスタＱｄ１のゲート電極、
負荷用トランジスタＱｌ２のドレイン領域、負荷用トラ
ンジスタＱｌ１のゲート電極、駆動用トランジスタＱｄ
２のドレイン領域とそれぞれ接続されており、接続配線
１３８はコンタクト孔１２９，１３２，１３５，１３５
において駆動用トランジスタＱｄ１のドレイン領域、負
荷用トランジスタＱｌ２のゲート電極、負荷用トランジ
スタＱｌ１のドレイン領域、駆動用トランジスタＱｄ２
のゲート電極とそれぞれ接続されている。
・ドレイン領域１１７，１１８及びゲート電極１１１に
よって構成されており、同じくスイッチングトランジス
タＱｔ２はソース・ドレイン領域１２７，１２８及びゲ
ート電極１１６によって構成されている。駆動用トラン
ジスタＱｄ１はソース・ドレイン領域１２０，１１９及
びゲート電極１１２によって構成されており、同じく駆
動用トランジスタＱｄ２はソース・ドレイン領域１２
５，１２６及びゲート電極１１５によって構成されてい
る。負荷用トランジスタＱｌ１はソース・ドレイン領域
１２３，１２４及びゲート電極１１４によって構成され
ており、同じく負荷用トランジスタＱｌ２はソース・ド
レイン領域１２２，１２１及びゲート電極１１３によっ
て構成されている。また、駆動用トランジスタＱｄ１，
Ｑｄ２のソース引き出し電極１３９，１４０は接地配線
となっており、負荷用トランジスタＱｌ１，Ｑｌ２のソ
ース引き出し電極１４７は電源配線となっている。接続
配線１３７はコンタクト孔１３０，１３１，１３３，１
３６において駆動用トランジスタＱｄ１のゲート電極、
負荷用トランジスタＱｌ２のドレイン領域、負荷用トラ
ンジスタＱｌ１のゲート電極、駆動用トランジスタＱｄ
２のドレイン領域とそれぞれ接続されており、接続配線
１３８はコンタクト孔１２９，１３２，１３５，１３５
において駆動用トランジスタＱｄ１のドレイン領域、負
荷用トランジスタＱｌ２のゲート電極、負荷用トランジ
スタＱｌ１のドレイン領域、駆動用トランジスタＱｄ２
のゲート電極とそれぞれ接続されている。
【０００６】このセル構成の特徴は以下の通りである。 １）２個の駆動用トランジスタＱｄ１，Ｑｄ２のソース
・ドレイン領域１１９，１２０，１２６，１２５及びゲ
ート電極１１２，１１５同士、２個の負荷用トランジス
タＱｌ１，Ｑｌ２のソース・ドレイン領域１２３，１２
４，１２２，１２１及びゲート電極１１４，１１３同
士、２個のスイッチングトランジスタＱｔ１，Ｑｔ２の
ソース・ドレイン領域１１７，１１８，１２８，１２７
及びゲート電極１１１，１１６同士、更に各ゲート電極
とソース・ドレイン領域とを接続する接続配線１３７，
１３８が、セルの中心点Ｃに対してそれぞれ対称の関係
に配置されている。 ２）各ＭＯＳＦＥＴのゲート電極１１１〜１１６は全て
平行に配置されている。 ３）ＭＯＳＦＥＴのソース・ドレイン引き出し電極１３
９〜１４７が、フィールド絶縁膜をマスクとしたセルフ
アラインにより形成されている。
・ドレイン領域１１９，１２０，１２６，１２５及びゲ
ート電極１１２，１１５同士、２個の負荷用トランジス
タＱｌ１，Ｑｌ２のソース・ドレイン領域１２３，１２
４，１２２，１２１及びゲート電極１１４，１１３同
士、２個のスイッチングトランジスタＱｔ１，Ｑｔ２の
ソース・ドレイン領域１１７，１１８，１２８，１２７
及びゲート電極１１１，１１６同士、更に各ゲート電極
とソース・ドレイン領域とを接続する接続配線１３７，
１３８が、セルの中心点Ｃに対してそれぞれ対称の関係
に配置されている。 ２）各ＭＯＳＦＥＴのゲート電極１１１〜１１６は全て
平行に配置されている。 ３）ＭＯＳＦＥＴのソース・ドレイン引き出し電極１３
９〜１４７が、フィールド絶縁膜をマスクとしたセルフ
アラインにより形成されている。
【０００７】特徴１）によってセル内の記憶ノード容量
が形成される部分の構造が対称となり、蓄積容量が同じ
になって記憶状態を安定させ、特徴２），３）によって
ゲート電極に直交する方向でのソース・ドレイン領域の
長さを狭くして各ＭＯＳＦＥＴを近接配置させ、集積度
を向上させている。
が形成される部分の構造が対称となり、蓄積容量が同じ
になって記憶状態を安定させ、特徴２），３）によって
ゲート電極に直交する方向でのソース・ドレイン領域の
長さを狭くして各ＭＯＳＦＥＴを近接配置させ、集積度
を向上させている。
【０００８】
【発明が解決しようとする課題】この従来のＣＭＯＳ型
スタティックメモリでは、平行に配置されたゲート電極
の間に設けられるソース領域引き出し電極により接地配
線及び電源配線が形成されるため、配線幅がゲート電極
の間隔で制限されてしまう。このため微細化につれ配線
抵抗が増大して、セルに供給される接地電位の上昇及び
電源電位の低下を引き起こしセルの安定性を低下させる
といった問題がある。ここで接続配線の上部に接地配線
及び電源配線となる導電層を十分な配線幅で形成するこ
ともできるが、配線、コンタクト孔を形成する分の製造
工程を増大させてしまう。また、接続配線によりゲート
電極、ドレイン領域の接続を行うため、単位セル内にデ
ータ線とのコンタクト孔（１／２個×２）を含めて９個
ものコンタクト孔が必要とされる。従って、コンタクト
孔の歩留り即ちセル歩留りを確保するためにコンタクト
孔周りに要求されるマージンで、セルの微細化が制限さ
れるといった問題がある。特に、接続配線とゲート電極
の接続を行う際、ゲート電極上コンタクト孔の位置合わ
せずれにより、コンタクト孔がソース領域上にわたって
開孔されて、ゲートとソースがショートしてしまう。こ
のためコンタクト孔とゲート電極との十分なマージンが
必要とされる。
スタティックメモリでは、平行に配置されたゲート電極
の間に設けられるソース領域引き出し電極により接地配
線及び電源配線が形成されるため、配線幅がゲート電極
の間隔で制限されてしまう。このため微細化につれ配線
抵抗が増大して、セルに供給される接地電位の上昇及び
電源電位の低下を引き起こしセルの安定性を低下させる
といった問題がある。ここで接続配線の上部に接地配線
及び電源配線となる導電層を十分な配線幅で形成するこ
ともできるが、配線、コンタクト孔を形成する分の製造
工程を増大させてしまう。また、接続配線によりゲート
電極、ドレイン領域の接続を行うため、単位セル内にデ
ータ線とのコンタクト孔（１／２個×２）を含めて９個
ものコンタクト孔が必要とされる。従って、コンタクト
孔の歩留り即ちセル歩留りを確保するためにコンタクト
孔周りに要求されるマージンで、セルの微細化が制限さ
れるといった問題がある。特に、接続配線とゲート電極
の接続を行う際、ゲート電極上コンタクト孔の位置合わ
せずれにより、コンタクト孔がソース領域上にわたって
開孔されて、ゲートとソースがショートしてしまう。こ
のためコンタクト孔とゲート電極との十分なマージンが
必要とされる。
【０００９】本発明の目的は、点対称に配置されるＣＭ
ＯＳ型スタティックメモリにおいて、２つのノードの蓄
積容量や接続されるトランジスタの能力等のアンバラン
スを無くし、セルの安定動作を可能にするとともに、内
部配線用の余分な配線層を無くし、接地配線及び電源配
線に十分な配線幅をとって配線抵抗を低下させることで
セルの安定性を確保することにある。
ＯＳ型スタティックメモリにおいて、２つのノードの蓄
積容量や接続されるトランジスタの能力等のアンバラン
スを無くし、セルの安定動作を可能にするとともに、内
部配線用の余分な配線層を無くし、接地配線及び電源配
線に十分な配線幅をとって配線抵抗を低下させることで
セルの安定性を確保することにある。
【００１０】
【課題を解決するための手段】本発明のＣＭＯＳ型スタ
ティックメモリは、メモリセル内の第１，第２の駆動用
トランジスタと第１，第２の負荷用トランジスタ及び第
１，第２のスイッチングトランジスタとがそれぞれ点対
称に配置された完全ＣＭＯＳ型スタティックメモリにお
いて、第１，第２のスイッチングトランジスタのゲート
電極であり互いに略平行に配置された第１，第２のワー
ド線と、この２本のワード線の間にありワード線に垂直
で且つ互いに略平行に配置された第１，第２のセル内配
線と、ワード線及び第１，第２のセル内配線上部に絶縁
膜を介して配置された接地配線及び電源配線とを有し、
第１のセル内配線は第１の駆動用トランジスタと第１の
負荷用トランジスタのゲート電極であって且つ第２の駆
動用トランジスタと第２の負荷用トランジスタそれぞれ
のドレイン領域に接続されており、第２のセル内配線は
第２の駆動用トランジスタと第２の負荷用トランジスタ
のゲート電極であって且つ第１の駆動用トランジスタと
第１の負荷用トランジスタそれぞれのドレイン領域に接
続されており、接地配線は第１，第２の駆動用トランジ
スタそれぞれのソース領域に接続されており、電源配線
は第１，第２の負荷用トランジスタそれぞれのソース領
域に接続されていることを特徴としている。
ティックメモリは、メモリセル内の第１，第２の駆動用
トランジスタと第１，第２の負荷用トランジスタ及び第
１，第２のスイッチングトランジスタとがそれぞれ点対
称に配置された完全ＣＭＯＳ型スタティックメモリにお
いて、第１，第２のスイッチングトランジスタのゲート
電極であり互いに略平行に配置された第１，第２のワー
ド線と、この２本のワード線の間にありワード線に垂直
で且つ互いに略平行に配置された第１，第２のセル内配
線と、ワード線及び第１，第２のセル内配線上部に絶縁
膜を介して配置された接地配線及び電源配線とを有し、
第１のセル内配線は第１の駆動用トランジスタと第１の
負荷用トランジスタのゲート電極であって且つ第２の駆
動用トランジスタと第２の負荷用トランジスタそれぞれ
のドレイン領域に接続されており、第２のセル内配線は
第２の駆動用トランジスタと第２の負荷用トランジスタ
のゲート電極であって且つ第１の駆動用トランジスタと
第１の負荷用トランジスタそれぞれのドレイン領域に接
続されており、接地配線は第１，第２の駆動用トランジ
スタそれぞれのソース領域に接続されており、電源配線
は第１，第２の負荷用トランジスタそれぞれのソース領
域に接続されていることを特徴としている。
【００１１】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１２】図１には本発明の第１の実施例のＣＭＯＳ
型スタティックメモリの平面レイアウト図が示されてい
る。図２〜図５には、図１のレイアウト図の配線層毎の
平面レイアウト図が示されている。図６には、図１のＡ
−Ｂ線での断面図が示されている。図８にはメモリセル
の回路図が示されている。図１〜図５のレイアウト図に
おいて隣接のセルとの関係は、短辺、長辺それぞれにお
いて鏡面反転したものとなっている。従って隣接セルと
の境界に位置するコンタクト孔については半分だけが描
かれている。
型スタティックメモリの平面レイアウト図が示されてい
る。図２〜図５には、図１のレイアウト図の配線層毎の
平面レイアウト図が示されている。図６には、図１のＡ
−Ｂ線での断面図が示されている。図８にはメモリセル
の回路図が示されている。図１〜図５のレイアウト図に
おいて隣接のセルとの関係は、短辺、長辺それぞれにお
いて鏡面反転したものとなっている。従って隣接セルと
の境界に位置するコンタクト孔については半分だけが描
かれている。
【００１３】図１に示されるように、互いに略平行な２
本のワード線１１（ＷＬ１），１２（ＷＬ２）の間にこ
れと垂直な２本のセル内配線１３，１４が互いに略平行
に配置されている。セル内配線１３は駆動用トランジス
タＱｄ２、負荷用トランジスタＱｌ２のゲート電極とな
っており、さらにダイレクトコンタクト２５，２８によ
って駆動用トランジスタＱｄ１、負荷用トランジスタＱ
ｌ１それぞれのドレイン領域１６，２３に接続されてい
る。セル内配線１４は駆動用トランジスタＱｄ１、負荷
用トランジスタＱｌ１のゲート電極となっており、さら
にダイレクトコンタクト２６，２７によって駆動用トラ
ンジスタＱｄ２、負荷用トランジスタＱｌ２それぞれの
ドレイン領域１９，２１に接続されている。
本のワード線１１（ＷＬ１），１２（ＷＬ２）の間にこ
れと垂直な２本のセル内配線１３，１４が互いに略平行
に配置されている。セル内配線１３は駆動用トランジス
タＱｄ２、負荷用トランジスタＱｌ２のゲート電極とな
っており、さらにダイレクトコンタクト２５，２８によ
って駆動用トランジスタＱｄ１、負荷用トランジスタＱ
ｌ１それぞれのドレイン領域１６，２３に接続されてい
る。セル内配線１４は駆動用トランジスタＱｄ１、負荷
用トランジスタＱｌ１のゲート電極となっており、さら
にダイレクトコンタクト２６，２７によって駆動用トラ
ンジスタＱｄ２、負荷用トランジスタＱｌ２それぞれの
ドレイン領域１９，２１に接続されている。
【００１４】ＮチャネルＭＯＳＦＥＴであるスイッチン
グトランジスタＱｔ１は、ソース・ドレイン領域１５，
１６及び第１のワード線（ＷＬ１）であるゲート電極１
１によって構成されており、同じくスイッチングトラン
ジスタＱｔ２は、ソース・ドレイン領域１８，１９及び
第２のワード線（ＷＬ２）であるゲート電極１２によっ
て構成されている。ＮチャネルＭＯＳＦＥＴである駆動
用トランジスタＱｄ１は、ソース・ドレイン領域１７，
１６及びゲート電極１４によって構成されており、同じ
く駆動用トランジスタＱｄ２は、ソース・ドレイン領域
２０，１９及びゲート電極１３によって構成されてい
る。ＰチャネルＭＯＳＦＥＴである負荷用トランジスタ
Ｑｌ１は、ソース・ドレイン領域２４，２３及びゲート
電極１４によって構成されており、同じく負荷用トラン
ジスタＱｌ２は、ソース・ドレイン領域２２，２１及び
ゲート電極１３によって構成されている。また、駆動用
トランジスタＱｄ１，Ｑｄ２のソース領域１７，２０
は、コンタクト孔３０，３１によって接地配線４０，４
１にそれぞれ接続されており、負荷用トランジスタＱｌ
１，Ｑｌ２のソース領域２４，２２は、コンタクト孔３
３，３２によって電源配線４２に接続されている。デー
タ線４３（ＤＬ１），４４（ＤＬ２）は、コンタクト孔
３４，３５においてスイッチングトランジスタＱｔ１，
Ｑｔ２にそれぞれ接続されている。
グトランジスタＱｔ１は、ソース・ドレイン領域１５，
１６及び第１のワード線（ＷＬ１）であるゲート電極１
１によって構成されており、同じくスイッチングトラン
ジスタＱｔ２は、ソース・ドレイン領域１８，１９及び
第２のワード線（ＷＬ２）であるゲート電極１２によっ
て構成されている。ＮチャネルＭＯＳＦＥＴである駆動
用トランジスタＱｄ１は、ソース・ドレイン領域１７，
１６及びゲート電極１４によって構成されており、同じ
く駆動用トランジスタＱｄ２は、ソース・ドレイン領域
２０，１９及びゲート電極１３によって構成されてい
る。ＰチャネルＭＯＳＦＥＴである負荷用トランジスタ
Ｑｌ１は、ソース・ドレイン領域２４，２３及びゲート
電極１４によって構成されており、同じく負荷用トラン
ジスタＱｌ２は、ソース・ドレイン領域２２，２１及び
ゲート電極１３によって構成されている。また、駆動用
トランジスタＱｄ１，Ｑｄ２のソース領域１７，２０
は、コンタクト孔３０，３１によって接地配線４０，４
１にそれぞれ接続されており、負荷用トランジスタＱｌ
１，Ｑｌ２のソース領域２４，２２は、コンタクト孔３
３，３２によって電源配線４２に接続されている。デー
タ線４３（ＤＬ１），４４（ＤＬ２）は、コンタクト孔
３４，３５においてスイッチングトランジスタＱｔ１，
Ｑｔ２にそれぞれ接続されている。
【００１５】なお図１において、５，６はＮチャンネル
素子領域、７，８はＰチャンネル素子領域である。
素子領域、７，８はＰチャンネル素子領域である。
【００１６】図２〜図５にも示されるように、これらの
各構成要素はセル内２つのノードに対応してすべて一対
になっており、セルの中心点Ｃに対してそれぞれ点対称
に配置されている。従って２つのノードの蓄積容量や接
続されるトランジスタの能力等のアンバランスが無くな
り、セルの安定動作が可能になっている。配線は三層配
線により構成されており、一層目がゲート電極となるセ
ル内配線及びワード線、二層目が接地配線及び電源配
線、三層目がデータ線となっている。セル内配線がゲー
ト電極を兼ねているため内部接続のための余分な配線層
は不要となっている。また、単位セル内のコンタクト孔
は、データ線、接地配線、電源配線とのコンタクト孔が
それぞれ（１／２個×２）個ずつと４個のダイレクトコ
ンタクトの計７個に減らされており、さらにゲート電極
上のコンタクト孔が無いためコンタクト孔とゲート電極
とのマージンが不要となりセルサイズが制限されること
はない。接地配線及び電源配線はゲート電極上部に二層
目の配線として形成されるため、ゲート電極やダイレク
トコンタクト等のレイアウトに関係なく十分な配線幅が
とられており、配線抵抗を低下させることでセルの安定
性が確保できている。
各構成要素はセル内２つのノードに対応してすべて一対
になっており、セルの中心点Ｃに対してそれぞれ点対称
に配置されている。従って２つのノードの蓄積容量や接
続されるトランジスタの能力等のアンバランスが無くな
り、セルの安定動作が可能になっている。配線は三層配
線により構成されており、一層目がゲート電極となるセ
ル内配線及びワード線、二層目が接地配線及び電源配
線、三層目がデータ線となっている。セル内配線がゲー
ト電極を兼ねているため内部接続のための余分な配線層
は不要となっている。また、単位セル内のコンタクト孔
は、データ線、接地配線、電源配線とのコンタクト孔が
それぞれ（１／２個×２）個ずつと４個のダイレクトコ
ンタクトの計７個に減らされており、さらにゲート電極
上のコンタクト孔が無いためコンタクト孔とゲート電極
とのマージンが不要となりセルサイズが制限されること
はない。接地配線及び電源配線はゲート電極上部に二層
目の配線として形成されるため、ゲート電極やダイレク
トコンタクト等のレイアウトに関係なく十分な配線幅が
とられており、配線抵抗を低下させることでセルの安定
性が確保できている。
【００１７】本発明によるＳＲＡＭのセル断面について
以下に説明する。図６の断面図に示されるように、Ｐ型
基板５０の表面にＰウェル５１、Ｎウェル５２、Ｐウェ
ル５３が設けられる。ウェルは、エネルギー５０〜１５
０ｋｅＶ、注入量５×１０12〜５×１０13ｃｍ-2のボロ
ンまたはリンのイオン注入と約１２００℃での押し込み
処理か、またはエネルギー３００〜１０００ｋｅＶ、注
入量５×１０12〜５×１０13ｃｍ-2のボロンまたはリン
の高エネルギーイオン注入により形成される。各ウェル
の表面には選択酸化により３０００〜６０００オングス
トロームの素子分離用のフィールド酸化膜５４及び各ト
ランジスタが形成されている。トランジスタは、１００
〜２００オングストロームの熱酸化膜によるゲート酸化
膜５５、タングステンポリサイド膜のワード線５７及び
セル内配線５８から成るゲート電極、更にエネルギー２
０〜７０ｋｅＶ、注入量１×１０15〜１×１０16ｃｍ-2
のヒ素またはボロンのイオン注入により設けられソース
・ドレイン領域となる拡散層６１等により構成されてい
る。セル内配線５８は、ゲート酸化膜５５中所定の場所
に開口されたダイレクトコンタクト５６によりトランジ
スタＱｄ１，Ｑｌ１のドレイン領域となる拡散層に接続
されている。ダイレクトコンタクト部のウェル内にはソ
ース・ドレイン領域用のイオン注入による不純物がゲー
ト電極を通して拡散され拡散層５９，６０が形成されて
いる。ここでセル内配線５８内にはポリサイド下層の多
結晶シリコン膜中にＰＮ接合が形成されＮ型領域とＰ型
領域とが形成されるが、上層のタングステンシリサイド
膜により接続が行われている。ゲート配線の上には絶縁
膜６２を介して１０００〜２０００オングストロームの
タングステンシリサイド膜による接地配線６３，６４及
び電源配線６５がそれぞれ設けられ、更にその上に絶縁
膜６６を介してアルミ配線によるデータ線６９が設けら
れている。データ線６９はタングステンプラグ６８によ
り埋め込まれたコンタクト孔においてスイッチングトラ
ンジスタＱｔ１に接続されている。タングステンプラグ
は、コンタクト孔開口後全面にコンタクト孔の直径程度
の膜厚のＣＶＤタングステンが堆積、エッチバックされ
て形成される。
以下に説明する。図６の断面図に示されるように、Ｐ型
基板５０の表面にＰウェル５１、Ｎウェル５２、Ｐウェ
ル５３が設けられる。ウェルは、エネルギー５０〜１５
０ｋｅＶ、注入量５×１０12〜５×１０13ｃｍ-2のボロ
ンまたはリンのイオン注入と約１２００℃での押し込み
処理か、またはエネルギー３００〜１０００ｋｅＶ、注
入量５×１０12〜５×１０13ｃｍ-2のボロンまたはリン
の高エネルギーイオン注入により形成される。各ウェル
の表面には選択酸化により３０００〜６０００オングス
トロームの素子分離用のフィールド酸化膜５４及び各ト
ランジスタが形成されている。トランジスタは、１００
〜２００オングストロームの熱酸化膜によるゲート酸化
膜５５、タングステンポリサイド膜のワード線５７及び
セル内配線５８から成るゲート電極、更にエネルギー２
０〜７０ｋｅＶ、注入量１×１０15〜１×１０16ｃｍ-2
のヒ素またはボロンのイオン注入により設けられソース
・ドレイン領域となる拡散層６１等により構成されてい
る。セル内配線５８は、ゲート酸化膜５５中所定の場所
に開口されたダイレクトコンタクト５６によりトランジ
スタＱｄ１，Ｑｌ１のドレイン領域となる拡散層に接続
されている。ダイレクトコンタクト部のウェル内にはソ
ース・ドレイン領域用のイオン注入による不純物がゲー
ト電極を通して拡散され拡散層５９，６０が形成されて
いる。ここでセル内配線５８内にはポリサイド下層の多
結晶シリコン膜中にＰＮ接合が形成されＮ型領域とＰ型
領域とが形成されるが、上層のタングステンシリサイド
膜により接続が行われている。ゲート配線の上には絶縁
膜６２を介して１０００〜２０００オングストロームの
タングステンシリサイド膜による接地配線６３，６４及
び電源配線６５がそれぞれ設けられ、更にその上に絶縁
膜６６を介してアルミ配線によるデータ線６９が設けら
れている。データ線６９はタングステンプラグ６８によ
り埋め込まれたコンタクト孔においてスイッチングトラ
ンジスタＱｔ１に接続されている。タングステンプラグ
は、コンタクト孔開口後全面にコンタクト孔の直径程度
の膜厚のＣＶＤタングステンが堆積、エッチバックされ
て形成される。
【００１８】次に、図７を参照して本発明の第２の実施
例について説明する。本実施例ではダイレクトコンタク
ト孔は使用されていない。絶縁膜６６が形成された後、
前述の第１の実施例でダイレクトコンタクト孔の開口さ
れた箇所にタングステンプラグ７１，７２により埋め込
まれたコンタクト孔が設けられている。従って、セル内
配線５８はタングステンプラグ７１，７２を介してトラ
ンジスタＱｄ１，Ｑｌ１のドレイン領域となる拡散層５
９，６０に接続されている。前述の実施例では熱処理条
件によってダイレクトコンタクト孔に接続されたセル内
配線を介してＮチャネル部、Ｐチャネル部不純物の相互
拡散が行われトランジスタ特性の変動が問題となるが、
第２の実施例では拡散層はタングステンプラグを介して
セル内配線に接続されるため、不純物の相互拡散は行わ
れず安定したトランジスタ特性が得られるといった利点
がある。また、ダイレクトコンタクトよりもタングステ
ンプラグの方がコンタクト抵抗が低く安定に形成される
といった利点もある。
例について説明する。本実施例ではダイレクトコンタク
ト孔は使用されていない。絶縁膜６６が形成された後、
前述の第１の実施例でダイレクトコンタクト孔の開口さ
れた箇所にタングステンプラグ７１，７２により埋め込
まれたコンタクト孔が設けられている。従って、セル内
配線５８はタングステンプラグ７１，７２を介してトラ
ンジスタＱｄ１，Ｑｌ１のドレイン領域となる拡散層５
９，６０に接続されている。前述の実施例では熱処理条
件によってダイレクトコンタクト孔に接続されたセル内
配線を介してＮチャネル部、Ｐチャネル部不純物の相互
拡散が行われトランジスタ特性の変動が問題となるが、
第２の実施例では拡散層はタングステンプラグを介して
セル内配線に接続されるため、不純物の相互拡散は行わ
れず安定したトランジスタ特性が得られるといった利点
がある。また、ダイレクトコンタクトよりもタングステ
ンプラグの方がコンタクト抵抗が低く安定に形成される
といった利点もある。
【００１９】
【発明の効果】以上説明したように本発明はメモリセル
を構成する各素子が点対称に配置されたＣＭＯＳ型スタ
ティックメモリにおいて、各構成要素がセル内の中心点
に対してそれぞれ点対称に配置されているため、２つの
ノードの蓄積容量や接続されるトランジスタの能力等の
アンバランスが無くセルの安定動作が可能になるととも
に、セル内配線がゲート電極を兼ねているため内部接続
のための余分な配線層が不要となるといった効果を有す
る。また、接地配線及び電源配線はゲート電極上部に二
層目の配線として形成されるため、ゲート電極やダイレ
クトコンタクト等のレイアウトに関係なく十分な配線幅
がとられており、配線抵抗を低下させることでセルの安
定性が確保できるといった効果を有する。さらに、対称
配置の単位セル内のコンタクト孔の数が７個に減らさ
れ、ゲート電極上のコンタクト孔が無いためコンタクト
孔とゲート電極とのマージンが不要となる分だけセルサ
イズが縮小できるといった効果を有する。
を構成する各素子が点対称に配置されたＣＭＯＳ型スタ
ティックメモリにおいて、各構成要素がセル内の中心点
に対してそれぞれ点対称に配置されているため、２つの
ノードの蓄積容量や接続されるトランジスタの能力等の
アンバランスが無くセルの安定動作が可能になるととも
に、セル内配線がゲート電極を兼ねているため内部接続
のための余分な配線層が不要となるといった効果を有す
る。また、接地配線及び電源配線はゲート電極上部に二
層目の配線として形成されるため、ゲート電極やダイレ
クトコンタクト等のレイアウトに関係なく十分な配線幅
がとられており、配線抵抗を低下させることでセルの安
定性が確保できるといった効果を有する。さらに、対称
配置の単位セル内のコンタクト孔の数が７個に減らさ
れ、ゲート電極上のコンタクト孔が無いためコンタクト
孔とゲート電極とのマージンが不要となる分だけセルサ
イズが縮小できるといった効果を有する。
【図１】本発明の第１の実施例であるメモリセルの平面
図である。
図である。
【図２】本発明の第１の実施例であるメモリセル層毎の
平面図である。
平面図である。
【図３】本発明の第１の実施例であるメモリセル層毎の
平面図である。
平面図である。
【図４】本発明の第１の実施例であるメモリセル層毎の
平面図である。
平面図である。
【図５】本発明の第１の実施例であるメモリセル層毎の
平面図である。
平面図である。
【図６】本発明の第１の実施例の図１のＡ−Ｂ線での断
面図である。
面図である。
【図７】本発明の第２の実施例であるメモリセルの断面
図である。
図である。
【図８】本発明の一実施例であるメモリセルの回路図で
ある。
ある。
【図９】本発明の従来例であるメモリセルの平面図であ
る。
る。
【図１０】本発明の従来例の図９の主要部のみの平面略
図である。
図である。
【図１１】本発明の従来例の図９，図１０のＡ−Ｂ線で
の断面斜視図である。
の断面斜視図である。
Ｑｔ１，Ｑｔ２ トランスファーＮＭＯＳトランジスタ Ｑｄ１，Ｑｄ２ ドライバＮＭＯＳトランジスタ Ｑｌ１，Ｑｌ２ 素子ＰＭＯＳトランジスタ ５，６ Ｎｃｈ素子領域 ７，８ Ｐｃｈ素子領域 １１，１２，５７ ワード線 １３，１４，５８ セル内配線 １５〜２４ ソース・ドレイン領域 ２５〜２８，５６ ダイレクトコンタクト ３０〜３５ コンタクト孔 ４０，４１，６３，６４ 接地配線 ４２，６５ 電源配線 ４３，４４，６９ データ線 ５０，１００ Ｐ型基板 ５１，５３，１４８，１５０ Ｐウェル ５２，１４９ Ｎウェル ５４ フィールド酸化膜 ５５ ゲート酸化膜 ５９，６１，６７，１１９，１２０，１２５，１２６
Ｎ型拡散層 ６０，１２１〜１２４ Ｐ型拡散層 ６２，６６，７０ 絶縁膜 ６８，７１，７２ タングステンプラグ １１１〜１１６ ゲート電極 １２９〜１３６ コンタクト孔 １３７，１３８ 接続配線 １３９〜１４７ 引き出し電極
Ｎ型拡散層 ６０，１２１〜１２４ Ｐ型拡散層 ６２，６６，７０ 絶縁膜 ６８，７１，７２ タングステンプラグ １１１〜１１６ ゲート電極 １２９〜１３６ コンタクト孔 １３７，１３８ 接続配線 １３９〜１４７ 引き出し電極
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822
Claims (2)
- 【請求項１】メモリセル内の第１，第２の駆動用トラン
ジスタと第１，第２の負荷用トランジスタ及び第１，第
２のスイッチングトランジスタとがそれぞれ点対称に配
置されたＣＭＯＳ型スタティックメモリにおいて、 前記第１，第２のスイッチングトランジスタのゲート電
極であり互いに略平行に配置された第１，第２のワード
線と、 前記２本のワード線の間にありワード線に垂直で且つ互
いに略平行に配置された第１，第２のセル内配線と、 前記ワード線及び第１，第２のセル内配線上部に絶縁膜
を介して配置された接地配線及び電源配線と、 を有することを特徴とするＣＭＯＳ型スタティックメモ
リ。 - 【請求項２】メモリセル内の第１，第２の駆動用トラン
ジスタと第１，第２の負荷用トランジスタ及び第１，第
２のスイッチングトランジスタとがそれぞれ点対称に配
置されたＣＭＯＳ型スタティックメモリにおいて、 前記第１，第２のスイッチングトランジスタのゲート電
極であり互いに略平行に配置された第１，第２のワード
線と、 前記２本のワード線の間にありワード線に垂直で且つ互
いに略平行に配置された第１，第２のセル内配線と、 前記ワード線及び第１，第２のセル内配線上部に絶縁膜
を介して配置された接地配線及び電源配線とを有し、 前記第１のセル内配線は前記第１の駆動用トランジスタ
と前記第１の負荷用トランジスタのゲート電極であって
且つ前記第２の駆動用トランジスタと前記第２の負荷用
トランジスタそれぞれのドレイン領域に接続されてお
り、前記第２のセル内配線は前記第２の駆動用トランジ
スタと前記第２の負荷用トランジスタのゲート電極であ
って且つ前記第１の駆動用トランジスタと前記第１の負
荷用トランジスタそれぞれのドレイン領域に接続されて
おり、前記接地配線は前記第１，第２の駆動用トランジ
スタそれぞれのソース領域に接続されており、前記電源
配線は前記第１，第２の負荷用トランジスタそれぞれの
ソース領域に接続されていることを特徴とするＣＭＯＳ
型スタティックメモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5319494A JPH07176633A (ja) | 1993-12-20 | 1993-12-20 | Ｃｍｏｓ型スタティックメモリ |
| US08/358,017 US5521860A (en) | 1993-12-20 | 1994-12-16 | CMOS static memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5319494A JPH07176633A (ja) | 1993-12-20 | 1993-12-20 | Ｃｍｏｓ型スタティックメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07176633A true JPH07176633A (ja) | 1995-07-14 |
Family
ID=18110849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5319494A Pending JPH07176633A (ja) | 1993-12-20 | 1993-12-20 | Ｃｍｏｓ型スタティックメモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5521860A (ja) |
| JP (1) | JPH07176633A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997023906A1 (fr) * | 1995-12-26 | 1997-07-03 | Nkk Corporation | Dispositif de stockage a semi-conducteurs et son procede de fabrication |
| US6242806B1 (en) | 1998-03-13 | 2001-06-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing thereof |
| US6724065B2 (en) | 1998-10-05 | 2004-04-20 | Sharp Kabushiki Kaisha | Static random access memory and semiconductor device using MOS transistors having channel region electrically connected with gate |
| CN100388499C (zh) * | 1996-03-28 | 2008-05-14 | 英特尔公司 | 具有垂直层叠跨接的存储单元设计 |
Families Citing this family (22)
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| JP3609868B2 (ja) * | 1995-05-30 | 2005-01-12 | 株式会社ルネサステクノロジ | スタティック型半導体記憶装置 |
| US5734179A (en) * | 1995-12-12 | 1998-03-31 | Advanced Micro Devices, Inc. | SRAM cell having single layer polysilicon thin film transistors |
| US5831315A (en) * | 1997-02-05 | 1998-11-03 | Alliance Semiconductor Corporation | Highly integrated low voltage SRAM array with low resistance Vss lines |
| JP3526164B2 (ja) * | 1997-03-10 | 2004-05-10 | 株式会社ルネサステクノロジ | 半導体記憶装置のレイアウト構造 |
| US5986922A (en) * | 1997-09-30 | 1999-11-16 | Alliance Semiconductor | Method of and apparatus for increasing load resistance within an SRAM array |
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| KR100305922B1 (ko) * | 1997-12-23 | 2001-12-17 | 윤종용 | 씨모오스스테이틱랜덤액세스메모리장치 |
| JPH11297856A (ja) | 1998-04-16 | 1999-10-29 | Mitsubishi Electric Corp | スタティック半導体記憶装置 |
| JP3324587B2 (ja) * | 1999-12-20 | 2002-09-17 | セイコーエプソン株式会社 | 半導体記憶装置 |
| JP3915861B2 (ja) * | 2000-01-14 | 2007-05-16 | セイコーエプソン株式会社 | 半導体装置およびその製造方法 |
| JP3885860B2 (ja) * | 2000-01-14 | 2007-02-28 | セイコーエプソン株式会社 | 半導体記憶装置およびその製造方法 |
| US6380024B1 (en) * | 2000-02-07 | 2002-04-30 | Taiwan Semiconductor Manufacturing Company | Method of fabricating an SRAM cell featuring dual silicide gates and four buried contact regions |
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| US10297290B1 (en) | 2017-12-29 | 2019-05-21 | Micron Technology, Inc. | Semiconductor devices, and related control logic assemblies, control logic devices, electronic systems, and methods |
| US10366983B2 (en) | 2017-12-29 | 2019-07-30 | Micron Technology, Inc. | Semiconductor devices including control logic structures, electronic systems, and related methods |
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1993
- 1993-12-20 JP JP5319494A patent/JPH07176633A/ja active Pending
-
1994
- 1994-12-16 US US08/358,017 patent/US5521860A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US5521860A (en) | 1996-05-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |