JPH055177B2 - - Google Patents
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- JPH055177B2 JPH055177B2 JP59218470A JP21847084A JPH055177B2 JP H055177 B2 JPH055177 B2 JP H055177B2 JP 59218470 A JP59218470 A JP 59218470A JP 21847084 A JP21847084 A JP 21847084A JP H055177 B2 JPH055177 B2 JP H055177B2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
［技術分野］
本発明は、半導体集積回路装置に関するもので
あり、特に、スタテイツク型ランダムアクセスメ
モリを備えた半導体集積回路装置［以下、
SRAM（Ｓtatic Ｒandom Ａccess Ｍemory）
という］に適用して有効な技術に関するものであ
る。
あり、特に、スタテイツク型ランダムアクセスメ
モリを備えた半導体集積回路装置［以下、
SRAM（Ｓtatic Ｒandom Ａccess Ｍemory）
という］に適用して有効な技術に関するものであ
る。
［背景技術］
SRAMを構成するメモリセルは、“１”，“０”
の情報を保持する情報蓄積用容量の情報となる電
荷の蓄積量を増大させる傾向にある。これは、ア
ルフア線（以下、α線という）により生じるソフ
トエラーを防止して、メモリセルの微細化を図
り、SRAMの集積度を向上するためである。
の情報を保持する情報蓄積用容量の情報となる電
荷の蓄積量を増大させる傾向にある。これは、ア
ルフア線（以下、α線という）により生じるソフ
トエラーを防止して、メモリセルの微細化を図
り、SRAMの集積度を向上するためである。
前記情報蓄積用容量の情報となる電荷の蓄積量
を増大させる技術として、先に本願出願人により
出願された特願昭57−160999号がある。この技術
は、情報蓄積用容量を構成するMISFETのソー
ス領域又はドレイン領域の下部に、pn接合容量
の増大又はバリア効果を高めるために、それと反
対導電型で比較的不純物濃度が高い半導体領域を
設けている。
を増大させる技術として、先に本願出願人により
出願された特願昭57−160999号がある。この技術
は、情報蓄積用容量を構成するMISFETのソー
ス領域又はドレイン領域の下部に、pn接合容量
の増大又はバリア効果を高めるために、それと反
対導電型で比較的不純物濃度が高い半導体領域を
設けている。
しかしながら、かかる技術における検討の結
果、本発明者は、以下の理由によつて、SRAM
の集積度を向上することが極めて困難になるとい
う問題点を見い出した。
果、本発明者は、以下の理由によつて、SRAM
の集積度を向上することが極めて困難になるとい
う問題点を見い出した。
しきい値電圧の変動及び基板効果の増大を抑制
するために、前記半導体領域は、MISFETのチ
ヤネルが形成される領域へ形成されることを防止
する必要がある。このために、チヤネルが形成さ
れる領域へ前記半導体領域が形成されないよう
に、不純物導入用マスクを設ける必要があり、そ
のマスク合せ余裕が必要になるからである。
するために、前記半導体領域は、MISFETのチ
ヤネルが形成される領域へ形成されることを防止
する必要がある。このために、チヤネルが形成さ
れる領域へ前記半導体領域が形成されないよう
に、不純物導入用マスクを設ける必要があり、そ
のマスク合せ余裕が必要になるからである。
［発明の目的］
本発明の目的は、半導体集積回路装置の集積度
を向上することが可能な技術手段を提供すること
にある。
を向上することが可能な技術手段を提供すること
にある。
本発明の他の目的は、MISFETを有する半導
体集積回路装置において、MISFETのしきい値
電圧の変動及び基板効果の増大を防止し、その電
気的信頼性を向上することが可能な技術を提供す
ることにある。
体集積回路装置において、MISFETのしきい値
電圧の変動及び基板効果の増大を防止し、その電
気的信頼性を向上することが可能な技術を提供す
ることにある。
本発明の他の目的は、SRAMにおいて、α線
により生じるソフトエラーを低減することが可能
な技術を提供することにある。
により生じるソフトエラーを低減することが可能
な技術を提供することにある。
本発明の他の目的は、MISFETを有する半導
体集積回路装置において、MISFETにおけるパ
ンチスルーを防止して、短チヤネル効果を低減す
ることが可能な技術を提供することにある。
体集積回路装置において、MISFETにおけるパ
ンチスルーを防止して、短チヤネル効果を低減す
ることが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特
徴は、本明細書の記述及び添付図面によつて明ら
かになるであろう。
徴は、本明細書の記述及び添付図面によつて明ら
かになるであろう。
［発明の概要］
本願において開示される発明のうち、代表的な
ものの概要を簡単に説明すれば、下記のとおりで
ある。
ものの概要を簡単に説明すれば、下記のとおりで
ある。
すなわち、本発明は、MISFETの一方の半導
体領域が情報蓄積容量に電気的に接続されたメモ
リセルを有する半導体集積回路装置の製造方法に
おいて、第１導電型の第１半導体領域の主面上の
一部に、ゲート絶縁膜を介在し、多結晶シリコン
及びその上に積層された高融点金属又は高融点金
属シリサイドで形成されたゲート電極を形成する
工程、前記ゲート電極の側壁にこのゲート電極に
対して自己整合で形成された不純物導入マスクを
形成する工程、前記ゲート電極及びその側壁に形
成された不純物導入マスクを使用し、前記ゲート
電極の一端側、この一端側と対向する他端側の
夫々の領域であつて、前記第１半導体領域の主面
の他部にイオン注入技術で第１導電型と反対導電
型の第２導電型の第１不純物を導入し、一対の第
２導電型の第２半導体領域を形成するとともに、
前記第１半導体領域の主面の他部の領域であつ
て、前記一対の第２半導体領域のうち、少なくと
も前記情報蓄積容量に電気的に接続される側の一
方の第２半導体領域よりも前記第１半導体領域の
主面から深い位置に、前記ゲート電極を透過しな
い条件で、第１導電型の第２不純物を導入し、第
１導電型で形成されかつ前記第１半導体領域に比
べて高い不純物濃度で形成された第３半導体領域
を形成する工程の夫々を備えたことを特徴とす
る。
体領域が情報蓄積容量に電気的に接続されたメモ
リセルを有する半導体集積回路装置の製造方法に
おいて、第１導電型の第１半導体領域の主面上の
一部に、ゲート絶縁膜を介在し、多結晶シリコン
及びその上に積層された高融点金属又は高融点金
属シリサイドで形成されたゲート電極を形成する
工程、前記ゲート電極の側壁にこのゲート電極に
対して自己整合で形成された不純物導入マスクを
形成する工程、前記ゲート電極及びその側壁に形
成された不純物導入マスクを使用し、前記ゲート
電極の一端側、この一端側と対向する他端側の
夫々の領域であつて、前記第１半導体領域の主面
の他部にイオン注入技術で第１導電型と反対導電
型の第２導電型の第１不純物を導入し、一対の第
２導電型の第２半導体領域を形成するとともに、
前記第１半導体領域の主面の他部の領域であつ
て、前記一対の第２半導体領域のうち、少なくと
も前記情報蓄積容量に電気的に接続される側の一
方の第２半導体領域よりも前記第１半導体領域の
主面から深い位置に、前記ゲート電極を透過しな
い条件で、第１導電型の第２不純物を導入し、第
１導電型で形成されかつ前記第１半導体領域に比
べて高い不純物濃度で形成された第３半導体領域
を形成する工程の夫々を備えたことを特徴とす
る。
以下、本発明の構成について、本発明を、２つ
の抵抗素子と２つのMISFETとでメモリセルの
フリツプフロツプ回路を構成したSRAMに適用
した一実施例とともに説明する。
の抵抗素子と２つのMISFETとでメモリセルの
フリツプフロツプ回路を構成したSRAMに適用
した一実施例とともに説明する。
［実施例］
第１図は、本発明の一実施例を説明するための
SRAMのメモリセルを示す等価回路図である。
SRAMのメモリセルを示す等価回路図である。
なお、実施例の全図において、同一機能を有す
るものは同一符号を付け、そのくり返しの説明は
省略する。
るものは同一符号を付け、そのくり返しの説明は
省略する。
第１図において、WLはワード線であり、行方
向に延在し、列方向に複数本設けられている（以
下、ワード線の延在する方向を行方向という）。
ワード線WLは、後述するスイツチ用MISFETを
制御するためのものである。
向に延在し、列方向に複数本設けられている（以
下、ワード線の延在する方向を行方向という）。
ワード線WLは、後述するスイツチ用MISFETを
制御するためのものである。
DL，はデータ線であり、列方向に延在し、
行方向に複数本設けられている（以下、データ線
の延在する方向を列方向という）。このデータ線
DL，は、後述するメモリセルと書込回路又は
読出回路との間で情報となる電荷を伝達するため
のものである。
行方向に複数本設けられている（以下、データ線
の延在する方向を列方向という）。このデータ線
DL，は、後述するメモリセルと書込回路又は
読出回路との間で情報となる電荷を伝達するため
のものである。
Q1，Q2はMISFETであり、一端が後述する抵
抗素子を介して電源電圧用配線Vcc（例えば、5.0
［Ｖ］）、他方のMISFETQ2，Q1のゲート電極及び
スイツチ用MISFETに接続され、他端が基準電
圧用配線Vss（例えば、０［Ｖ］）に接続されてい
る。
抗素子を介して電源電圧用配線Vcc（例えば、5.0
［Ｖ］）、他方のMISFETQ2，Q1のゲート電極及び
スイツチ用MISFETに接続され、他端が基準電
圧用配線Vss（例えば、０［Ｖ］）に接続されてい
る。
R1，R2は抵抗素子である。この抵抗素子R1，
R2は、電源電圧用配線Vccから流れる電流量を制
御し、書き込まれた情報を安定に保持するための
ものである。抵抗素子R1，R2は、後述するがセ
ルフバイアスされるようになつている。
R2は、電源電圧用配線Vccから流れる電流量を制
御し、書き込まれた情報を安定に保持するための
ものである。抵抗素子R1，R2は、後述するがセ
ルフバイアスされるようになつている。
一対の入出力端子を有するフリツプフロツプ回
路は、２つのMISFETQ1，Q2と抵抗素子R1，R2
とによつて構成されている。このフリツプフロツ
プ回路は、前記データ線DL，から伝達される
“１”，“０”の情報を蓄積するためのものである。
路は、２つのMISFETQ1，Q2と抵抗素子R1，R2
とによつて構成されている。このフリツプフロツ
プ回路は、前記データ線DL，から伝達される
“１”，“０”の情報を蓄積するためのものである。
Qs1，Qs2はスイツチ用MISFETであり、一端
がデータ線DL，に接続され、他端が前記フリ
ツプフロツプ回路の一対の入出力端子に接続され
ている。このスイツチ用MISFETQs1，Qs2は、
ワード線WLによつて制御され、フリツプフロツ
プ回路とデータ線DL，との間でスイツチ機能
をするためのものである。
がデータ線DL，に接続され、他端が前記フリ
ツプフロツプ回路の一対の入出力端子に接続され
ている。このスイツチ用MISFETQs1，Qs2は、
ワード線WLによつて制御され、フリツプフロツ
プ回路とデータ線DL，との間でスイツチ機能
をするためのものである。
Ｃは情報蓄積用容量（寄生容量）であり、主と
して、一方のMISFETQ1，Q2のゲート電極及び
他方のMISFETQ2，Q1の一方の半導体領域（ソ
ース領域又はドレイン領域）に付加されている。
この情報蓄積用容量Ｃは、メモリセルの情報とな
る電荷を蓄積するためのものである。
して、一方のMISFETQ1，Q2のゲート電極及び
他方のMISFETQ2，Q1の一方の半導体領域（ソ
ース領域又はドレイン領域）に付加されている。
この情報蓄積用容量Ｃは、メモリセルの情報とな
る電荷を蓄積するためのものである。
SRAMのメモリセルは、一対の入出力端子を
有するフリツプフロツプ回路とスイツチ用
MISFETQs1，Qs2とによつて構成されている。
そして、メモリセルは、ワード線WLとデータ線
DL，との所定交差部に複数配置されて設けら
れており、メモリセルアレイを構成している。
有するフリツプフロツプ回路とスイツチ用
MISFETQs1，Qs2とによつて構成されている。
そして、メモリセルは、ワード線WLとデータ線
DL，との所定交差部に複数配置されて設けら
れており、メモリセルアレイを構成している。
次に、本実施例の具体的な構成について説明す
る。
る。
第２図は、本発明の一実施例を説明するための
SRAMのメモリセルを示す要部平面図、第３図
は、第２図の−切断線における断面図であ
る。なお、第２図及び後述する第４図乃至第６図
に示す平面図は、本実施例の構成をわかり易すく
するために、各導電層間に設けられるフイールド
絶縁膜以外の絶縁膜は図示しない。
SRAMのメモリセルを示す要部平面図、第３図
は、第２図の−切断線における断面図であ
る。なお、第２図及び後述する第４図乃至第６図
に示す平面図は、本実施例の構成をわかり易すく
するために、各導電層間に設けられるフイールド
絶縁膜以外の絶縁膜は図示しない。
第２図及び第３図において、１は単結晶シリコ
ンからなるn-型の半導体基板である。この半導
体基板１は、SRAMを構成するためのものであ
る。
ンからなるn-型の半導体基板である。この半導
体基板１は、SRAMを構成するためのものであ
る。
２はp-型のウエル領域であり、半導体基板１
の所定主面部に設けられている。このウエル領域
２は、相補型のMISFETを構成するためのもの
である。
の所定主面部に設けられている。このウエル領域
２は、相補型のMISFETを構成するためのもの
である。
３はフイールド絶縁膜であり、半導体素子形成
領域間の半導体基板１及びウエル領域２の主面上
部に設けられている。このフイールド絶縁膜３
は、半導体素子間を電気的に分離するためのもの
である。
領域間の半導体基板１及びウエル領域２の主面上
部に設けられている。このフイールド絶縁膜３
は、半導体素子間を電気的に分離するためのもの
である。
メモリセルを構成するMISFETQ1，Q2及びス
イツチ用MISFETQs1，Qs2は、フイールド絶縁
膜３によつてその周囲を囲まれ規定されている。
そして、MISFETQ2とスイツチ用MISFETQs2
とは、交差結合をするために、一体的にフイール
ド絶縁膜３によつて規定されている。
MISFETQ1とスイツチ用MISFETQs1とは、前
記MISFETQ2とスイツチ用MISFETQs2とに対
して交差する位置に分離してフイールド絶縁膜３
によつて規定されている。MISFETQ1とスイツ
チ用MISFETQs1とは、フイールド絶縁膜３の上
部に設けられる導電層により交差結合が施される
ようになつている。
イツチ用MISFETQs1，Qs2は、フイールド絶縁
膜３によつてその周囲を囲まれ規定されている。
そして、MISFETQ2とスイツチ用MISFETQs2
とは、交差結合をするために、一体的にフイール
ド絶縁膜３によつて規定されている。
MISFETQ1とスイツチ用MISFETQs1とは、前
記MISFETQ2とスイツチ用MISFETQs2とに対
して交差する位置に分離してフイールド絶縁膜３
によつて規定されている。MISFETQ1とスイツ
チ用MISFETQs1とは、フイールド絶縁膜３の上
部に設けられる導電層により交差結合が施される
ようになつている。
４はｐ型のチヤネルストツパ領域であり、フイ
ールド絶縁膜３下部のウエル領域２の主面部に設
けられている。このチヤネルストツパ領域４は、
寄生MISFETを防止し、半導体素子間を電気的
により分離するためのものである。
ールド絶縁膜３下部のウエル領域２の主面部に設
けられている。このチヤネルストツパ領域４は、
寄生MISFETを防止し、半導体素子間を電気的
により分離するためのものである。
５は絶縁膜であり、半導体素子形成領域となる
半導体基板１及びウエル領域２の主面上部に設け
られている。この絶縁膜５は、主として、
MISFETのゲート絶縁膜を構成するためのもの
である。
半導体基板１及びウエル領域２の主面上部に設け
られている。この絶縁膜５は、主として、
MISFETのゲート絶縁膜を構成するためのもの
である。
６は接続孔であり、所定部の絶縁膜５を除去し
て設けられている。この接続孔６は、半導体素子
（半導体領域）と配線（半導体領域を形成するた
めに不純物導入用マスクとして用いる導電層）と
を電気的に接続するためのものである。
て設けられている。この接続孔６は、半導体素子
（半導体領域）と配線（半導体領域を形成するた
めに不純物導入用マスクとして用いる導電層）と
を電気的に接続するためのものである。
７Ａ乃至７Ｄは導電層であり、フイールド絶縁
膜３又は絶縁膜５の所定上部に延在して設けられ
ている。
膜３又は絶縁膜５の所定上部に延在して設けられ
ている。
導電層７Ａは、スイツチ用MISFETQs1，Qs2
形成領域の絶縁膜５上部に設けられ、フイールド
絶縁膜３上部を行方向に延在して設けられてい
る。この導電層７Ａは、スイツチ用
MISFETQs1，Qs2形成領域でゲート電極を構成
し、それ以外の部分では、ワード線WLを構成す
るためのものである。
形成領域の絶縁膜５上部に設けられ、フイールド
絶縁膜３上部を行方向に延在して設けられてい
る。この導電層７Ａは、スイツチ用
MISFETQs1，Qs2形成領域でゲート電極を構成
し、それ以外の部分では、ワード線WLを構成す
るためのものである。
導電層７Ｂは、接続孔６を通してフリツプフロ
ツプ回路を構成するMISFETQ1，Q2の一方の半
導体領域と電気的に接続するように設けられ、導
電層７Ａと同様に、フイールド絶縁膜３上部を行
方向に延在して設けられている。この導電層７Ｂ
は、行方向に配置される複数のメモリセルのそれ
ぞれの一方の半導体領域に接続される基準電圧用
配線Vssを構成するためのものである。
ツプ回路を構成するMISFETQ1，Q2の一方の半
導体領域と電気的に接続するように設けられ、導
電層７Ａと同様に、フイールド絶縁膜３上部を行
方向に延在して設けられている。この導電層７Ｂ
は、行方向に配置される複数のメモリセルのそれ
ぞれの一方の半導体領域に接続される基準電圧用
配線Vssを構成するためのものである。
導電層７Ａと導電層７Ｂとは、同一導電性材料
で、同一導電層に設けられており、それらが交差
しないように、互に離隔し、略平行に設けられて
いる。
で、同一導電層に設けられており、それらが交差
しないように、互に離隔し、略平行に設けられて
いる。
導電層７Ｃは、一端部が、接続孔６を通してス
イツチ用MISFETQs1の半導体領域と電気的に接
続し、他端部が、フイールド絶縁膜３及び一方の
MISFETQ2形成領域の絶縁膜５上部を延在し、
接続孔６を通して他方のMISFETQ1の半導体領
域と電気的に接続するように設けられている。こ
の導電層７Ｃは、絶縁膜５上部でMISFETQ2の
ゲート電極を構成し、かつ、スイツチ用
MISFETQs1と他方のMISFETQ1との交差結合
するためのものである。
イツチ用MISFETQs1の半導体領域と電気的に接
続し、他端部が、フイールド絶縁膜３及び一方の
MISFETQ2形成領域の絶縁膜５上部を延在し、
接続孔６を通して他方のMISFETQ1の半導体領
域と電気的に接続するように設けられている。こ
の導電層７Ｃは、絶縁膜５上部でMISFETQ2の
ゲート電極を構成し、かつ、スイツチ用
MISFETQs1と他方のMISFETQ1との交差結合
するためのものである。
導電層７Ｄは、一端部が、接続孔６を通してス
イツチ用MISFETQs2の半導体領域と電気的に接
続し、他端部が、フイールド絶縁膜３及び他方の
MISFETQ1形成領域の絶縁膜５上部を延在する
ように設けられている。この導電層７Ｄは、絶縁
膜５上部でMISFETQ1のゲート電極を構成する
ためのものである。スイツチ用MISFETQs2と
MISFETQ2とは、前述したように、半導体領域
を一体的に構成してあるので、この導電層で交差
結合させる必要はない。なお、スイツチ用
MISFETQs2とMISFETQ2とは、スイツチ用
MISFETQs1とMISFETQ1の交差結合と同様に、
導電層７Ｄを所定の形状にして交差結合させても
よい。
イツチ用MISFETQs2の半導体領域と電気的に接
続し、他端部が、フイールド絶縁膜３及び他方の
MISFETQ1形成領域の絶縁膜５上部を延在する
ように設けられている。この導電層７Ｄは、絶縁
膜５上部でMISFETQ1のゲート電極を構成する
ためのものである。スイツチ用MISFETQs2と
MISFETQ2とは、前述したように、半導体領域
を一体的に構成してあるので、この導電層で交差
結合させる必要はない。なお、スイツチ用
MISFETQs2とMISFETQ2とは、スイツチ用
MISFETQs1とMISFETQ1の交差結合と同様に、
導電層７Ｄを所定の形状にして交差結合させても
よい。
導電層７Ａ乃至７Ｄは、半導体領域よりも低い
抵抗値の導電性材料である。多結晶シリコンの上
部にシリコンと高融点金属との化合物であるシリ
サイドを設けたポリサイド（MoSi2，TiSi2，
TaSi2，WSi2／polySi）で構成する。また、導電
層７Ａ乃至７Ｄは、その導電性材料として、シリ
サイド（MoSi2，TiSi2，TaSi2，WSi2）、高融点
金属（Mo，Ti，Ta，Ｗ）等で構成してもよい。
抵抗値の導電性材料である。多結晶シリコンの上
部にシリコンと高融点金属との化合物であるシリ
サイドを設けたポリサイド（MoSi2，TiSi2，
TaSi2，WSi2／polySi）で構成する。また、導電
層７Ａ乃至７Ｄは、その導電性材料として、シリ
サイド（MoSi2，TiSi2，TaSi2，WSi2）、高融点
金属（Mo，Ti，Ta，Ｗ）等で構成してもよい。
導電層７Ａ乃至７Ｄは、ポリサイド、シリサイ
ド、高融点金属等の導電性材料で構成することに
より、数［Ω／□］程度の抵抗値にすることがで
きる。これによつて、導電層７Ｂ（基準電圧用配
線Vss）は、半導体領域で構成した場合に比べ、
その抵抗値が１桁程度小さくなり、特に、メモリ
セルアレイおける行方向の占有面積を著しく低減
することができる。さらに、所定毎のメモリセル
間にアルミニウム配線を走らせ、導電層７Ｂと接
続してその電位の変動を抑制する等の必要がある
が、導電層７Ｂは、その抵抗値が低く、前記アル
ミニウム配線の本数を低減することができるの
で、特に、メモリセルアレイにおける列方向の集
積度を向上することができる。
ド、高融点金属等の導電性材料で構成することに
より、数［Ω／□］程度の抵抗値にすることがで
きる。これによつて、導電層７Ｂ（基準電圧用配
線Vss）は、半導体領域で構成した場合に比べ、
その抵抗値が１桁程度小さくなり、特に、メモリ
セルアレイおける行方向の占有面積を著しく低減
することができる。さらに、所定毎のメモリセル
間にアルミニウム配線を走らせ、導電層７Ｂと接
続してその電位の変動を抑制する等の必要がある
が、導電層７Ｂは、その抵抗値が低く、前記アル
ミニウム配線の本数を低減することができるの
で、特に、メモリセルアレイにおける列方向の集
積度を向上することができる。
また、導電層７Ｂは、抵抗値が低いので、メモ
リセルを流れる電流によつてその電位に変動を生
じることを抑制することができる。これによつ
て、情報の書き込み及び読み出し動作におけるマ
ージンを大きくすることができるので、誤動作を
防止することができる。
リセルを流れる電流によつてその電位に変動を生
じることを抑制することができる。これによつ
て、情報の書き込み及び読み出し動作におけるマ
ージンを大きくすることができるので、誤動作を
防止することができる。
また、低い抵抗値の導電層７Ｃを延在してフリ
ツプフロツプ回路の交差結合をすることにより、
導電層７Ｃと導電層７Ｄとの間に交差結合のため
の導電層を同一導電層又は異なる導電層で設ける
必要がなくなるので、それらの間の距離
（MISFETQ1、Q2のゲート電極間ピツチの縮小）
をすることができる。これによつて、フリツプフ
ロツプ回路、すなわち、メモリセルの占有面積を
縮小することができるので、特に、メモリセルア
レイにおける列方向の集積度を向上することがで
きる。
ツプフロツプ回路の交差結合をすることにより、
導電層７Ｃと導電層７Ｄとの間に交差結合のため
の導電層を同一導電層又は異なる導電層で設ける
必要がなくなるので、それらの間の距離
（MISFETQ1、Q2のゲート電極間ピツチの縮小）
をすることができる。これによつて、フリツプフ
ロツプ回路、すなわち、メモリセルの占有面積を
縮小することができるので、特に、メモリセルア
レイにおける列方向の集積度を向上することがで
きる。
導電層７Ａ乃至７Ｄは、製造工程における第１
層目の導電層形成工程により形成される。
層目の導電層形成工程により形成される。
８はn-型の半導体領域であり、スイツチ用
MISFETQs1，Qs2，MISFETQ1，Q2形成領域と
なる導電層７Ａ，７Ｃ，７Ｄの両側部、（ソース
領域又はドレイン領域とチヤネルが形成される領
域との間）のウエル領域２の主面部に設けられて
いる。この半導体領域８は、LDD（Ｌightly Ｄ
oped Ｄrain）構造を構成するためのものであ
る。
MISFETQs1，Qs2，MISFETQ1，Q2形成領域と
なる導電層７Ａ，７Ｃ，７Ｄの両側部、（ソース
領域又はドレイン領域とチヤネルが形成される領
域との間）のウエル領域２の主面部に設けられて
いる。この半導体領域８は、LDD（Ｌightly Ｄ
oped Ｄrain）構造を構成するためのものであ
る。
この半導体領域８は、後述する実質的なソース
領域又はドレイン領域となる半導体領域に比べて
低い不純物濃度を有している。これによつて、半
導体領域８とウエル領域とのpn接合部における
電界強度を緩和できるので、MISFETのpn接合
耐圧（ソース又はドレイン耐圧）を向上すること
ができる。
領域又はドレイン領域となる半導体領域に比べて
低い不純物濃度を有している。これによつて、半
導体領域８とウエル領域とのpn接合部における
電界強度を緩和できるので、MISFETのpn接合
耐圧（ソース又はドレイン耐圧）を向上すること
ができる。
また、半導体領域８は、接合深さ（xj）を浅く
形成するので、ゲート電極下部（チヤネルが形成
される領域）への回り込みを小さくすることがで
きる。これによつて、短チヤネル効果を抑制する
ことができる。
形成するので、ゲート電極下部（チヤネルが形成
される領域）への回り込みを小さくすることがで
きる。これによつて、短チヤネル効果を抑制する
ことができる。
半導体領域８は、主として、導電層７Ａ，７
Ｃ，７Ｄを不純物導入用マスクとして用い、イオ
ン注入技術によつて形成するので、導電層７Ａ，
７Ｃ，７Ｄに対して自己整合で構成される。
Ｃ，７Ｄを不純物導入用マスクとして用い、イオ
ン注入技術によつて形成するので、導電層７Ａ，
７Ｃ，７Ｄに対して自己整合で構成される。
９は不純物導入用マスクであり、導電層７Ａ乃
至７Ｄの両側部にそれらに対して自己整合で設け
られている。この不純物導入用マスク９は、実質
的なソース領域又はドレイン領域を構成するのに
使用されるもので、主として、LDD構造を構成
するためのものである。なお、不純物導入用マス
ク９は、後述するn+型の半導体領域及びp+型の
半導体領域を構成した後に除去し、SRAMの完
成時にはなくてもよい。
至７Ｄの両側部にそれらに対して自己整合で設け
られている。この不純物導入用マスク９は、実質
的なソース領域又はドレイン領域を構成するのに
使用されるもので、主として、LDD構造を構成
するためのものである。なお、不純物導入用マス
ク９は、後述するn+型の半導体領域及びp+型の
半導体領域を構成した後に除去し、SRAMの完
成時にはなくてもよい。
１０はn+型の半導体領域であり、導電層７Ａ，
７Ｃ，７Ｄの両側部の絶縁膜５を介したウエル領
域２主面部、又は、導電層７Ｂ，７Ｃ，７Ｄの下
部の接続孔６部のウエル領域２主面部に設けられ
ている。この半導体領域１０は、MISFETの実
質的なソース領域又はドレイン領域、或いは、フ
リツプフロツプ回路の交差結合用配線を構成する
ためのものである。
７Ｃ，７Ｄの両側部の絶縁膜５を介したウエル領
域２主面部、又は、導電層７Ｂ，７Ｃ，７Ｄの下
部の接続孔６部のウエル領域２主面部に設けられ
ている。この半導体領域１０は、MISFETの実
質的なソース領域又はドレイン領域、或いは、フ
リツプフロツプ回路の交差結合用配線を構成する
ためのものである。
半導体領域１０は、前記不純物導入用マスク９
を用い、イオン注入技術で不純物を導入して形成
するので、不純物導入用マスク９、又は、導電層
７Ａ乃至７Ｄに対して自己整合で構成される。
を用い、イオン注入技術で不純物を導入して形成
するので、不純物導入用マスク９、又は、導電層
７Ａ乃至７Ｄに対して自己整合で構成される。
１１はp+型の半導体領域であり、所定の半導
体領域１０下部のウエル領域２主面部に、半導体
領域１０と接触して設けられている。
体領域１０下部のウエル領域２主面部に、半導体
領域１０と接触して設けられている。
この半導体領域１１は、特に、フリツプフロツ
プ回路のMISFETQ1，Q2の半導体領域１０の下
部、スイツチ用MISFETQs1，Qs2の一方の半導
体領域１０の下部（第２図では、１１（p+）と
表示して点線で囲まれた領域の半導体領域１０下
部）に設けられている。すなわち、半導体領域１
１は、メモリセルにおける情報となる電荷の蓄積
量を増大させるのに寄与する部分に設けられてい
る。半導体領域１１は、ウエル領域２と半導体領
域１０とのpn接合に比べて不純物濃度が高いも
の同志のpn接合であり、接合容量を増大させ、
情報蓄積用容量Ｃの情報となる電荷の蓄積量を増
大させている。この情報となる電荷の蓄積量を増
大させることによつて、アルフア（以下、αとい
う）線により生じるソフトエラーを防止すること
ができる。また、半導体領域１１は、ウエル領域
２に比べて高い不純物濃度で構成しているので、
α線により生じる少数キヤリアの不要な侵入を抑
制するバリア効果を高めることができ、前記と同
様にソフトエラーを防止することができる。
プ回路のMISFETQ1，Q2の半導体領域１０の下
部、スイツチ用MISFETQs1，Qs2の一方の半導
体領域１０の下部（第２図では、１１（p+）と
表示して点線で囲まれた領域の半導体領域１０下
部）に設けられている。すなわち、半導体領域１
１は、メモリセルにおける情報となる電荷の蓄積
量を増大させるのに寄与する部分に設けられてい
る。半導体領域１１は、ウエル領域２と半導体領
域１０とのpn接合に比べて不純物濃度が高いも
の同志のpn接合であり、接合容量を増大させ、
情報蓄積用容量Ｃの情報となる電荷の蓄積量を増
大させている。この情報となる電荷の蓄積量を増
大させることによつて、アルフア（以下、αとい
う）線により生じるソフトエラーを防止すること
ができる。また、半導体領域１１は、ウエル領域
２に比べて高い不純物濃度で構成しているので、
α線により生じる少数キヤリアの不要な侵入を抑
制するバリア効果を高めることができ、前記と同
様にソフトエラーを防止することができる。
また、半導体領域１１は、前記不純物導入用マ
スク９を用い、イオン注入技術で不純物を導入し
て形成するので、チヤネルが形成される領域に達
しないように構成され、不純物導入用マスク９、
又は、導電層７Ｃ，７Ｄに対して自己整合で構成
される。これによつて、半導体領域１１を構成す
るための製造後退におけるマスク合せ余裕度を必
要としなくなるので、SRAMの集積度を向上す
ることができる。
スク９を用い、イオン注入技術で不純物を導入し
て形成するので、チヤネルが形成される領域に達
しないように構成され、不純物導入用マスク９、
又は、導電層７Ｃ，７Ｄに対して自己整合で構成
される。これによつて、半導体領域１１を構成す
るための製造後退におけるマスク合せ余裕度を必
要としなくなるので、SRAMの集積度を向上す
ることができる。
また、半導体領域１１を構成する不純物（例え
ば、ボロンイオン）は、半導体領域１０を構成す
る不純物（例えば、ヒ素イオン）に比べて拡散速
度が速く、同一の不純物導入用マスク９を使用す
るので、半導体領域１１は、半導体領域１０にそ
つて或いは半導体領域１０を包み込むように設け
られる。これによつて、半導体領域１１と半導体
領域１０とのpn接合面積を増大させることがで
きるので、接合容量をより増大又はバリア効果を
より高めることができる。
ば、ボロンイオン）は、半導体領域１０を構成す
る不純物（例えば、ヒ素イオン）に比べて拡散速
度が速く、同一の不純物導入用マスク９を使用す
るので、半導体領域１１は、半導体領域１０にそ
つて或いは半導体領域１０を包み込むように設け
られる。これによつて、半導体領域１１と半導体
領域１０とのpn接合面積を増大させることがで
きるので、接合容量をより増大又はバリア効果を
より高めることができる。
また、半導体領域１１は、少なくとも半導体領
域８下部、すなわち、半導体領域１０とウエル領
域２とのpn接合部からチヤネルが形成される領
域に伸びる空乏領域を抑制する部分に設けられて
いる。これによつて、ソース領域及びドレイン領
域間となる半導体領域１０間の空乏領域の結合を
防止することができるので、パンチスルーを防止
することができる。このパンチスルーを防止する
ことによつて、短チヤネル効果を低減することが
できる。
域８下部、すなわち、半導体領域１０とウエル領
域２とのpn接合部からチヤネルが形成される領
域に伸びる空乏領域を抑制する部分に設けられて
いる。これによつて、ソース領域及びドレイン領
域間となる半導体領域１０間の空乏領域の結合を
防止することができるので、パンチスルーを防止
することができる。このパンチスルーを防止する
ことによつて、短チヤネル効果を低減することが
できる。
なお、半導体領域１１は、単にバリア効果を高
めるために使用してもよく、その場合には、半導
体領域１０と適度に離隔させる。
めるために使用してもよく、その場合には、半導
体領域１０と適度に離隔させる。
また、半導体領域１０を導電層７Ａ乃至７Ｃを
不純物導入用マスクとして構成し半導体領域１１
を不純物導入用マスク９を用いて構成し、半導体
領域８を設けなくともよい。
不純物導入用マスクとして構成し半導体領域１１
を不純物導入用マスク９を用いて構成し、半導体
領域８を設けなくともよい。
スイツチ用MISFETQs1，Qs2は、主として、
ウエル領域２、絶縁膜５、導電層７Ａ、一対の半
導体領域８、一対の半導体領域１０及び半導体領
域１１によつて構成されている。
ウエル領域２、絶縁膜５、導電層７Ａ、一対の半
導体領域８、一対の半導体領域１０及び半導体領
域１１によつて構成されている。
MISFETQ1は、主として、ウエル領域２、絶
縁膜５、導電層７Ｄ、一対の半導体領域８、一対
の半導体領域１０及び半導体領域１１によつて構
成されている。
縁膜５、導電層７Ｄ、一対の半導体領域８、一対
の半導体領域１０及び半導体領域１１によつて構
成されている。
MISFETQ2は、主として、ウエル領域２、絶
縁膜５、導電層７Ｃ、一対の半導体領域８、一対
の半導体領域１０及び半導体領域１１によつて構
成されている。
縁膜５、導電層７Ｃ、一対の半導体領域８、一対
の半導体領域１０及び半導体領域１１によつて構
成されている。
１２は絶縁膜であり、導電層７Ａ乃至７Ｄ、半
導体領域１０等を覆うように設けられている。こ
の絶縁膜１２は、導電層７Ａ乃至７Ｄ、半導体領
域１０等とその上部に設けられる導電層とを電気
的に分離するためのものである。
導体領域１０等を覆うように設けられている。こ
の絶縁膜１２は、導電層７Ａ乃至７Ｄ、半導体領
域１０等とその上部に設けられる導電層とを電気
的に分離するためのものである。
また、半導体流域１１は、絶縁膜１２を通して
形成してもよい。
形成してもよい。
また、絶縁膜１２は、抵抗素子R1，R2をセル
フバイアスさせるMIS型構造を構成するためのゲ
ート絶縁膜として、さらに、情報蓄積用容量Ｃを
構成するための絶縁膜として使用される。
フバイアスさせるMIS型構造を構成するためのゲ
ート絶縁膜として、さらに、情報蓄積用容量Ｃを
構成するための絶縁膜として使用される。
１３は接続孔であり、所定の導電層７Ｃ，７Ｄ
及び半導体領域１０上部の絶縁膜１２を除去して
設けられている。この接続孔１３は、所定の導電
層７Ｃ，７Ｄ及び半導体領域１０とその上部に設
けられる導電層とを電気的に接続するためのもの
である。
及び半導体領域１０上部の絶縁膜１２を除去して
設けられている。この接続孔１３は、所定の導電
層７Ｃ，７Ｄ及び半導体領域１０とその上部に設
けられる導電層とを電気的に接続するためのもの
である。
１４Ａは導電層であり、導電層７Ｂ（基準電圧
用配線Vss）と重ね合わされ、かつ、絶縁膜１２
上部を導電層７Ｂと略同様の行方向に延在して設
けられている。この導電層１４Ａは、行方向に配
置されるメモリセルのそれぞれに接続される電源
電圧用配線Vccを構成するためのものである。
用配線Vss）と重ね合わされ、かつ、絶縁膜１２
上部を導電層７Ｂと略同様の行方向に延在して設
けられている。この導電層１４Ａは、行方向に配
置されるメモリセルのそれぞれに接続される電源
電圧用配線Vccを構成するためのものである。
導電層１４Ａ（電源電圧用配線Vcc）と導電層
７Ｂ（基準電圧用配線Vss）とを絶縁膜１２を介
在させて重ね合わせたことによつて、情報蓄積用
容量Ｃの情報となる電荷の蓄積量を増大すること
ができる。この情報蓄積用容量Ｃの蓄積量の増大
は、導電層１４Ａと半導体領域で構成した基準電
圧用配線とを重ね合わせたものに比べて、絶縁膜
の膜厚が薄くなるので、大きなものにすることが
できる。情報蓄積用容量Ｃの蓄積量の増大によつ
て、α線により生じるソフトエラーを防止するこ
とができる。
７Ｂ（基準電圧用配線Vss）とを絶縁膜１２を介
在させて重ね合わせたことによつて、情報蓄積用
容量Ｃの情報となる電荷の蓄積量を増大すること
ができる。この情報蓄積用容量Ｃの蓄積量の増大
は、導電層１４Ａと半導体領域で構成した基準電
圧用配線とを重ね合わせたものに比べて、絶縁膜
の膜厚が薄くなるので、大きなものにすることが
できる。情報蓄積用容量Ｃの蓄積量の増大によつ
て、α線により生じるソフトエラーを防止するこ
とができる。
また、導電層７Ｂの所定部を、その他の部分よ
りも大きな面積で構成し、導電層１４Ａの所定部
を、その他の部分よりも大きな面積で構成し、導
電層７Ｂの所定部と導電層１４Ａの所定部とを重
ね合わせて、さらに情報蓄積用容量Ｃの蓄積量を
増大させてもよい。
りも大きな面積で構成し、導電層１４Ａの所定部
を、その他の部分よりも大きな面積で構成し、導
電層７Ｂの所定部と導電層１４Ａの所定部とを重
ね合わせて、さらに情報蓄積用容量Ｃの蓄積量を
増大させてもよい。
１４Ｂは抵抗素子であり、一端部が導電層１４
Ａに電気的に接続され、他端部が接続孔６，１３
を通して導電層７Ｃ、半導体領域１０又は導電層
７Ｄ、半導体領域１０に電気的に接続されてい
る。この抵抗素子１４Ｂは、抵抗素子R1，R2を
構成するためのものである。
Ａに電気的に接続され、他端部が接続孔６，１３
を通して導電層７Ｃ、半導体領域１０又は導電層
７Ｄ、半導体領域１０に電気的に接続されてい
る。この抵抗素子１４Ｂは、抵抗素子R1，R2を
構成するためのものである。
抵抗素子１４Ｂは、絶縁膜１２を介して、導電
層７Ｃ又は導電層７Ｄと重ね合わされ、略同様の
列方向に延在して設けられている。すなわち、導
電層７Ｃ又は導電層７Ｄをゲート電極、絶縁膜１
２を絶縁物、抵抗素子１４Ｂを半導体とするMIS
型構造を構成している。これは、MISFETQ1の
導電層７Ｄ（ゲート電極）が“High”レベルの電
位に印加され、MISFETQ2の導電層７Ｃ（ゲート
電極）が“Low”レベルの電位に印加された時
に、抵抗素子１４Ｂ，R2は、電源電圧用配線Vcc
からの電流が流れ易すくなり、抵抗素子１４Ｂ，
R1は、電源電圧用配線Vccからの電流が流れ易に
くくなる（セルフバイアス）。すなわち、抵抗素
子１４Ｂ，R1，R2は、メモリセルに書き込まれ
た情報（電圧）によつてその抵抗値を変化させ、
“１”，“０”の電圧差を明確にする方向に電流を
供給することができるので、情報となる電荷を安
定に保持することができる。
層７Ｃ又は導電層７Ｄと重ね合わされ、略同様の
列方向に延在して設けられている。すなわち、導
電層７Ｃ又は導電層７Ｄをゲート電極、絶縁膜１
２を絶縁物、抵抗素子１４Ｂを半導体とするMIS
型構造を構成している。これは、MISFETQ1の
導電層７Ｄ（ゲート電極）が“High”レベルの電
位に印加され、MISFETQ2の導電層７Ｃ（ゲート
電極）が“Low”レベルの電位に印加された時
に、抵抗素子１４Ｂ，R2は、電源電圧用配線Vcc
からの電流が流れ易すくなり、抵抗素子１４Ｂ，
R1は、電源電圧用配線Vccからの電流が流れ易に
くくなる（セルフバイアス）。すなわち、抵抗素
子１４Ｂ，R1，R2は、メモリセルに書き込まれ
た情報（電圧）によつてその抵抗値を変化させ、
“１”，“０”の電圧差を明確にする方向に電流を
供給することができるので、情報となる電荷を安
定に保持することができる。
導電層１４Ａ及び抵抗素子１４Ｂは、製造工程
における第２層目の導電層形成工程によつて形成
され、例えば、化学的気相析出（以下、CVDと
いう）技術で形成した多結晶シリコンで構成す
る。そして、導電層１４Ａは、多結晶シリコンに
抵抗値を低減するための不純物を導入し、抵抗素
子１４Ｂは、多結晶シリコンのまま又はそれに適
度に導電層１４Ａよりも少ない量の不純物を導入
して形成する。この前記導電層１４Ａを構成する
不純物の導入は、例えば、ヒ素イオンを用い、イ
オン注入技術で導入する。イオン注入技術による
不純物の導入は、不純物濃度依存性がないので、
熱拡散技術に比べ、導電層１４Ａの抵抗値の制御
性は極めて良好になる。
における第２層目の導電層形成工程によつて形成
され、例えば、化学的気相析出（以下、CVDと
いう）技術で形成した多結晶シリコンで構成す
る。そして、導電層１４Ａは、多結晶シリコンに
抵抗値を低減するための不純物を導入し、抵抗素
子１４Ｂは、多結晶シリコンのまま又はそれに適
度に導電層１４Ａよりも少ない量の不純物を導入
して形成する。この前記導電層１４Ａを構成する
不純物の導入は、例えば、ヒ素イオンを用い、イ
オン注入技術で導入する。イオン注入技術による
不純物の導入は、不純物濃度依存性がないので、
熱拡散技術に比べ、導電層１４Ａの抵抗値の制御
性は極めて良好になる。
また、イオン注入技術による不純物の導入は、
熱拡散技術に比べて、不純物導入用マスク下部へ
の回り込みが小さいので、加工寸法の余裕度を低
減することができ、抵抗素子１４Ｂの縮小又は抵
抗素子１４Ｂを充分に長く構成することができ
る。
熱拡散技術に比べて、不純物導入用マスク下部へ
の回り込みが小さいので、加工寸法の余裕度を低
減することができ、抵抗素子１４Ｂの縮小又は抵
抗素子１４Ｂを充分に長く構成することができ
る。
また、第２層目の導電層形成工程では、フリツ
プフロツプ回路の交差結合等の配線を構成する必
要がなく、導電層１４Ａと抵抗素子１４Ｂとのマ
スク合せ余裕度を考慮するだけでよいので、抵抗
素子１４Ｂの縮小又は抵抗素子１４Ｂを導電層１
４Ａと接続孔１３との間で充分に長く構成するこ
とができる。
プフロツプ回路の交差結合等の配線を構成する必
要がなく、導電層１４Ａと抵抗素子１４Ｂとのマ
スク合せ余裕度を考慮するだけでよいので、抵抗
素子１４Ｂの縮小又は抵抗素子１４Ｂを導電層１
４Ａと接続孔１３との間で充分に長く構成するこ
とができる。
前記抵抗素子１４Ｂを充分に長く構成すること
により、その抵抗値を増大することができ、情報
を保持するために、抵抗素子１４Ｂから流れるス
タンバイ電流を小さくすることができる。
により、その抵抗値を増大することができ、情報
を保持するために、抵抗素子１４Ｂから流れるス
タンバイ電流を小さくすることができる。
また、前記抵抗素子１４Ｂを充分に長く構成す
ることにより、抵抗素子１４Ｂと導電層１４Ａと
の接合部、又は、抵抗素子１４Ｂと半導体領域１
０、導電層７Ｃ，７Ｄとの接合部から抵抗素子１
４Ｂの内部に形成される空乏領域間の結合を防止
することができる。これによつて、抵抗素子１４
Ｂにおけるパンチスルーを防止することができ
る。
ることにより、抵抗素子１４Ｂと導電層１４Ａと
の接合部、又は、抵抗素子１４Ｂと半導体領域１
０、導電層７Ｃ，７Ｄとの接合部から抵抗素子１
４Ｂの内部に形成される空乏領域間の結合を防止
することができる。これによつて、抵抗素子１４
Ｂにおけるパンチスルーを防止することができ
る。
イオン注入技術による不純物の導入は、抵抗値
の制御性が良いので、周辺回路、例えば、入力保
護回路の抵抗素子の構成に使用してもよく、又、
この入力保護回路の抵抗素子は、導電層１４Ａと
同一製造工程で、かつ、同程度の抵抗値で構成し
てもよい。
の制御性が良いので、周辺回路、例えば、入力保
護回路の抵抗素子の構成に使用してもよく、又、
この入力保護回路の抵抗素子は、導電層１４Ａと
同一製造工程で、かつ、同程度の抵抗値で構成し
てもよい。
１５は絶縁膜であり、導電層１４Ａ及び抵抗素
子１４Ｂ上部に設けられている。この絶縁膜１５
は、導電層１４Ａ及び抵抗素子１４Ｂとその上部
に設けられる導電層との電気的な分離をするため
のものである。
子１４Ｂ上部に設けられている。この絶縁膜１５
は、導電層１４Ａ及び抵抗素子１４Ｂとその上部
に設けられる導電層との電気的な分離をするため
のものである。
１６は接続孔であり、スイツチ用
MISFETQs1，Qs2の一方の半導体領域１０上部
の絶縁膜５，１２，１５を除去して設けられてい
る。この接続孔１６は、半導体領域１０と絶縁膜
１５の上部に設けられる導電層との電気的な接続
をするためのものである。
MISFETQs1，Qs2の一方の半導体領域１０上部
の絶縁膜５，１２，１５を除去して設けられてい
る。この接続孔１６は、半導体領域１０と絶縁膜
１５の上部に設けられる導電層との電気的な接続
をするためのものである。
１７は導電層であり、接続孔１６を通して所定
の半導体領域１０と電気的に接続し、絶縁膜１５
の上部を導電層７Ａ，７Ｂ，１４Ｂと交差するよ
うに列方向に延在し、導電層７Ｃ，７Ｄ、抵抗素
子１４Ｂと重ね合わされて設けられている。この
導電層１７は、データ線DL、を構成するため
のものである。そして、導電層７Ｃ，１７、抵抗
素子１４Ｂ又は導電層７Ｄ，１７、抵抗素子１４
Ｂを重ね合わせることにより、平面的な面積を縮
小することができるので、SRAMの集積度を向
上することができる。
の半導体領域１０と電気的に接続し、絶縁膜１５
の上部を導電層７Ａ，７Ｂ，１４Ｂと交差するよ
うに列方向に延在し、導電層７Ｃ，７Ｄ、抵抗素
子１４Ｂと重ね合わされて設けられている。この
導電層１７は、データ線DL、を構成するため
のものである。そして、導電層７Ｃ，１７、抵抗
素子１４Ｂ又は導電層７Ｄ，１７、抵抗素子１４
Ｂを重ね合わせることにより、平面的な面積を縮
小することができるので、SRAMの集積度を向
上することができる。
導電層１７は、製造工程における第３層目の導
電層形成工程により形成される。
電層形成工程により形成される。
このようにして構成されるメモリセルは、Xa
−Xa線又はXb−Xb線に略線対称で行方向に複
数配置され、Ya又はYbに略180［度］の回転角度
の回転対称で列方向に複数配置され、メモリセル
アレイを構成している。
−Xa線又はXb−Xb線に略線対称で行方向に複
数配置され、Ya又はYbに略180［度］の回転角度
の回転対称で列方向に複数配置され、メモリセル
アレイを構成している。
次に、本実施例の製造方法について説明する。
第４図乃至第１０図は、本発明の一実施例の製
造方法を説明するための各製造工程における
SRAMのメモリセルを示す図であり、第４図乃
至第６図は、その要部平面図、第７図乃至第１０
図は、その断面図である。なお、第７図は、第４
図の−切断線における断面を示し、第９図
は、第５図の−切断線における断面を示し、
第１０図は、第６図の−切断線における断面
を示している。
造方法を説明するための各製造工程における
SRAMのメモリセルを示す図であり、第４図乃
至第６図は、その要部平面図、第７図乃至第１０
図は、その断面図である。なお、第７図は、第４
図の−切断線における断面を示し、第９図
は、第５図の−切断線における断面を示し、
第１０図は、第６図の−切断線における断面
を示している。
まず、単結晶シリコンからなるn-型の半導体
基板１を用意する。この半導体基板１の所定の主
面部にp-型のウエル領域２を形成する。
基板１を用意する。この半導体基板１の所定の主
面部にp-型のウエル領域２を形成する。
前記ウエル領域２は、例えば、２×1012
［atoms／cm2］程度のBF2イオンを60［KeV］程度
のエネルギのイオン注入技術によつて導入し、引
き伸し拡散を施すことにより形成する。
［atoms／cm2］程度のBF2イオンを60［KeV］程度
のエネルギのイオン注入技術によつて導入し、引
き伸し拡散を施すことにより形成する。
そして、半導体基板１及びウエル領域２の所定
の主面上部に、フイールド絶縁膜３を形成し、ウ
エル領域２の所定の主面部に、ｐ型のチヤネルス
トツパ領域４を形成する。
の主面上部に、フイールド絶縁膜３を形成し、ウ
エル領域２の所定の主面部に、ｐ型のチヤネルス
トツパ領域４を形成する。
フイールド絶縁膜３は、選択的な熱酸化技術で
形成した酸化シリコン膜を用いる。
形成した酸化シリコン膜を用いる。
チヤネルストツパ領域４は、例えば、３×1013
［atoms／cm2］程度のBF2イオンを60［KeV］程度
のエネルギのイオン注入技術によつて導入し、フ
イールド絶縁膜３の熱酸化技術で引き伸し拡散を
施すことにより形成する。
［atoms／cm2］程度のBF2イオンを60［KeV］程度
のエネルギのイオン注入技術によつて導入し、フ
イールド絶縁膜３の熱酸化技術で引き伸し拡散を
施すことにより形成する。
次に、第４図及び第７図に示すように、半導体
素子形成領域となる半導体基板１及びウエル領域
２の主面上部に、絶縁膜５を形成する。
素子形成領域となる半導体基板１及びウエル領域
２の主面上部に、絶縁膜５を形成する。
絶縁膜５は、MISFETのゲート絶縁膜を構成
するように、例えば、熱酸化技術で形成した酸化
シリコン膜を用い、その膜厚を200〜300［オング
ストローム（以下、Ａという）］で形成する。
するように、例えば、熱酸化技術で形成した酸化
シリコン膜を用い、その膜厚を200〜300［オング
ストローム（以下、Ａという）］で形成する。
第４図及び第７図に示す絶縁膜５を形成する工
程の後に、絶縁膜５の所定部を除去し、接続孔６
を形成する。
程の後に、絶縁膜５の所定部を除去し、接続孔６
を形成する。
そして、フイールド絶縁膜３上部、絶縁膜５上
部又は接続孔６を通して所定のウエル領域２の主
面と接続するように、導電層７Ａ乃至７Ｄを形成
する。
部又は接続孔６を通して所定のウエル領域２の主
面と接続するように、導電層７Ａ乃至７Ｄを形成
する。
この導電層７Ａ乃至７Ｄは、例えば、CVD技
術で形成し、抵抗値を低減するためにリンイオン
を拡散した多結晶シリコン膜７ａと、その上部に
スパツタ技術で形成したモリブデンシリサイド膜
７ｂとで形成する。多結晶シリコン膜７ａの膜厚
は、例えば2000［Ａ］程度で形成し、モリブデン
シリサイド膜７ｂは、例えば、3000［Ａ］程度で
形成すればよい。
術で形成し、抵抗値を低減するためにリンイオン
を拡散した多結晶シリコン膜７ａと、その上部に
スパツタ技術で形成したモリブデンシリサイド膜
７ｂとで形成する。多結晶シリコン膜７ａの膜厚
は、例えば2000［Ａ］程度で形成し、モリブデン
シリサイド膜７ｂは、例えば、3000［Ａ］程度で
形成すればよい。
導電層７Ａ乃至７Ｄは、モリブデンシリサイド
７ｂで構成しているので、その抵抗値は、数
［Ω／□］程度にすることができる。また、導電
層７Ａ乃至７Ｄの上部のモリブデンシリサイド７
ｂは、下部の多結晶シリコン膜７ａに比べて不純
物イオンの透過率が小さい（不純物の阻止能力が
大きい）ので、特に、後の工程の半導体領域１１
を形成する不純物イオンの導入に際して、この不
純物イオンのチヤネルが形成される領域への漏れ
を防止できる。
７ｂで構成しているので、その抵抗値は、数
［Ω／□］程度にすることができる。また、導電
層７Ａ乃至７Ｄの上部のモリブデンシリサイド７
ｂは、下部の多結晶シリコン膜７ａに比べて不純
物イオンの透過率が小さい（不純物の阻止能力が
大きい）ので、特に、後の工程の半導体領域１１
を形成する不純物イオンの導入に際して、この不
純物イオンのチヤネルが形成される領域への漏れ
を防止できる。
なお、接続孔６を通して導電層７Ｂ，７Ｃ又は
７Ｄと接続されたウエル領域２の主面部は、図示
されていないが、多結晶シリコン膜７ａに導入さ
れたリンイオンが拡散し、ｎ型の半導体領域が形
成されるようになつている。
７Ｄと接続されたウエル領域２の主面部は、図示
されていないが、多結晶シリコン膜７ａに導入さ
れたリンイオンが拡散し、ｎ型の半導体領域が形
成されるようになつている。
次に、第８図に示すように、絶縁膜５を介した
導電層７Ａ，７Ｃ，７Ｄの両側部のウエル領域２
の主面部に、LDD構造を構成するために、n-型
の半導体領域８を形成する。
導電層７Ａ，７Ｃ，７Ｄの両側部のウエル領域２
の主面部に、LDD構造を構成するために、n-型
の半導体領域８を形成する。
半導体領域８は、導電層７Ａ，７，７Ｄ及びフ
イールド絶縁膜３を不純物導入用マスクとして用
い、例えば、１×1013［atoms／cm2］程度のリン
イオンを50［KeV］程度のエネルギのイオン注入
技術によつて導入し、引き伸し拡散を施して形成
する。
イールド絶縁膜３を不純物導入用マスクとして用
い、例えば、１×1013［atoms／cm2］程度のリン
イオンを50［KeV］程度のエネルギのイオン注入
技術によつて導入し、引き伸し拡散を施して形成
する。
第８図に示す半導体領域８を形成する工程の後
に、導電層７Ａ乃至７Ｄに対して自己整合でその
両側部に、不純物導入用マスク９を形成する。こ
の不純物導入用マスク９は、例えば、CVD技術
で形成した酸化シリコン膜に異方性エツチング技
術を施して形成する。また、不純物導入用マスク
９として、CVD技術で形成した多結晶シリコン
膜を用いてもよい。
に、導電層７Ａ乃至７Ｄに対して自己整合でその
両側部に、不純物導入用マスク９を形成する。こ
の不純物導入用マスク９は、例えば、CVD技術
で形成した酸化シリコン膜に異方性エツチング技
術を施して形成する。また、不純物導入用マスク
９として、CVD技術で形成した多結晶シリコン
膜を用いてもよい。
そして、不純物導入用マスク９を用いて、該不
純物導入用マスク９又は導電層７Ａ乃至７Ｄに対
して自己整合でウエル領域２の所定の主面部に
n+型の半導体領域１０を形成する。
純物導入用マスク９又は導電層７Ａ乃至７Ｄに対
して自己整合でウエル領域２の所定の主面部に
n+型の半導体領域１０を形成する。
この半導体領域１０は、MISFETのソース領
域又はドレイン領域を構成するように、例えば、
１×1016［atoms／cm2］程度のヒ素イオンを80
［KeV］程度のエネルギのイオン注入技術によつ
て導入し、引き伸し拡散を施して形成する。
域又はドレイン領域を構成するように、例えば、
１×1016［atoms／cm2］程度のヒ素イオンを80
［KeV］程度のエネルギのイオン注入技術によつ
て導入し、引き伸し拡散を施して形成する。
この後、主として、情報となる電荷の蓄積量を
増大させるp+型の不純物を導入するために、不
純物導入用マスク（図示していない）を形成す
る。
増大させるp+型の不純物を導入するために、不
純物導入用マスク（図示していない）を形成す
る。
そして、第５図及び第９図に示すように、この
不純物導入用マスク、導電層７Ｃ，７Ｄ及び前記
不純物導入用マスク９を用いて、該不純物導入用
マスク９又は導電層７Ｃ，７Ｄに対して自己整合
で所定の半導体領域１０下部のウエル領域２主面
部にp+型の半導体領域１１を形成する。
不純物導入用マスク、導電層７Ｃ，７Ｄ及び前記
不純物導入用マスク９を用いて、該不純物導入用
マスク９又は導電層７Ｃ，７Ｄに対して自己整合
で所定の半導体領域１０下部のウエル領域２主面
部にp+型の半導体領域１１を形成する。
半導体領域１１は、例えば、１×1013
［atoms／cm2］程度のボロンイオンを50［KeV］程
度のエネルギのイオン注入技術によつて導入し、
引き伸し拡散を施して形成する。この半導体領域
１１は不純物導入用マスク９を用いて導入される
ので、半導体領域１１のMISFETのチヤネルが
形成される領域側への拡散が、不純物導入用マス
ク９の膜厚に相当する分、減少される。また、半
導体領域１１を形成するボロンイオンは半導体領
域１０下に高エネルギのイオン注入技術で深く導
入されるが、このボロンイオンは、導電層７Ｃ，
７Ｄの夫々のモリブデンシリサイド７ｂでチヤネ
ルが形成される領域への導入が阻止される。
［atoms／cm2］程度のボロンイオンを50［KeV］程
度のエネルギのイオン注入技術によつて導入し、
引き伸し拡散を施して形成する。この半導体領域
１１は不純物導入用マスク９を用いて導入される
ので、半導体領域１１のMISFETのチヤネルが
形成される領域側への拡散が、不純物導入用マス
ク９の膜厚に相当する分、減少される。また、半
導体領域１１を形成するボロンイオンは半導体領
域１０下に高エネルギのイオン注入技術で深く導
入されるが、このボロンイオンは、導電層７Ｃ，
７Ｄの夫々のモリブデンシリサイド７ｂでチヤネ
ルが形成される領域への導入が阻止される。
なお、第５図において、半導体領域１１を形成
する不純物は、１１（p+）と表示する点線で囲
まれた領域内の絶縁膜５を通してウエル領域２の
主面部に導入される。この点線１１（p+）は、
前記不純物導入用マスクのパターンを示してい
る。
する不純物は、１１（p+）と表示する点線で囲
まれた領域内の絶縁膜５を通してウエル領域２の
主面部に導入される。この点線１１（p+）は、
前記不純物導入用マスクのパターンを示してい
る。
このとき、導電層７Ａ乃至７Ｄ、半導体領域
８，１０は、周辺回路を構成するMISFETの形
成工程と同一製造工程により形成されるようにな
つており、半導体領域１１を所定のn+型の半導
体領域下部、例えば、入力保護回路を構成する
MISFETのソース領域及びドレイン領域下部に
形成してもよい。
８，１０は、周辺回路を構成するMISFETの形
成工程と同一製造工程により形成されるようにな
つており、半導体領域１１を所定のn+型の半導
体領域下部、例えば、入力保護回路を構成する
MISFETのソース領域及びドレイン領域下部に
形成してもよい。
第５図及び第９図に示す半導体領域１１を形成
する工程の後に、絶縁膜１２を形成する。この絶
縁膜１２は、例えばCVD技術によつて形成した
酸化シリコン膜を用い、その膜厚を1500［Ａ］程
度に形成する。
する工程の後に、絶縁膜１２を形成する。この絶
縁膜１２は、例えばCVD技術によつて形成した
酸化シリコン膜を用い、その膜厚を1500［Ａ］程
度に形成する。
そして、所定の導電層７Ｃ，７Ｄ及び半導体領
域１０上部の絶縁膜１２を除去して接続孔１３を
形成する。
域１０上部の絶縁膜１２を除去して接続孔１３を
形成する。
この後、電源電圧用配線及び抵抗素子を形成す
るために、接続孔１３を通して所定の半導体領域
１０と接続し、絶縁膜１２上部を覆うように多結
晶シリコン膜を形成する。この多結晶シリコン膜
は、例えば、CVD技術によつて形成し、その膜
厚を2000［Ａ］程度に形成すればよい。
るために、接続孔１３を通して所定の半導体領域
１０と接続し、絶縁膜１２上部を覆うように多結
晶シリコン膜を形成する。この多結晶シリコン膜
は、例えば、CVD技術によつて形成し、その膜
厚を2000［Ａ］程度に形成すればよい。
そして、抵抗素子形成領域以外の電源電圧用配
線形成領域となる多結晶シリコン膜に、抵抗値を
低減するための不純物を導入する。この不純物
は、ヒ素イオンを用い、イオン注入技術によつて
導入し、熱拡散技術によつて拡散させる。
線形成領域となる多結晶シリコン膜に、抵抗値を
低減するための不純物を導入する。この不純物
は、ヒ素イオンを用い、イオン注入技術によつて
導入し、熱拡散技術によつて拡散させる。
この後、第６図及び第１０図に示すように、前
記多結晶シリコン膜にパターンニングを施し、電
源電圧用配線Vccとして使用される導電層１４Ａ
及び抵抗素子R1，R2として使用される抵抗素子
１４Ｂを形成する。
記多結晶シリコン膜にパターンニングを施し、電
源電圧用配線Vccとして使用される導電層１４Ａ
及び抵抗素子R1，R2として使用される抵抗素子
１４Ｂを形成する。
なお、導電層１４Ａ及び導電層１４Ｂを形成す
るために導入される不純物は、第６図の１４Ｂと
表示される点線で囲まれた領域外の前記多結晶シ
リコン膜に導入される。
るために導入される不純物は、第６図の１４Ｂと
表示される点線で囲まれた領域外の前記多結晶シ
リコン膜に導入される。
第６図及び第１０図に示す導電層１４Ａ及び抵
抗素子１４Ｂを形成する工程の後に、絶縁膜１５
を形成する。この絶縁膜１５は、例えば、CVD
技術によつて形成したフオスフオシリケートガラ
ス膜を用い、その膜厚を3000〜4000［Ａ］程度に
形成すればよい。
抗素子１４Ｂを形成する工程の後に、絶縁膜１５
を形成する。この絶縁膜１５は、例えば、CVD
技術によつて形成したフオスフオシリケートガラ
ス膜を用い、その膜厚を3000〜4000［Ａ］程度に
形成すればよい。
そして、所定の半導体領域１０上部の絶縁膜
５，１２，１５を除去し、接続孔１６を形成す
る。
５，１２，１５を除去し、接続孔１６を形成す
る。
この後、前記第２図及び第３図に示すように、
接続孔１６を通して所定の半導体領域１０と電気
的に接続し、絶縁膜１５上部を導電層７Ａと交差
するように列方向に延在して導電層１７を形成す
る。
接続孔１６を通して所定の半導体領域１０と電気
的に接続し、絶縁膜１５上部を導電層７Ａと交差
するように列方向に延在して導電層１７を形成す
る。
導電層１７は、例えば、スパツタ蒸着技術によ
つて形成されたアルミニウム膜を用いる。
つて形成されたアルミニウム膜を用いる。
これら一連の製造工程によつて、本実施例の
SRAMは完成する。なお、この後に、保護膜等
の処理工程を施してもよい。
SRAMは完成する。なお、この後に、保護膜等
の処理工程を施してもよい。
［効果］
以上説明したよにう、本願によつて開示された
新規な技術手段によれば、以下に述べるような効
果を得ることができる。
新規な技術手段によれば、以下に述べるような効
果を得ることができる。
(1) メモリセルを構成する所定のMISFETのゲ
ート電極の側部に不純物導入用マスクを自己整
合で設け、該不純物導入用マスクに対して自己
整合でソース領域又はドレイン領域となる第１
の半導体領域と、その下部に反対導電型の第２
の半導体領域とを設けたことにより、ゲート電
極と第２の半導体領域とのマスク合せ余裕度を
必要としなくなるので、SRAMの集積度を向
上することができる。
ート電極の側部に不純物導入用マスクを自己整
合で設け、該不純物導入用マスクに対して自己
整合でソース領域又はドレイン領域となる第１
の半導体領域と、その下部に反対導電型の第２
の半導体領域とを設けたことにより、ゲート電
極と第２の半導体領域とのマスク合せ余裕度を
必要としなくなるので、SRAMの集積度を向
上することができる。
(2) 前記(1)により、不純物導入用マスクで第２の
半導体領域を形成し、チヤネル領域への第２半
導体領域への回り込みを防止することができる
ので、MISFETのしきい値電圧の変動及び基
板効果の増大を防止することができる。また、
MISFETのゲート電極が多結晶リシコン膜上
に高融点金属若しくは高融点金属シリサイドを
積層して構成され、半導体領域を形成する不純
物の導入のときに、この不純物の導入をゲート
電極で阻止できるので、MISFETのチヤネル
が形成される領域への半導体領域を形成する際
の不純物の漏れを防止し、MISFETのしきい
値電圧の変動及び基板効果の増大を防止でき
る。
半導体領域を形成し、チヤネル領域への第２半
導体領域への回り込みを防止することができる
ので、MISFETのしきい値電圧の変動及び基
板効果の増大を防止することができる。また、
MISFETのゲート電極が多結晶リシコン膜上
に高融点金属若しくは高融点金属シリサイドを
積層して構成され、半導体領域を形成する不純
物の導入のときに、この不純物の導入をゲート
電極で阻止できるので、MISFETのチヤネル
が形成される領域への半導体領域を形成する際
の不純物の漏れを防止し、MISFETのしきい
値電圧の変動及び基板効果の増大を防止でき
る。
(3) 前記(1)及び(2)により、SRAMの集積度の向
上及び電気的信頼性を向上することができる。
上及び電気的信頼性を向上することができる。
(4) 第１半導体領域にそつてその下部に、第２の
半導体領域を設けることによつて、第１の半導
体領域と第２の半導体領域とのpn接合容量を
増大させることができるので、情報蓄積用容量
の情報となる電荷の蓄積量を増大させることが
できる。
半導体領域を設けることによつて、第１の半導
体領域と第２の半導体領域とのpn接合容量を
増大させることができるので、情報蓄積用容量
の情報となる電荷の蓄積量を増大させることが
できる。
(5) 第１半導体領域にそつてその下部に、第２の
半導体領域を設けることによつて、第１の半導
体領域と第２の半導体領域と対向面積を増大さ
せることができるので、バリア効果を高めるこ
とができる。
半導体領域を設けることによつて、第１の半導
体領域と第２の半導体領域と対向面積を増大さ
せることができるので、バリア効果を高めるこ
とができる。
(6) 前記(4)により、情報蓄積用容量の情報となる
電荷の蓄積量を増大させることができるので、
α線により生じるソフトエラーを防止すること
ができる。
電荷の蓄積量を増大させることができるので、
α線により生じるソフトエラーを防止すること
ができる。
(7) 前記(6)により、メモリセルの占有面積を縮小
することができるので、SRAMの集積度を向
上することができる。
することができるので、SRAMの集積度を向
上することができる。
(8) 第２の半導体領域を、チヤネルが形成される
領域に伸びる空乏領域を抑制する部分に設ける
ことによつて、ソース領域及びドレイン領域間
の空乏領域の結合を防止することができるの
で、パンチスルーを防止することができる。
領域に伸びる空乏領域を抑制する部分に設ける
ことによつて、ソース領域及びドレイン領域間
の空乏領域の結合を防止することができるの
で、パンチスルーを防止することができる。
(9) 前記(8)により、パンチスルーを防止すること
ができるので、短チヤネル効果を低減すること
ができる。
ができるので、短チヤネル効果を低減すること
ができる。
(10) 前記(9)により、短チヤネル効果を低減するこ
とができるので、SRAMの集積度を向上する
ことができる。
とができるので、SRAMの集積度を向上する
ことができる。
(11) メモリセルに接続される基準電圧用配線を、
ポリサイド、シリサイド、高融点金属等の抵抗
値の小さな導電層で形成したので、ルモリセル
アレイでの基準電圧用配線の占有面積を縮小す
ることができる。
ポリサイド、シリサイド、高融点金属等の抵抗
値の小さな導電層で形成したので、ルモリセル
アレイでの基準電圧用配線の占有面積を縮小す
ることができる。
(12) メモリセルに接続される基準電圧用配線を、
メモリセルを構成する抵抗値の小さな
MISFETのゲート電極と同一導電性材料で形
成したので、メモリセルアレイでの基準電圧用
配線の占有面積を縮小することができる。
メモリセルを構成する抵抗値の小さな
MISFETのゲート電極と同一導電性材料で形
成したので、メモリセルアレイでの基準電圧用
配線の占有面積を縮小することができる。
(13) 前記(11)及び(12)により、基準電圧用配線に接
続されるアルミニウム配線を所定毎に走らせる
本数を低減することができるので、メモリセル
アレイでのアルミニウム配線の占有面積を縮小
することができる。
続されるアルミニウム配線を所定毎に走らせる
本数を低減することができるので、メモリセル
アレイでのアルミニウム配線の占有面積を縮小
することができる。
(14) 前記(11)乃至(13)により、メモリセルアレイ
での基準電圧用配線又はアルミニウム配線の占
有面積を縮小することができるので、SRAM
の集積度を向上することができる。
での基準電圧用配線又はアルミニウム配線の占
有面積を縮小することができるので、SRAM
の集積度を向上することができる。
(15) 前記(11)及び(12)により、基準電圧用配線の抵
抗値を小さくすることができ、その電位の安定
度を良好にすることができるので、情報の書き
込み及び読み出し動作マージンを大きくするこ
とができる。
抗値を小さくすることができ、その電位の安定
度を良好にすることができるので、情報の書き
込み及び読み出し動作マージンを大きくするこ
とができる。
(16) 前記(15)により、情報の書き込み及び読み
出し動作における誤動作を抑制することができ
るので、SRAMの電気的信頼性を向上するこ
とができる。
出し動作における誤動作を抑制することができ
るので、SRAMの電気的信頼性を向上するこ
とができる。
(17) 基準電圧用配線Vssと電源電圧用配線Vcc
とを重ね合わせたので、メモリセルの情報蓄積
用容量の情報となる電荷蓄積量を増大すること
ができる。
とを重ね合わせたので、メモリセルの情報蓄積
用容量の情報となる電荷蓄積量を増大すること
ができる。
(18) 前記(17)により、情報となる電荷の蓄積量
を増大することができるので、α線により生じ
るソフトエラーを防止することができる。
を増大することができるので、α線により生じ
るソフトエラーを防止することができる。
(19) 前記(17)及び(18)により、情報となる電荷の
蓄積量を増大し、ソフトエラーを防止すること
ができるので、メモリセルの占有面積を縮小す
ることができる。
蓄積量を増大し、ソフトエラーを防止すること
ができるので、メモリセルの占有面積を縮小す
ることができる。
(20) 前記(19)により、メモリセルの占有面積を
縮小することができるので、SRAMの集積度
を向上することができる。
縮小することができるので、SRAMの集積度
を向上することができる。
(21) 前記(17)により、情報となる電荷の蓄積量
を増大することができるので、情報の読み出し
動作の信頼性を向上することができる。
を増大することができるので、情報の読み出し
動作の信頼性を向上することができる。
(22) ２つのMISFETで構成されたフリツプフロ
ツプ回路の一方のMISFETのゲート電極を延
在して交差結合することにより、ゲート電極間
に交差結合のための配線を設ける必要がなくな
るので、ゲート電極間ピツチを縮小することが
できる。
ツプ回路の一方のMISFETのゲート電極を延
在して交差結合することにより、ゲート電極間
に交差結合のための配線を設ける必要がなくな
るので、ゲート電極間ピツチを縮小することが
できる。
(23) 前記(22)により、メモリセルの占有面積を
縮小することができるので、SRAMの集積度
を向上することができる。
縮小することができるので、SRAMの集積度
を向上することができる。
(24) メモリセルのフリツプフロツプ回路を構成
するMISFETのゲート電極と抵抗素子とを重
ね合わせることにより、抵抗素子をセルフバイ
アスすることができるので、情報となる電荷を
安定に保持することができる。
するMISFETのゲート電極と抵抗素子とを重
ね合わせることにより、抵抗素子をセルフバイ
アスすることができるので、情報となる電荷を
安定に保持することができる。
(25) 多結晶シリコンからなる導電層の抵抗値を
低減する不純物を、イオン注入技術で導入する
ことにより、熱拡散技術に比べて不純物濃度依
存性がないので、その抵抗値の制御性を良好に
することができる。
低減する不純物を、イオン注入技術で導入する
ことにより、熱拡散技術に比べて不純物濃度依
存性がないので、その抵抗値の制御性を良好に
することができる。
(26) 多結晶シリコンからなる導電層の抵抗値を
低減する不純物を、イオン注入技術で導入する
ことにより、抵抗素子を形成する不純物導入用
マスク下部への不純物の回り込みを小さくする
ことができるので、抵抗素子の加工寸法の余裕
度を低減することができる。
低減する不純物を、イオン注入技術で導入する
ことにより、抵抗素子を形成する不純物導入用
マスク下部への不純物の回り込みを小さくする
ことができるので、抵抗素子の加工寸法の余裕
度を低減することができる。
(27) 前記（26）により、抵抗素子の加工寸法の
余裕度を低減することができるので、抵抗素子
の占有面積を縮小することができ、SRAMの
集積度を向上することができる。
余裕度を低減することができるので、抵抗素子
の占有面積を縮小することができ、SRAMの
集積度を向上することができる。
(28) 前記（26）により、抵抗素子の加工寸法の
余裕度を低減することができるので、抵抗素子
を充分に長く構成することができる。
余裕度を低減することができるので、抵抗素子
を充分に長く構成することができる。
(29) 前記（28）により、抵抗素子を充分に長く
構成することができので、抵抗素子から流れる
スタンバイ電流を小さくすることができる。
構成することができので、抵抗素子から流れる
スタンバイ電流を小さくすることができる。
(30) 前記（28）により、抵抗素子の内部に伸び
る空乏領域間の結合を防止することができるの
で、抵抗素子におけるパンチスルーを防止する
ことができる。
る空乏領域間の結合を防止することができるの
で、抵抗素子におけるパンチスルーを防止する
ことができる。
(31) メモリセルを構成するMISFETのゲート電
極、抵抗素子及びメモリセルに接続されるデー
タ線を重ね合せることより、平面的な面積を縮
小することができるので、SRAMの集積度を
向上することができる。
極、抵抗素子及びメモリセルに接続されるデー
タ線を重ね合せることより、平面的な面積を縮
小することができるので、SRAMの集積度を
向上することができる。
以上、本発明者によつてなされた発明を、実施
例にもとずき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を
逸脱しない範囲において、種々変形し得ることは
勿論である。
例にもとずき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を
逸脱しない範囲において、種々変形し得ることは
勿論である。
例えば、前記実施例は、２つの抵抗素子と２つ
のMISFETとでメモリセルのフリツプフロツプ
回路を構成して例について説明したが、４つの
MISFETでフリツプフロツプ回路を構成しても
よい。
のMISFETとでメモリセルのフリツプフロツプ
回路を構成して例について説明したが、４つの
MISFETでフリツプフロツプ回路を構成しても
よい。
また、前記実施例は、SRAMのメモリセルを
構成するMISFETに適用した例について説明し
たが、入力保護回路を備えた半導体集積回路装置
において、入力保護回路を構成する（クランプ
用）MISFETに適用してもよい。
構成するMISFETに適用した例について説明し
たが、入力保護回路を備えた半導体集積回路装置
において、入力保護回路を構成する（クランプ
用）MISFETに適用してもよい。
また、前記実施例は、SRAMのメモリセルア
レイにおけるMISFETに適用した例について説
明したが、周辺回路におけるMISFETに適用し
てもよい。
レイにおけるMISFETに適用した例について説
明したが、周辺回路におけるMISFETに適用し
てもよい。
また、前記実施例は、フリツプフロツプ回路及
びスイツチング素子を構成するMISFETを半導
体基板に形成した例について説明したが、半導体
基板上部に単結晶シリコン層を設け、該単結晶シ
リコン層にMISFETを構成してもよい。
びスイツチング素子を構成するMISFETを半導
体基板に形成した例について説明したが、半導体
基板上部に単結晶シリコン層を設け、該単結晶シ
リコン層にMISFETを構成してもよい。
第１図は、本発明の一実施例を説明するための
SRAMのメモリセルを示す等価回路図、第２図
は、本発明の一実施例を説明するためのSRAM
のメモリセルを示す要部断面図、第３図は、第２
図の−切断線における断面図、第４図乃至第
１０図は、本発明の一実施例の製造方法を説明す
るための各製造工程におけるSRAMのメモリセ
ルを示す図であり、第４図乃至第６図は、その要
部平面図、第７図乃至第１０図は、その断面図で
ある。 図中、１……半導体基板、２……ウエル領域、
３……フイールド絶縁膜、４……チヤネルストツ
パ領域、５，１２，１５……絶縁膜、６，１３，
１６……接続孔、７Ａ乃至７Ｄ，１４Ａ，１７…
…導電層、８，１０，１１……半導体領域、９…
…不純物導入用マスク、１４Ｂ……抵抗素子、
DL，……データ線、WL……ワード線、Q1，
Q2，Qs1，Qs2……MISFET、R1，R2……抵抗素
子、Ｃ……情報蓄積用容量、Vss……基準電圧用
配線、Vccである。
SRAMのメモリセルを示す等価回路図、第２図
は、本発明の一実施例を説明するためのSRAM
のメモリセルを示す要部断面図、第３図は、第２
図の−切断線における断面図、第４図乃至第
１０図は、本発明の一実施例の製造方法を説明す
るための各製造工程におけるSRAMのメモリセ
ルを示す図であり、第４図乃至第６図は、その要
部平面図、第７図乃至第１０図は、その断面図で
ある。 図中、１……半導体基板、２……ウエル領域、
３……フイールド絶縁膜、４……チヤネルストツ
パ領域、５，１２，１５……絶縁膜、６，１３，
１６……接続孔、７Ａ乃至７Ｄ，１４Ａ，１７…
…導電層、８，１０，１１……半導体領域、９…
…不純物導入用マスク、１４Ｂ……抵抗素子、
DL，……データ線、WL……ワード線、Q1，
Q2，Qs1，Qs2……MISFET、R1，R2……抵抗素
子、Ｃ……情報蓄積用容量、Vss……基準電圧用
配線、Vccである。
Claims (1)
- 【特許請求の範囲】 １ MISFETの一方の半導体領域が情報蓄積容
量に電気的に接続されたメモリセルを有する半導
体集積回路装置の製造方法において、下記の工程
を備えたことを特徴とする。 (1) 第１導電型の第１半導体領域の主面上の一部
に、ゲート絶縁膜を介在し、多結晶シリコン及
びその上に積層された高融点金属又は高融点金
属シリサイドで形成されたゲート電極を形成す
る工程、 (2) 前記ゲート電極の側壁にこのゲート電極に対
して自己整合で形成された不純物導入マスクを
形成する工程、 (3) 前記ゲート電極及びその側壁に形成された不
純物導入マスクを使用し、前記ゲート電極の一
端側、この一端側と対向する他端側の夫々の領
域であつて、前記第１半導体領域の主面の他部
にイオン注入技術で第１導電型と反対導電型の
第２導電型の第１不純物を導入し、一対の第２
導電型の第２半導体領域を形成するとともに、
前記第１半導体領域の主面の他部の領域であつ
て、前記一対の第２半導体領域のうち、少なく
とも前記情報蓄積容量に電気的に接続される側
の一方の第２半導体領域よりも前記第１半導体
領域の主面から深い位置に、前記ゲート電極を
透過しない条件のイオン注入技術で第１導電型
の第２不純物を導入し、第１導電型で形成され
かつ前記第１半導体領域に比べて高い不純物濃
度で形成された第３半導体領域を形成する工
程。 ２ 前記第３半導体領域を形成する工程は、前記
一方の第２半導体領域に接触して第３半導体領域
を形成する工程であることを特徴とする特許請求
の範囲第１項に記載の半導体集積回路装置の製造
方法。 ３ 前記第２半導体領域を形成する工程は、第２
導電型で形成されかつ高い不純物濃度で形成され
た半導体領域を形成するとともに、この半導体領
域と前記MISFETのチヤネルが形成される領域
との間に第２導電型で形成されかつ低い不純物濃
度で形成される半導体領域を形成する工程である
ことを特徴とする特許請求の範囲第１項又は第２
項に記載の半導体集積回路装置の製造方法。
Priority Applications (11)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59218470A JPS6197961A (ja) | 1984-10-19 | 1984-10-19 | 半導体集積回路装置の製造方法 |
| KR1019850005816A KR940002772B1 (ko) | 1984-08-31 | 1985-08-13 | 반도체 집적회로 장치 및 그 제조방법 |
| GB8520741A GB2163901B (en) | 1984-08-31 | 1985-08-19 | A semiconductor integrated circuit device and a process for manufacturing such a device |
| DE3530897A DE3530897C2 (de) | 1984-08-31 | 1985-08-29 | Statischer RAM-Speicher und ein Verfahren zu dessen Herstellung |
| GB8720041A GB2195496B (en) | 1984-08-31 | 1987-08-25 | A semiconductor integrated circuit device |
| GB08720042A GB2195497A (en) | 1984-08-31 | 1987-08-25 | A semiconductor integrated circuit device |
| US07/218,486 US4890148A (en) | 1984-08-31 | 1988-07-07 | Semiconductor memory cell device with thick insulative layer |
| SG825/90A SG82590G (en) | 1984-08-31 | 1990-10-11 | A semiconductor integrated circuit device |
| SG826/90A SG82690G (en) | 1984-08-31 | 1990-10-11 | A semiconductor integrated circuit device and a process for manufacturing such a device |
| HK946/90A HK94690A (en) | 1984-08-31 | 1990-11-15 | A semiconductor integrated circuit device and a process for manufacturing such a device |
| HK947/90A HK94790A (en) | 1984-08-31 | 1990-11-15 | A semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59218470A JPS6197961A (ja) | 1984-10-19 | 1984-10-19 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6197961A JPS6197961A (ja) | 1986-05-16 |
| JPH055177B2 true JPH055177B2 (ja) | 1993-01-21 |
Family
ID=16720420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59218470A Granted JPS6197961A (ja) | 1984-08-31 | 1984-10-19 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6197961A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2515033B2 (ja) * | 1990-04-20 | 1996-07-10 | 株式会社東芝 | 半導体スタティックメモリ装置の製造方法 |
| JP2002033403A (ja) * | 2000-07-18 | 2002-01-31 | Mitsubishi Electric Corp | スタティック型半導体記憶装置 |
| JP4859209B2 (ja) * | 2006-03-16 | 2012-01-25 | 学校法人日本大学 | スタンド兼計量具 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57107070A (en) * | 1980-12-17 | 1982-07-03 | Ibm | Method of producing high speed and high density mos dynamic ram integrated circuit structure with lightly doped-drain |
| JPS5954260A (ja) * | 1982-09-22 | 1984-03-29 | Hitachi Ltd | 半導体記憶装置およびその製造方法 |
-
1984
- 1984-10-19 JP JP59218470A patent/JPS6197961A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57107070A (en) * | 1980-12-17 | 1982-07-03 | Ibm | Method of producing high speed and high density mos dynamic ram integrated circuit structure with lightly doped-drain |
| JPS5954260A (ja) * | 1982-09-22 | 1984-03-29 | Hitachi Ltd | 半導体記憶装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6197961A (ja) | 1986-05-16 |
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