JPH055177B2 - - Google Patents
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Description
【発明の詳細な説明】
［技術分野］
本発明は、半導体集積回路装置に関するもので
あり、特に、スタテイツク型ランダムアクセスメ
モリを備えた半導体集積回路装置［以下、
SRAM（Ｓtatic Ｒandom Ａccess Ｍemory）
という］に適用して有効な技術に関するものであ
る。Detailed Description of the Invention [Technical Field] The present invention relates to a semiconductor integrated circuit device, and in particular, a semiconductor integrated circuit device [hereinafter referred to as
SRAM ( Static R andom Access Memory )
This relates to effective technology that can be applied to
［背景技術］
SRAMを構成するメモリセルは、“１”，“０”
の情報を保持する情報蓄積用容量の情報となる電
荷の蓄積量を増大させる傾向にある。これは、ア
ルフア線（以下、α線という）により生じるソフ
トエラーを防止して、メモリセルの微細化を図
り、SRAMの集積度を向上するためである。[Background technology] Memory cells that make up SRAM are “1” and “0”
There is a tendency to increase the amount of charge stored as information in an information storage capacitor that holds information. This is to prevent soft errors caused by alpha rays (hereinafter referred to as α rays), to miniaturize memory cells, and to improve the degree of integration of SRAM.
前記情報蓄積用容量の情報となる電荷の蓄積量
を増大させる技術として、先に本願出願人により
出願された特願昭57−160999号がある。この技術
は、情報蓄積用容量を構成するMISFETのソー
ス領域又はドレイン領域の下部に、pn接合容量
の増大又はバリア効果を高めるために、それと反
対導電型で比較的不純物濃度が高い半導体領域を
設けている。 As a technique for increasing the amount of charge stored as information in the information storage capacitor, there is Japanese Patent Application No. 160999/1985 filed by the applicant of the present invention. This technology creates a semiconductor region with a relatively high impurity concentration of the opposite conductivity type below the source or drain region of the MISFET that constitutes the information storage capacitor in order to increase the pn junction capacitance or enhance the barrier effect. ing.
しかしながら、かかる技術における検討の結
果、本発明者は、以下の理由によつて、SRAM
の集積度を向上することが極めて困難になるとい
う問題点を見い出した。 However, as a result of studies on this technology, the present inventor discovered that SRAM
We have discovered a problem in that it is extremely difficult to improve the degree of integration.
しきい値電圧の変動及び基板効果の増大を抑制
するために、前記半導体領域は、MISFETのチ
ヤネルが形成される領域へ形成されることを防止
する必要がある。このために、チヤネルが形成さ
れる領域へ前記半導体領域が形成されないよう
に、不純物導入用マスクを設ける必要があり、そ
のマスク合せ余裕が必要になるからである。 In order to suppress variations in threshold voltage and increase in substrate effects, it is necessary to prevent the semiconductor region from being formed in the region where the channel of the MISFET is formed. For this reason, it is necessary to provide an impurity introduction mask so that the semiconductor region is not formed in the region where the channel is to be formed, and a margin for mask alignment is required.
［発明の目的］
本発明の目的は、半導体集積回路装置の集積度
を向上することが可能な技術手段を提供すること
にある。[Object of the Invention] An object of the present invention is to provide technical means that can improve the degree of integration of a semiconductor integrated circuit device.
本発明の他の目的は、MISFETを有する半導
体集積回路装置において、MISFETのしきい値
電圧の変動及び基板効果の増大を防止し、その電
気的信頼性を向上することが可能な技術を提供す
ることにある。 Another object of the present invention is to provide a technology capable of preventing fluctuations in threshold voltage of MISFET and increase of substrate effect, and improving electrical reliability of a semiconductor integrated circuit device having MISFET. There is a particular thing.
本発明の他の目的は、SRAMにおいて、α線
により生じるソフトエラーを低減することが可能
な技術を提供することにある。 Another object of the present invention is to provide a technique that can reduce soft errors caused by α rays in SRAM.
本発明の他の目的は、MISFETを有する半導
体集積回路装置において、MISFETにおけるパ
ンチスルーを防止して、短チヤネル効果を低減す
ることが可能な技術を提供することにある。 Another object of the present invention is to provide a technique that can prevent punch-through in a MISFET and reduce short channel effects in a semiconductor integrated circuit device having a MISFET.
本発明の前記ならびにその他の目的と新規な特
徴は、本明細書の記述及び添付図面によつて明ら
かになるであろう。 The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
［発明の概要］
本願において開示される発明のうち、代表的な
ものの概要を簡単に説明すれば、下記のとおりで
ある。[Summary of the Invention] A brief overview of typical inventions disclosed in this application is as follows.
すなわち、本発明は、MISFETの一方の半導
体領域が情報蓄積容量に電気的に接続されたメモ
リセルを有する半導体集積回路装置の製造方法に
おいて、第１導電型の第１半導体領域の主面上の
一部に、ゲート絶縁膜を介在し、多結晶シリコン
及びその上に積層された高融点金属又は高融点金
属シリサイドで形成されたゲート電極を形成する
工程、前記ゲート電極の側壁にこのゲート電極に
対して自己整合で形成された不純物導入マスクを
形成する工程、前記ゲート電極及びその側壁に形
成された不純物導入マスクを使用し、前記ゲート
電極の一端側、この一端側と対向する他端側の
夫々の領域であつて、前記第１半導体領域の主面
の他部にイオン注入技術で第１導電型と反対導電
型の第２導電型の第１不純物を導入し、一対の第
２導電型の第２半導体領域を形成するとともに、
前記第１半導体領域の主面の他部の領域であつ
て、前記一対の第２半導体領域のうち、少なくと
も前記情報蓄積容量に電気的に接続される側の一
方の第２半導体領域よりも前記第１半導体領域の
主面から深い位置に、前記ゲート電極を透過しな
い条件で、第１導電型の第２不純物を導入し、第
１導電型で形成されかつ前記第１半導体領域に比
べて高い不純物濃度で形成された第３半導体領域
を形成する工程の夫々を備えたことを特徴とす
る。 That is, the present invention provides a method for manufacturing a semiconductor integrated circuit device having a memory cell in which one semiconductor region of a MISFET is electrically connected to an information storage capacitor. A step of forming a gate electrode made of polycrystalline silicon and a refractory metal or a refractory metal silicide layered thereon with a gate insulating film interposed therein; A step of forming an impurity introduction mask formed by self-alignment with respect to the gate electrode, using the impurity introduction mask formed on the gate electrode and its sidewall, one end side of the gate electrode, and the other end side opposite to this one end side. In each region, a first impurity of a second conductivity type, which is an opposite conductivity type to the first conductivity type, is introduced into the other part of the main surface of the first semiconductor region using an ion implantation technique, thereby forming a pair of second conductivity type impurities. while forming a second semiconductor region of
A region on the other part of the main surface of the first semiconductor region, which is at least one second semiconductor region of the pair of second semiconductor regions that is electrically connected to the information storage capacitor. A second impurity of the first conductivity type is introduced into a deep position from the main surface of the first semiconductor region under the condition that it does not pass through the gate electrode, and the second impurity is formed with the first conductivity type and has a higher impurity than the first semiconductor region. The method is characterized by comprising steps of forming a third semiconductor region formed with an impurity concentration.
以下、本発明の構成について、本発明を、２つ
の抵抗素子と２つのMISFETとでメモリセルの
フリツプフロツプ回路を構成したSRAMに適用
した一実施例とともに説明する。 Hereinafter, the structure of the present invention will be described along with an embodiment in which the present invention is applied to an SRAM in which a flip-flop circuit of a memory cell is configured with two resistive elements and two MISFETs.
［実施例］
第１図は、本発明の一実施例を説明するための
SRAMのメモリセルを示す等価回路図である。[Example] FIG. 1 is a diagram for explaining an example of the present invention.
FIG. 2 is an equivalent circuit diagram showing a memory cell of SRAM.
なお、実施例の全図において、同一機能を有す
るものは同一符号を付け、そのくり返しの説明は
省略する。 In addition, in all the figures of the embodiment, parts having the same functions are given the same reference numerals, and repeated explanations thereof will be omitted.
第１図において、WLはワード線であり、行方
向に延在し、列方向に複数本設けられている（以
下、ワード線の延在する方向を行方向という）。
ワード線WLは、後述するスイツチ用MISFETを
制御するためのものである。 In FIG. 1, word lines WL extend in the row direction, and a plurality of word lines are provided in the column direction (hereinafter, the direction in which the word lines extend will be referred to as the row direction).
The word line WL is for controlling a switch MISFET which will be described later.
DL，はデータ線であり、列方向に延在し、
行方向に複数本設けられている（以下、データ線
の延在する方向を列方向という）。このデータ線
DL，は、後述するメモリセルと書込回路又は
読出回路との間で情報となる電荷を伝達するため
のものである。 DL, is a data line, extending in the column direction,
A plurality of data lines are provided in the row direction (hereinafter, the direction in which the data lines extend is referred to as the column direction). this data line
DL is for transmitting charges serving as information between a memory cell and a write circuit or a read circuit, which will be described later.
Q1，Q2はMISFETであり、一端が後述する抵
抗素子を介して電源電圧用配線Vcc（例えば、5.0
［Ｖ］）、他方のMISFETQ2，Q1のゲート電極及び
スイツチ用MISFETに接続され、他端が基準電
圧用配線Vss（例えば、０［Ｖ］）に接続されてい
る。 Q 1 and Q 2 are MISFETs, and one end is connected to the power supply voltage wiring Vcc (for example, 5.0
[V]) is connected to the gate electrodes of the other MISFETs Q 2 and Q 1 and the switch MISFET, and the other end is connected to the reference voltage wiring Vss (for example, 0 [V]).
R1，R2は抵抗素子である。この抵抗素子R1，
R2は、電源電圧用配線Vccから流れる電流量を制
御し、書き込まれた情報を安定に保持するための
ものである。抵抗素子R1，R2は、後述するがセ
ルフバイアスされるようになつている。 R 1 and R 2 are resistance elements. This resistance element R 1 ,
R2 is for controlling the amount of current flowing from the power supply voltage wiring Vcc and stably holding the written information. The resistance elements R 1 and R 2 are designed to be self-biased, as will be described later.
一対の入出力端子を有するフリツプフロツプ回
路は、２つのMISFETQ1，Q2と抵抗素子R1，R2
とによつて構成されている。このフリツプフロツ
プ回路は、前記データ線DL，から伝達される
“１”，“０”の情報を蓄積するためのものである。 A flip-flop circuit with a pair of input and output terminals consists of two MISFETs Q 1 and Q 2 and resistive elements R 1 and R 2
It is composed of: This flip-flop circuit is for storing "1" and "0" information transmitted from the data line DL.
Qs1，Qs2はスイツチ用MISFETであり、一端
がデータ線DL，に接続され、他端が前記フリ
ツプフロツプ回路の一対の入出力端子に接続され
ている。このスイツチ用MISFETQs1，Qs2は、
ワード線WLによつて制御され、フリツプフロツ
プ回路とデータ線DL，との間でスイツチ機能
をするためのものである。 Qs 1 and Qs 2 are switch MISFETs, one end of which is connected to the data line DL, and the other end connected to a pair of input/output terminals of the flip-flop circuit. MISFETQs 1 and Qs 2 for this switch are
It is controlled by the word line WL and functions as a switch between the flip-flop circuit and the data line DL.
Ｃは情報蓄積用容量（寄生容量）であり、主と
して、一方のMISFETQ1，Q2のゲート電極及び
他方のMISFETQ2，Q1の一方の半導体領域（ソ
ース領域又はドレイン領域）に付加されている。
この情報蓄積用容量Ｃは、メモリセルの情報とな
る電荷を蓄積するためのものである。 C is an information storage capacitance (parasitic capacitance), which is mainly added to the gate electrode of one MISFETQ 1 and Q 2 and one semiconductor region (source region or drain region) of the other MISFETQ 2 and Q 1 . .
This information storage capacitor C is for storing charge that becomes information of the memory cell.
SRAMのメモリセルは、一対の入出力端子を
有するフリツプフロツプ回路とスイツチ用
MISFETQs1，Qs2とによつて構成されている。
そして、メモリセルは、ワード線WLとデータ線
DL，との所定交差部に複数配置されて設けら
れており、メモリセルアレイを構成している。 SRAM memory cells consist of a flip-flop circuit with a pair of input/output terminals and a switch circuit.
It is composed of MISFETQs 1 and Qs 2 .
Then, the memory cell is connected to the word line WL and the data line
A plurality of them are arranged at predetermined intersections with the DL, and constitute a memory cell array.
次に、本実施例の具体的な構成について説明す
る。 Next, the specific configuration of this embodiment will be explained.
第２図は、本発明の一実施例を説明するための
SRAMのメモリセルを示す要部平面図、第３図
は、第２図の−切断線における断面図であ
る。なお、第２図及び後述する第４図乃至第６図
に示す平面図は、本実施例の構成をわかり易すく
するために、各導電層間に設けられるフイールド
絶縁膜以外の絶縁膜は図示しない。 FIG. 2 is a diagram for explaining one embodiment of the present invention.
FIG. 3, which is a plan view of a main part showing a memory cell of the SRAM, is a sectional view taken along the - cutting line in FIG. 2. Note that in the plan views shown in FIG. 2 and FIGS. 4 to 6, which will be described later, insulating films other than the field insulating film provided between each conductive layer are not shown in order to make the configuration of this embodiment easier to understand.
第２図及び第３図において、１は単結晶シリコ
ンからなるn-型の半導体基板である。この半導
体基板１は、SRAMを構成するためのものであ
る。 In FIGS. 2 and 3, reference numeral 1 denotes an n - type semiconductor substrate made of single crystal silicon. This semiconductor substrate 1 is for configuring an SRAM.
２はp-型のウエル領域であり、半導体基板１
の所定主面部に設けられている。このウエル領域
２は、相補型のMISFETを構成するためのもの
である。 2 is a p - type well region, and the semiconductor substrate 1
is provided on a predetermined main surface portion of. This well region 2 is for configuring a complementary MISFET.
３はフイールド絶縁膜であり、半導体素子形成
領域間の半導体基板１及びウエル領域２の主面上
部に設けられている。このフイールド絶縁膜３
は、半導体素子間を電気的に分離するためのもの
である。 A field insulating film 3 is provided on the main surface of the semiconductor substrate 1 and the well region 2 between the semiconductor element forming regions. This field insulating film 3
is for electrically isolating semiconductor elements.
メモリセルを構成するMISFETQ1，Q2及びス
イツチ用MISFETQs1，Qs2は、フイールド絶縁
膜３によつてその周囲を囲まれ規定されている。
そして、MISFETQ2とスイツチ用MISFETQs2
とは、交差結合をするために、一体的にフイール
ド絶縁膜３によつて規定されている。
MISFETQ1とスイツチ用MISFETQs1とは、前
記MISFETQ2とスイツチ用MISFETQs2とに対
して交差する位置に分離してフイールド絶縁膜３
によつて規定されている。MISFETQ1とスイツ
チ用MISFETQs1とは、フイールド絶縁膜３の上
部に設けられる導電層により交差結合が施される
ようになつている。 The MISFETs Q 1 and Q 2 constituting the memory cell and the MISFETs Qs 1 and Qs 2 for the switch are surrounded and defined by a field insulating film 3 .
And MISFETQ 2 and MISFETQs 2 for switch
are integrally defined by the field insulating film 3 for cross-coupling.
The MISFETQ 1 and the switch MISFETQs 1 are separated from each other at a position intersecting with the MISFETQ 2 and the switch MISFETQs 2 , and are separated by a field insulating film 3.
stipulated by. The MISFETQ 1 and the switch MISFETQs 1 are cross-coupled by a conductive layer provided on the top of the field insulating film 3.
４はｐ型のチヤネルストツパ領域であり、フイ
ールド絶縁膜３下部のウエル領域２の主面部に設
けられている。このチヤネルストツパ領域４は、
寄生MISFETを防止し、半導体素子間を電気的
により分離するためのものである。 A p-type channel stopper region 4 is provided on the main surface of the well region 2 under the field insulating film 3. This channel stopper area 4 is
This is to prevent parasitic MISFETs and further electrically isolate semiconductor elements.
５は絶縁膜であり、半導体素子形成領域となる
半導体基板１及びウエル領域２の主面上部に設け
られている。この絶縁膜５は、主として、
MISFETのゲート絶縁膜を構成するためのもの
である。 Reference numeral 5 denotes an insulating film, which is provided above the main surfaces of the semiconductor substrate 1 and the well region 2, which serve as semiconductor element formation regions. This insulating film 5 mainly consists of
It is used to configure the gate insulating film of MISFET.
６は接続孔であり、所定部の絶縁膜５を除去し
て設けられている。この接続孔６は、半導体素子
（半導体領域）と配線（半導体領域を形成するた
めに不純物導入用マスクとして用いる導電層）と
を電気的に接続するためのものである。 Reference numeral 6 denotes a connection hole, which is provided by removing a predetermined portion of the insulating film 5. This connection hole 6 is for electrically connecting the semiconductor element (semiconductor region) and the wiring (conductive layer used as a mask for impurity introduction to form the semiconductor region).
７Ａ乃至７Ｄは導電層であり、フイールド絶縁
膜３又は絶縁膜５の所定上部に延在して設けられ
ている。 Conductive layers 7A to 7D are provided extending over a predetermined upper portion of the field insulating film 3 or the insulating film 5.
導電層７Ａは、スイツチ用MISFETQs1，Qs2
形成領域の絶縁膜５上部に設けられ、フイールド
絶縁膜３上部を行方向に延在して設けられてい
る。この導電層７Ａは、スイツチ用
MISFETQs1，Qs2形成領域でゲート電極を構成
し、それ以外の部分では、ワード線WLを構成す
るためのものである。 The conductive layer 7A is MISFET for switch Qs 1 , Qs 2
It is provided above the insulating film 5 in the formation region, and is provided extending above the field insulating film 3 in the row direction. This conductive layer 7A is for switch
The MISFET Qs 1 and Qs 2 forming regions constitute gate electrodes, and the other portions constitute word lines WL.
導電層７Ｂは、接続孔６を通してフリツプフロ
ツプ回路を構成するMISFETQ1，Q2の一方の半
導体領域と電気的に接続するように設けられ、導
電層７Ａと同様に、フイールド絶縁膜３上部を行
方向に延在して設けられている。この導電層７Ｂ
は、行方向に配置される複数のメモリセルのそれ
ぞれの一方の半導体領域に接続される基準電圧用
配線Vssを構成するためのものである。 The conductive layer 7B is provided so as to be electrically connected to the semiconductor region of one of the MISFETs Q 1 and Q 2 constituting the flip-flop circuit through the connection hole 6, and similarly to the conductive layer 7A, the conductive layer 7B extends over the field insulating film 3 in the row direction. It is located extending to. This conductive layer 7B
is for configuring a reference voltage wiring Vss connected to one semiconductor region of each of a plurality of memory cells arranged in the row direction.
導電層７Ａと導電層７Ｂとは、同一導電性材料
で、同一導電層に設けられており、それらが交差
しないように、互に離隔し、略平行に設けられて
いる。 The conductive layer 7A and the conductive layer 7B are made of the same conductive material and are provided on the same conductive layer, and are spaced apart from each other and provided substantially parallel so that they do not intersect.
導電層７Ｃは、一端部が、接続孔６を通してス
イツチ用MISFETQs1の半導体領域と電気的に接
続し、他端部が、フイールド絶縁膜３及び一方の
MISFETQ2形成領域の絶縁膜５上部を延在し、
接続孔６を通して他方のMISFETQ1の半導体領
域と電気的に接続するように設けられている。こ
の導電層７Ｃは、絶縁膜５上部でMISFETQ2の
ゲート電極を構成し、かつ、スイツチ用
MISFETQs1と他方のMISFETQ1との交差結合
するためのものである。 One end of the conductive layer 7C is electrically connected to the semiconductor region of the switch MISFETQs 1 through the contact hole 6, and the other end is connected to the field insulating film 3 and one end.
Extending the upper part of the insulating film 5 in the MISFETQ 2 formation area,
It is provided so as to be electrically connected to the semiconductor region of the other MISFETQ 1 through the connection hole 6. This conductive layer 7C constitutes the gate electrode of MISFETQ 2 on the upper part of the insulating film 5, and also serves as a gate electrode for the switch.
It is for cross-coupling between MISFETQs 1 and the other MISFETQ 1 .
導電層７Ｄは、一端部が、接続孔６を通してス
イツチ用MISFETQs2の半導体領域と電気的に接
続し、他端部が、フイールド絶縁膜３及び他方の
MISFETQ1形成領域の絶縁膜５上部を延在する
ように設けられている。この導電層７Ｄは、絶縁
膜５上部でMISFETQ1のゲート電極を構成する
ためのものである。スイツチ用MISFETQs2と
MISFETQ2とは、前述したように、半導体領域
を一体的に構成してあるので、この導電層で交差
結合させる必要はない。なお、スイツチ用
MISFETQs2とMISFETQ2とは、スイツチ用
MISFETQs1とMISFETQ1の交差結合と同様に、
導電層７Ｄを所定の形状にして交差結合させても
よい。 One end of the conductive layer 7D is electrically connected to the semiconductor region of the switch MISFETQs 2 through the connection hole 6, and the other end is connected to the field insulating film 3 and the other end.
It is provided so as to extend above the insulating film 5 in the MISFETQ 1 formation region. This conductive layer 7D is for configuring the gate electrode of MISFETQ 1 above the insulating film 5. MISFETQs 2 for switch
As mentioned above, in MISFETQ 2 , the semiconductor region is integrally formed, so there is no need for cross-coupling using this conductive layer. In addition, for Switch
MISFETQs 2 and MISFETQ 2 are for switches.
Similar to the cross-coupling of MISFETQs 1 and MISFETQ 1 ,
The conductive layer 7D may be formed into a predetermined shape and cross-coupled.
導電層７Ａ乃至７Ｄは、半導体領域よりも低い
抵抗値の導電性材料である。多結晶シリコンの上
部にシリコンと高融点金属との化合物であるシリ
サイドを設けたポリサイド（MoSi2，TiSi2，
TaSi2，WSi2／polySi）で構成する。また、導電
層７Ａ乃至７Ｄは、その導電性材料として、シリ
サイド（MoSi2，TiSi2，TaSi2，WSi2）、高融点
金属（Mo，Ti，Ta，Ｗ）等で構成してもよい。 The conductive layers 7A to 7D are made of a conductive material having a lower resistance value than the semiconductor region. Polycide (MoSi 2 , TiSi 2 ,
It consists of TaSi 2 , WSi 2 /polySi). Further, the conductive layers 7A to 7D may be made of silicide (MoSi 2 , TiSi 2 , TaSi 2 , WSi 2 ), high melting point metal (Mo, Ti, Ta, W), etc. as the conductive material.
導電層７Ａ乃至７Ｄは、ポリサイド、シリサイ
ド、高融点金属等の導電性材料で構成することに
より、数［Ω／□］程度の抵抗値にすることがで
きる。これによつて、導電層７Ｂ（基準電圧用配
線Vss）は、半導体領域で構成した場合に比べ、
その抵抗値が１桁程度小さくなり、特に、メモリ
セルアレイおける行方向の占有面積を著しく低減
することができる。さらに、所定毎のメモリセル
間にアルミニウム配線を走らせ、導電層７Ｂと接
続してその電位の変動を抑制する等の必要がある
が、導電層７Ｂは、その抵抗値が低く、前記アル
ミニウム配線の本数を低減することができるの
で、特に、メモリセルアレイにおける列方向の集
積度を向上することができる。 By forming the conductive layers 7A to 7D from a conductive material such as polycide, silicide, or high-melting point metal, the resistance value can be set to about several [Ω/□]. As a result, the conductive layer 7B (reference voltage wiring Vss) is made of a semiconductor region.
The resistance value is reduced by about an order of magnitude, and in particular, the area occupied in the row direction of the memory cell array can be significantly reduced. Furthermore, it is necessary to run aluminum wiring between predetermined memory cells and connect it to the conductive layer 7B to suppress fluctuations in its potential. However, the conductive layer 7B has a low resistance value, and the aluminum wiring Since the number can be reduced, the degree of integration in the column direction in the memory cell array can be particularly improved.
また、導電層７Ｂは、抵抗値が低いので、メモ
リセルを流れる電流によつてその電位に変動を生
じることを抑制することができる。これによつ
て、情報の書き込み及び読み出し動作におけるマ
ージンを大きくすることができるので、誤動作を
防止することができる。 Furthermore, since the conductive layer 7B has a low resistance value, it is possible to suppress fluctuations in its potential caused by the current flowing through the memory cell. This makes it possible to increase the margin in information writing and reading operations, thereby preventing malfunctions.
また、低い抵抗値の導電層７Ｃを延在してフリ
ツプフロツプ回路の交差結合をすることにより、
導電層７Ｃと導電層７Ｄとの間に交差結合のため
の導電層を同一導電層又は異なる導電層で設ける
必要がなくなるので、それらの間の距離
（MISFETQ1、Q2のゲート電極間ピツチの縮小）
をすることができる。これによつて、フリツプフ
ロツプ回路、すなわち、メモリセルの占有面積を
縮小することができるので、特に、メモリセルア
レイにおける列方向の集積度を向上することがで
きる。 Furthermore, by extending the conductive layer 7C with a low resistance value and cross-coupling the flip-flop circuit,
Since it is not necessary to provide a conductive layer for cross-coupling between the conductive layer 7C and the conductive layer 7D using the same conductive layer or different conductive layers, the distance between them (the pitch between the gate electrodes of MISFETQ 1 and Q 2 ) reduction)
can do. As a result, the area occupied by the flip-flop circuit, that is, the memory cell, can be reduced, so that the degree of integration in the column direction of the memory cell array can be particularly improved.
導電層７Ａ乃至７Ｄは、製造工程における第１
層目の導電層形成工程により形成される。 The conductive layers 7A to 7D are the first conductive layers in the manufacturing process.
It is formed by the second conductive layer forming process.
８はn-型の半導体領域であり、スイツチ用
MISFETQs1，Qs2，MISFETQ1，Q2形成領域と
なる導電層７Ａ，７Ｃ，７Ｄの両側部、（ソース
領域又はドレイン領域とチヤネルが形成される領
域との間）のウエル領域２の主面部に設けられて
いる。この半導体領域８は、LDD（Ｌightly Ｄ
oped Ｄrain）構造を構成するためのものであ
る。 8 is an n - type semiconductor region, which is used for switches.
Both sides of the conductive layers 7A, 7C , and 7D, which are the MISFETQs 1 , Qs 2 , MISFETQ 1 , and Q 2 formation regions, and the main surface portion of the well region 2 (between the source region or drain region and the region where the channel is formed) It is set in. This semiconductor region 8 is an LDD ( Lightly D
It is for configuring the (oped rain ) structure.
この半導体領域８は、後述する実質的なソース
領域又はドレイン領域となる半導体領域に比べて
低い不純物濃度を有している。これによつて、半
導体領域８とウエル領域とのpn接合部における
電界強度を緩和できるので、MISFETのpn接合
耐圧（ソース又はドレイン耐圧）を向上すること
ができる。 This semiconductor region 8 has a lower impurity concentration than a semiconductor region that becomes a substantial source region or drain region, which will be described later. This makes it possible to reduce the electric field strength at the pn junction between the semiconductor region 8 and the well region, thereby improving the pn junction breakdown voltage (source or drain breakdown voltage) of the MISFET.
また、半導体領域８は、接合深さ（xj）を浅く
形成するので、ゲート電極下部（チヤネルが形成
される領域）への回り込みを小さくすることがで
きる。これによつて、短チヤネル効果を抑制する
ことができる。 In addition, since the semiconductor region 8 is formed to have a shallow junction depth (xj), it is possible to reduce the wraparound to the lower part of the gate electrode (the region where the channel is formed). Thereby, short channel effects can be suppressed.
半導体領域８は、主として、導電層７Ａ，７
Ｃ，７Ｄを不純物導入用マスクとして用い、イオ
ン注入技術によつて形成するので、導電層７Ａ，
７Ｃ，７Ｄに対して自己整合で構成される。 Semiconductor region 8 mainly includes conductive layers 7A, 7
Since conductive layers 7A and 7D are formed by ion implantation technology using impurity introduction masks, conductive layers 7A and 7D are formed by ion implantation technology.
Constructed with self-alignment for 7C and 7D.
９は不純物導入用マスクであり、導電層７Ａ乃
至７Ｄの両側部にそれらに対して自己整合で設け
られている。この不純物導入用マスク９は、実質
的なソース領域又はドレイン領域を構成するのに
使用されるもので、主として、LDD構造を構成
するためのものである。なお、不純物導入用マス
ク９は、後述するn+型の半導体領域及びp+型の
半導体領域を構成した後に除去し、SRAMの完
成時にはなくてもよい。 Reference numeral 9 denotes a mask for impurity introduction, which is provided on both sides of the conductive layers 7A to 7D in self-alignment with them. This impurity introduction mask 9 is used to constitute a substantial source region or drain region, and is mainly used to construct an LDD structure. Note that the impurity introduction mask 9 is removed after forming an n + -type semiconductor region and a p + -type semiconductor region, which will be described later, and does not need to be present when the SRAM is completed.
１０はn+型の半導体領域であり、導電層７Ａ，
７Ｃ，７Ｄの両側部の絶縁膜５を介したウエル領
域２主面部、又は、導電層７Ｂ，７Ｃ，７Ｄの下
部の接続孔６部のウエル領域２主面部に設けられ
ている。この半導体領域１０は、MISFETの実
質的なソース領域又はドレイン領域、或いは、フ
リツプフロツプ回路の交差結合用配線を構成する
ためのものである。 10 is an n + type semiconductor region, and conductive layers 7A,
It is provided on the main surface of the well region 2 via the insulating film 5 on both sides of the conductive layers 7C and 7D, or on the main surface of the well region 2 in the connection hole 6 below the conductive layers 7B, 7C, and 7D. This semiconductor region 10 is for forming a substantial source region or drain region of a MISFET, or a cross-coupling wiring of a flip-flop circuit.
半導体領域１０は、前記不純物導入用マスク９
を用い、イオン注入技術で不純物を導入して形成
するので、不純物導入用マスク９、又は、導電層
７Ａ乃至７Ｄに対して自己整合で構成される。 The semiconductor region 10 is formed using the impurity introduction mask 9.
Since impurities are introduced using ion implantation technology, the structure is self-aligned with the impurity introduction mask 9 or the conductive layers 7A to 7D.
１１はp+型の半導体領域であり、所定の半導
体領域１０下部のウエル領域２主面部に、半導体
領域１０と接触して設けられている。 Reference numeral 11 denotes a p + -type semiconductor region, which is provided in contact with the semiconductor region 10 on the main surface of the well region 2 under a predetermined semiconductor region 10 .
この半導体領域１１は、特に、フリツプフロツ
プ回路のMISFETQ1，Q2の半導体領域１０の下
部、スイツチ用MISFETQs1，Qs2の一方の半導
体領域１０の下部（第２図では、１１（p+）と
表示して点線で囲まれた領域の半導体領域１０下
部）に設けられている。すなわち、半導体領域１
１は、メモリセルにおける情報となる電荷の蓄積
量を増大させるのに寄与する部分に設けられてい
る。半導体領域１１は、ウエル領域２と半導体領
域１０とのpn接合に比べて不純物濃度が高いも
の同志のpn接合であり、接合容量を増大させ、
情報蓄積用容量Ｃの情報となる電荷の蓄積量を増
大させている。この情報となる電荷の蓄積量を増
大させることによつて、アルフア（以下、αとい
う）線により生じるソフトエラーを防止すること
ができる。また、半導体領域１１は、ウエル領域
２に比べて高い不純物濃度で構成しているので、
α線により生じる少数キヤリアの不要な侵入を抑
制するバリア効果を高めることができ、前記と同
様にソフトエラーを防止することができる。 In particular, this semiconductor region 11 is the lower part of the semiconductor region 10 of MISFETQ 1 and Q 2 of the flip-flop circuit, and the lower part of the semiconductor region 10 of one of the MISFETs Qs 1 and Qs 2 for the switch (11(p + ) in FIG. 2). It is provided in the lower part of the semiconductor region 10 in the region shown and surrounded by a dotted line. That is, semiconductor region 1
1 is provided in a portion that contributes to increasing the amount of charge stored as information in the memory cell. The semiconductor region 11 is a pn junction with a higher impurity concentration than the pn junction between the well region 2 and the semiconductor region 10, and increases the junction capacitance.
The amount of charge stored as information in the information storage capacitor C is increased. By increasing the amount of charge that serves as information, it is possible to prevent soft errors caused by alpha (hereinafter referred to as α) rays. In addition, since the semiconductor region 11 has a higher impurity concentration than the well region 2,
It is possible to enhance the barrier effect of suppressing unnecessary intrusion of minority carriers generated by α rays, and it is possible to prevent soft errors in the same manner as described above.
また、半導体領域１１は、前記不純物導入用マ
スク９を用い、イオン注入技術で不純物を導入し
て形成するので、チヤネルが形成される領域に達
しないように構成され、不純物導入用マスク９、
又は、導電層７Ｃ，７Ｄに対して自己整合で構成
される。これによつて、半導体領域１１を構成す
るための製造後退におけるマスク合せ余裕度を必
要としなくなるので、SRAMの集積度を向上す
ることができる。 Further, since the semiconductor region 11 is formed by introducing impurities by ion implantation technique using the impurity introduction mask 9, it is configured so that it does not reach the region where the channel is formed, and the impurity introduction mask 9,
Alternatively, it is configured in a self-aligned manner with respect to the conductive layers 7C and 7D. This eliminates the need for a mask alignment allowance during manufacturing back-up to form the semiconductor region 11, so that the degree of integration of the SRAM can be improved.
また、半導体領域１１を構成する不純物（例え
ば、ボロンイオン）は、半導体領域１０を構成す
る不純物（例えば、ヒ素イオン）に比べて拡散速
度が速く、同一の不純物導入用マスク９を使用す
るので、半導体領域１１は、半導体領域１０にそ
つて或いは半導体領域１０を包み込むように設け
られる。これによつて、半導体領域１１と半導体
領域１０とのpn接合面積を増大させることがで
きるので、接合容量をより増大又はバリア効果を
より高めることができる。 In addition, since the impurities (for example, boron ions) constituting the semiconductor region 11 have a faster diffusion rate than the impurities (for example, arsenic ions) constituting the semiconductor region 10, and the same impurity introduction mask 9 is used, The semiconductor region 11 is provided along the semiconductor region 10 or so as to wrap around the semiconductor region 10 . Thereby, the pn junction area between the semiconductor region 11 and the semiconductor region 10 can be increased, so that the junction capacitance can be further increased or the barrier effect can be further enhanced.
また、半導体領域１１は、少なくとも半導体領
域８下部、すなわち、半導体領域１０とウエル領
域２とのpn接合部からチヤネルが形成される領
域に伸びる空乏領域を抑制する部分に設けられて
いる。これによつて、ソース領域及びドレイン領
域間となる半導体領域１０間の空乏領域の結合を
防止することができるので、パンチスルーを防止
することができる。このパンチスルーを防止する
ことによつて、短チヤネル効果を低減することが
できる。 Furthermore, the semiconductor region 11 is provided at least in the lower part of the semiconductor region 8, that is, in a portion that suppresses a depletion region extending from the pn junction between the semiconductor region 10 and the well region 2 to a region where a channel is formed. This can prevent coupling of the depletion region between the semiconductor regions 10 between the source region and the drain region, thereby preventing punch-through. By preventing this punch-through, the short channel effect can be reduced.
なお、半導体領域１１は、単にバリア効果を高
めるために使用してもよく、その場合には、半導
体領域１０と適度に離隔させる。 Note that the semiconductor region 11 may be used simply to enhance the barrier effect, and in that case, it is appropriately separated from the semiconductor region 10.
また、半導体領域１０を導電層７Ａ乃至７Ｃを
不純物導入用マスクとして構成し半導体領域１１
を不純物導入用マスク９を用いて構成し、半導体
領域８を設けなくともよい。 Further, the semiconductor region 10 is configured by using the conductive layers 7A to 7C as a mask for impurity introduction.
may be configured using the impurity introduction mask 9 and the semiconductor region 8 may not be provided.
スイツチ用MISFETQs1，Qs2は、主として、
ウエル領域２、絶縁膜５、導電層７Ａ、一対の半
導体領域８、一対の半導体領域１０及び半導体領
域１１によつて構成されている。 MISFETQs 1 and Qs 2 for switches are mainly
It is composed of a well region 2, an insulating film 5, a conductive layer 7A, a pair of semiconductor regions 8, a pair of semiconductor regions 10, and a semiconductor region 11.
MISFETQ1は、主として、ウエル領域２、絶
縁膜５、導電層７Ｄ、一対の半導体領域８、一対
の半導体領域１０及び半導体領域１１によつて構
成されている。 MISFETQ 1 mainly includes a well region 2, an insulating film 5, a conductive layer 7D, a pair of semiconductor regions 8, a pair of semiconductor regions 10, and a semiconductor region 11.
MISFETQ2は、主として、ウエル領域２、絶
縁膜５、導電層７Ｃ、一対の半導体領域８、一対
の半導体領域１０及び半導体領域１１によつて構
成されている。 MISFETQ 2 mainly includes a well region 2, an insulating film 5, a conductive layer 7C, a pair of semiconductor regions 8, a pair of semiconductor regions 10, and a semiconductor region 11.
１２は絶縁膜であり、導電層７Ａ乃至７Ｄ、半
導体領域１０等を覆うように設けられている。こ
の絶縁膜１２は、導電層７Ａ乃至７Ｄ、半導体領
域１０等とその上部に設けられる導電層とを電気
的に分離するためのものである。 An insulating film 12 is provided to cover the conductive layers 7A to 7D, the semiconductor region 10, and the like. This insulating film 12 is for electrically separating the conductive layers 7A to 7D, the semiconductor region 10, and the like from the conductive layer provided thereabove.
また、半導体流域１１は、絶縁膜１２を通して
形成してもよい。 Further, the semiconductor region 11 may be formed through the insulating film 12.
また、絶縁膜１２は、抵抗素子R1，R2をセル
フバイアスさせるMIS型構造を構成するためのゲ
ート絶縁膜として、さらに、情報蓄積用容量Ｃを
構成するための絶縁膜として使用される。 Further, the insulating film 12 is used as a gate insulating film for configuring an MIS type structure for self-biasing the resistance elements R 1 and R 2 , and further as an insulating film for configuring the information storage capacitor C.
１３は接続孔であり、所定の導電層７Ｃ，７Ｄ
及び半導体領域１０上部の絶縁膜１２を除去して
設けられている。この接続孔１３は、所定の導電
層７Ｃ，７Ｄ及び半導体領域１０とその上部に設
けられる導電層とを電気的に接続するためのもの
である。 13 is a connection hole, which is connected to the predetermined conductive layers 7C and 7D.
and is provided by removing the insulating film 12 above the semiconductor region 10. This connection hole 13 is for electrically connecting the predetermined conductive layers 7C, 7D and the semiconductor region 10 to the conductive layer provided thereover.
１４Ａは導電層であり、導電層７Ｂ（基準電圧
用配線Vss）と重ね合わされ、かつ、絶縁膜１２
上部を導電層７Ｂと略同様の行方向に延在して設
けられている。この導電層１４Ａは、行方向に配
置されるメモリセルのそれぞれに接続される電源
電圧用配線Vccを構成するためのものである。 14A is a conductive layer, which is overlapped with the conductive layer 7B (reference voltage wiring Vss) and which is connected to the insulating film 12.
The upper portion thereof extends in the row direction substantially similar to that of the conductive layer 7B. This conductive layer 14A is for configuring a power supply voltage wiring Vcc connected to each of the memory cells arranged in the row direction.
導電層１４Ａ（電源電圧用配線Vcc）と導電層
７Ｂ（基準電圧用配線Vss）とを絶縁膜１２を介
在させて重ね合わせたことによつて、情報蓄積用
容量Ｃの情報となる電荷の蓄積量を増大すること
ができる。この情報蓄積用容量Ｃの蓄積量の増大
は、導電層１４Ａと半導体領域で構成した基準電
圧用配線とを重ね合わせたものに比べて、絶縁膜
の膜厚が薄くなるので、大きなものにすることが
できる。情報蓄積用容量Ｃの蓄積量の増大によつ
て、α線により生じるソフトエラーを防止するこ
とができる。 By overlapping the conductive layer 14A (power supply voltage wiring Vcc) and the conductive layer 7B (reference voltage wiring Vss) with the insulating film 12 interposed, charges that become information in the information storage capacitor C can be accumulated. The amount can be increased. The increase in the storage amount of the information storage capacitor C is made larger because the thickness of the insulating film is thinner than that in the case where the conductive layer 14A and the reference voltage wiring made up of the semiconductor region are superimposed. be able to. By increasing the storage amount of the information storage capacity C, soft errors caused by α rays can be prevented.
また、導電層７Ｂの所定部を、その他の部分よ
りも大きな面積で構成し、導電層１４Ａの所定部
を、その他の部分よりも大きな面積で構成し、導
電層７Ｂの所定部と導電層１４Ａの所定部とを重
ね合わせて、さらに情報蓄積用容量Ｃの蓄積量を
増大させてもよい。 Further, a predetermined portion of the conductive layer 7B is configured to have a larger area than other portions, a predetermined portion of the conductive layer 14A is configured to have a larger area than the other portion, and the predetermined portion of the conductive layer 7B and the conductive layer 14A are configured to have a predetermined portion larger than the other portions. The storage amount of the information storage capacity C may be further increased by overlapping a predetermined portion of the information storage capacity C.
１４Ｂは抵抗素子であり、一端部が導電層１４
Ａに電気的に接続され、他端部が接続孔６，１３
を通して導電層７Ｃ、半導体領域１０又は導電層
７Ｄ、半導体領域１０に電気的に接続されてい
る。この抵抗素子１４Ｂは、抵抗素子R1，R2を
構成するためのものである。 14B is a resistance element, one end of which is connected to the conductive layer 14.
A, and the other end is connected to connection holes 6, 13.
The conductive layer 7C and the semiconductor region 10 or the conductive layer 7D and the semiconductor region 10 are electrically connected through the conductive layer 7C and the semiconductor region 10. This resistance element 14B is for configuring resistance elements R 1 and R 2 .
抵抗素子１４Ｂは、絶縁膜１２を介して、導電
層７Ｃ又は導電層７Ｄと重ね合わされ、略同様の
列方向に延在して設けられている。すなわち、導
電層７Ｃ又は導電層７Ｄをゲート電極、絶縁膜１
２を絶縁物、抵抗素子１４Ｂを半導体とするMIS
型構造を構成している。これは、MISFETQ1の
導電層７Ｄ（ゲート電極）が“High”レベルの電
位に印加され、MISFETQ2の導電層７Ｃ（ゲート
電極）が“Low”レベルの電位に印加された時
に、抵抗素子１４Ｂ，R2は、電源電圧用配線Vcc
からの電流が流れ易すくなり、抵抗素子１４Ｂ，
R1は、電源電圧用配線Vccからの電流が流れ易に
くくなる（セルフバイアス）。すなわち、抵抗素
子１４Ｂ，R1，R2は、メモリセルに書き込まれ
た情報（電圧）によつてその抵抗値を変化させ、
“１”，“０”の電圧差を明確にする方向に電流を
供給することができるので、情報となる電荷を安
定に保持することができる。 The resistance element 14B is provided to overlap the conductive layer 7C or the conductive layer 7D with the insulating film 12 interposed therebetween, and extend in substantially the same column direction. That is, the conductive layer 7C or the conductive layer 7D is used as a gate electrode, and the insulating film 1
MIS where 2 is an insulator and resistance element 14B is a semiconductor
It constitutes a type structure. This is because when the conductive layer 7D (gate electrode) of MISFETQ 1 is applied with a "High" level potential and the conductive layer 7C (gate electrode) of MISFETQ 2 is applied with a "Low" level potential, the resistance element 14B , R 2 is the power supply voltage wiring Vcc
This makes it easier for current to flow from the resistor element 14B,
R1 makes it difficult for current to flow from the power supply voltage wiring Vcc (self-bias). That is, the resistance elements 14B, R 1 and R 2 change their resistance values depending on the information (voltage) written in the memory cell,
Since current can be supplied in a direction that makes the voltage difference between "1" and "0" clear, electric charges that serve as information can be stably held.
導電層１４Ａ及び抵抗素子１４Ｂは、製造工程
における第２層目の導電層形成工程によつて形成
され、例えば、化学的気相析出（以下、CVDと
いう）技術で形成した多結晶シリコンで構成す
る。そして、導電層１４Ａは、多結晶シリコンに
抵抗値を低減するための不純物を導入し、抵抗素
子１４Ｂは、多結晶シリコンのまま又はそれに適
度に導電層１４Ａよりも少ない量の不純物を導入
して形成する。この前記導電層１４Ａを構成する
不純物の導入は、例えば、ヒ素イオンを用い、イ
オン注入技術で導入する。イオン注入技術による
不純物の導入は、不純物濃度依存性がないので、
熱拡散技術に比べ、導電層１４Ａの抵抗値の制御
性は極めて良好になる。 The conductive layer 14A and the resistance element 14B are formed by a second conductive layer forming step in the manufacturing process, and are made of, for example, polycrystalline silicon formed by chemical vapor deposition (hereinafter referred to as CVD) technology. . The conductive layer 14A is formed by introducing an impurity into polycrystalline silicon to reduce the resistance value, and the resistance element 14B is formed by using polycrystalline silicon as it is or by introducing a moderate amount of impurity into it that is smaller than that of the conductive layer 14A. Form. The impurity constituting the conductive layer 14A is introduced by ion implantation using, for example, arsenic ions. Introducing impurities using ion implantation technology has no dependence on impurity concentration, so
Compared to thermal diffusion technology, the controllability of the resistance value of the conductive layer 14A is extremely good.
また、イオン注入技術による不純物の導入は、
熱拡散技術に比べて、不純物導入用マスク下部へ
の回り込みが小さいので、加工寸法の余裕度を低
減することができ、抵抗素子１４Ｂの縮小又は抵
抗素子１４Ｂを充分に長く構成することができ
る。 In addition, the introduction of impurities using ion implantation technology
Compared to the thermal diffusion technique, since the amount of the impurity introduced into the lower part of the mask is smaller, the allowance for processing dimensions can be reduced, and the resistance element 14B can be reduced in size or the resistance element 14B can be made sufficiently long.
また、第２層目の導電層形成工程では、フリツ
プフロツプ回路の交差結合等の配線を構成する必
要がなく、導電層１４Ａと抵抗素子１４Ｂとのマ
スク合せ余裕度を考慮するだけでよいので、抵抗
素子１４Ｂの縮小又は抵抗素子１４Ｂを導電層１
４Ａと接続孔１３との間で充分に長く構成するこ
とができる。 In addition, in the process of forming the second conductive layer, there is no need to configure wiring such as cross-coupling of the flip-flop circuit, and it is only necessary to consider the margin of mask alignment between the conductive layer 14A and the resistor element 14B. Reducing the element 14B or reducing the resistance element 14B from the conductive layer 1
4A and the connecting hole 13 can be configured to be sufficiently long.
前記抵抗素子１４Ｂを充分に長く構成すること
により、その抵抗値を増大することができ、情報
を保持するために、抵抗素子１４Ｂから流れるス
タンバイ電流を小さくすることができる。 By configuring the resistance element 14B to be sufficiently long, its resistance value can be increased, and the standby current flowing from the resistance element 14B to retain information can be reduced.
また、前記抵抗素子１４Ｂを充分に長く構成す
ることにより、抵抗素子１４Ｂと導電層１４Ａと
の接合部、又は、抵抗素子１４Ｂと半導体領域１
０、導電層７Ｃ，７Ｄとの接合部から抵抗素子１
４Ｂの内部に形成される空乏領域間の結合を防止
することができる。これによつて、抵抗素子１４
Ｂにおけるパンチスルーを防止することができ
る。 Furthermore, by configuring the resistive element 14B to be sufficiently long, the junction between the resistive element 14B and the conductive layer 14A, or the junction between the resistive element 14B and the semiconductor region 1
0, resistance element 1 from the junction with conductive layers 7C and 7D
Coupling between depletion regions formed inside 4B can be prevented. As a result, the resistance element 14
Punch-through at B can be prevented.
イオン注入技術による不純物の導入は、抵抗値
の制御性が良いので、周辺回路、例えば、入力保
護回路の抵抗素子の構成に使用してもよく、又、
この入力保護回路の抵抗素子は、導電層１４Ａと
同一製造工程で、かつ、同程度の抵抗値で構成し
てもよい。 Introducing impurities using ion implantation technology provides good controllability of resistance values, so it may be used for configuring resistive elements in peripheral circuits, such as input protection circuits.
The resistive element of this input protection circuit may be formed in the same manufacturing process as the conductive layer 14A and may have a similar resistance value.
１５は絶縁膜であり、導電層１４Ａ及び抵抗素
子１４Ｂ上部に設けられている。この絶縁膜１５
は、導電層１４Ａ及び抵抗素子１４Ｂとその上部
に設けられる導電層との電気的な分離をするため
のものである。 Reference numeral 15 denotes an insulating film, which is provided above the conductive layer 14A and the resistive element 14B. This insulating film 15
is for electrically separating the conductive layer 14A and the resistive element 14B from the conductive layer provided thereabove.
１６は接続孔であり、スイツチ用
MISFETQs1，Qs2の一方の半導体領域１０上部
の絶縁膜５，１２，１５を除去して設けられてい
る。この接続孔１６は、半導体領域１０と絶縁膜
１５の上部に設けられる導電層との電気的な接続
をするためのものである。 16 is a connection hole, for switch
It is provided by removing the insulating films 5, 12, and 15 above the semiconductor region 10 of one of the MISFETs Qs 1 and Qs 2 . This connection hole 16 is for electrically connecting the semiconductor region 10 and a conductive layer provided on the insulating film 15 .
１７は導電層であり、接続孔１６を通して所定
の半導体領域１０と電気的に接続し、絶縁膜１５
の上部を導電層７Ａ，７Ｂ，１４Ｂと交差するよ
うに列方向に延在し、導電層７Ｃ，７Ｄ、抵抗素
子１４Ｂと重ね合わされて設けられている。この
導電層１７は、データ線DL、を構成するため
のものである。そして、導電層７Ｃ，１７、抵抗
素子１４Ｂ又は導電層７Ｄ，１７、抵抗素子１４
Ｂを重ね合わせることにより、平面的な面積を縮
小することができるので、SRAMの集積度を向
上することができる。 17 is a conductive layer, which is electrically connected to a predetermined semiconductor region 10 through the contact hole 16, and is connected to the insulating film 15.
The conductive layers 7A, 7B, and 14B extend in the column direction so as to intersect with the conductive layers 7C, 7D, and the resistive element 14B. This conductive layer 17 is for forming a data line DL. Then, the conductive layers 7C, 17, the resistance element 14B or the conductive layers 7D, 17, the resistance element 14
By overlapping B, the planar area can be reduced, and the degree of integration of the SRAM can be improved.
導電層１７は、製造工程における第３層目の導
電層形成工程により形成される。 The conductive layer 17 is formed by a third conductive layer forming step in the manufacturing process.
このようにして構成されるメモリセルは、Xa
−Xa線又はXb−Xb線に略線対称で行方向に複
数配置され、Ya又はYbに略180［度］の回転角度
の回転対称で列方向に複数配置され、メモリセル
アレイを構成している。 The memory cells configured in this way are Xa
- A plurality of cells are arranged in the row direction with approximate line symmetry to the Xa line or the .
次に、本実施例の製造方法について説明する。 Next, the manufacturing method of this example will be explained.
第４図乃至第１０図は、本発明の一実施例の製
造方法を説明するための各製造工程における
SRAMのメモリセルを示す図であり、第４図乃
至第６図は、その要部平面図、第７図乃至第１０
図は、その断面図である。なお、第７図は、第４
図の−切断線における断面を示し、第９図
は、第５図の−切断線における断面を示し、
第１０図は、第６図の−切断線における断面
を示している。 FIG. 4 to FIG. 10 show each manufacturing process for explaining the manufacturing method of one embodiment of the present invention.
4 to 6 are plan views of main parts thereof, and FIGS. 7 to 10 are diagrams showing memory cells of SRAM.
The figure is a sectional view thereof. In addition, Fig. 7 shows the 4th
9 shows a cross section along the - cutting line of FIG. 5, and FIG. 9 shows a cross section along the - cutting line of FIG.
FIG. 10 shows a cross section taken along the - cutting line in FIG. 6.
まず、単結晶シリコンからなるn-型の半導体
基板１を用意する。この半導体基板１の所定の主
面部にp-型のウエル領域２を形成する。 First, an n - type semiconductor substrate 1 made of single crystal silicon is prepared. A p - type well region 2 is formed in a predetermined main surface portion of this semiconductor substrate 1 .
前記ウエル領域２は、例えば、２×1012
［atoms／cm2］程度のBF2イオンを60［KeV］程度
のエネルギのイオン注入技術によつて導入し、引
き伸し拡散を施すことにより形成する。 The well region 2 has, for example, 2×10 12
It is formed by introducing BF 2 ions of about [atoms/cm 2 ] by an ion implantation technique with an energy of about 60 [KeV], and performing stretching and diffusion.
そして、半導体基板１及びウエル領域２の所定
の主面上部に、フイールド絶縁膜３を形成し、ウ
エル領域２の所定の主面部に、ｐ型のチヤネルス
トツパ領域４を形成する。 Then, a field insulating film 3 is formed on a predetermined main surface of the semiconductor substrate 1 and the well region 2, and a p-type channel stopper region 4 is formed on a predetermined main surface of the well region 2.
フイールド絶縁膜３は、選択的な熱酸化技術で
形成した酸化シリコン膜を用いる。 The field insulating film 3 is a silicon oxide film formed by selective thermal oxidation technology.
チヤネルストツパ領域４は、例えば、３×1013
［atoms／cm2］程度のBF2イオンを60［KeV］程度
のエネルギのイオン注入技術によつて導入し、フ
イールド絶縁膜３の熱酸化技術で引き伸し拡散を
施すことにより形成する。 The channel stopper area 4 is, for example, 3×10 13
It is formed by introducing BF 2 ions of about [atoms/cm 2 ] by an ion implantation technique with an energy of about 60 [KeV], and by stretching and diffusing the field insulating film 3 using a thermal oxidation technique.
次に、第４図及び第７図に示すように、半導体
素子形成領域となる半導体基板１及びウエル領域
２の主面上部に、絶縁膜５を形成する。 Next, as shown in FIGS. 4 and 7, an insulating film 5 is formed on the main surfaces of the semiconductor substrate 1 and the well region 2, which will be the semiconductor element formation region.
絶縁膜５は、MISFETのゲート絶縁膜を構成
するように、例えば、熱酸化技術で形成した酸化
シリコン膜を用い、その膜厚を200〜300［オング
ストローム（以下、Ａという）］で形成する。 The insulating film 5 is formed with a thickness of 200 to 300 angstroms (hereinafter referred to as A) using, for example, a silicon oxide film formed by thermal oxidation technology so as to constitute the gate insulating film of the MISFET.
第４図及び第７図に示す絶縁膜５を形成する工
程の後に、絶縁膜５の所定部を除去し、接続孔６
を形成する。 After the step of forming the insulating film 5 shown in FIGS. 4 and 7, a predetermined portion of the insulating film 5 is removed and the connection hole 6
form.
そして、フイールド絶縁膜３上部、絶縁膜５上
部又は接続孔６を通して所定のウエル領域２の主
面と接続するように、導電層７Ａ乃至７Ｄを形成
する。 Then, conductive layers 7A to 7D are formed so as to be connected to the main surface of a predetermined well region 2 through the upper part of the field insulating film 3, the upper part of the insulating film 5, or the contact hole 6.
この導電層７Ａ乃至７Ｄは、例えば、CVD技
術で形成し、抵抗値を低減するためにリンイオン
を拡散した多結晶シリコン膜７ａと、その上部に
スパツタ技術で形成したモリブデンシリサイド膜
７ｂとで形成する。多結晶シリコン膜７ａの膜厚
は、例えば2000［Ａ］程度で形成し、モリブデン
シリサイド膜７ｂは、例えば、3000［Ａ］程度で
形成すればよい。 The conductive layers 7A to 7D are formed by, for example, a polycrystalline silicon film 7a formed by CVD technology and in which phosphorus ions are diffused in order to reduce the resistance value, and a molybdenum silicide film 7b formed by sputtering technology on top of the polycrystalline silicon film 7a. . The polycrystalline silicon film 7a may be formed to have a thickness of, for example, about 2000 [A], and the molybdenum silicide film 7b may be formed to have a thickness of, for example, about 3000 [A].
導電層７Ａ乃至７Ｄは、モリブデンシリサイド
７ｂで構成しているので、その抵抗値は、数
［Ω／□］程度にすることができる。また、導電
層７Ａ乃至７Ｄの上部のモリブデンシリサイド７
ｂは、下部の多結晶シリコン膜７ａに比べて不純
物イオンの透過率が小さい（不純物の阻止能力が
大きい）ので、特に、後の工程の半導体領域１１
を形成する不純物イオンの導入に際して、この不
純物イオンのチヤネルが形成される領域への漏れ
を防止できる。 Since the conductive layers 7A to 7D are made of molybdenum silicide 7b, their resistance value can be set to about several [Ω/□]. Moreover, the molybdenum silicide 7 on the upper part of the conductive layers 7A to 7D
b has a lower impurity ion transmittance (larger impurity blocking ability) than the lower polycrystalline silicon film 7a, so it is particularly useful for the semiconductor region 11 in the later process.
When introducing impurity ions to form a channel, it is possible to prevent the impurity ions from leaking into the region where the channel is formed.
なお、接続孔６を通して導電層７Ｂ，７Ｃ又は
７Ｄと接続されたウエル領域２の主面部は、図示
されていないが、多結晶シリコン膜７ａに導入さ
れたリンイオンが拡散し、ｎ型の半導体領域が形
成されるようになつている。 Although not shown, phosphorus ions introduced into the polycrystalline silicon film 7a diffuse into the main surface of the well region 2 connected to the conductive layer 7B, 7C, or 7D through the connection hole 6, forming an n-type semiconductor region. is beginning to form.
次に、第８図に示すように、絶縁膜５を介した
導電層７Ａ，７Ｃ，７Ｄの両側部のウエル領域２
の主面部に、LDD構造を構成するために、n-型
の半導体領域８を形成する。 Next, as shown in FIG.
An n - type semiconductor region 8 is formed on the main surface of the substrate to form an LDD structure.
半導体領域８は、導電層７Ａ，７，７Ｄ及びフ
イールド絶縁膜３を不純物導入用マスクとして用
い、例えば、１×1013［atoms／cm2］程度のリン
イオンを50［KeV］程度のエネルギのイオン注入
技術によつて導入し、引き伸し拡散を施して形成
する。 The semiconductor region 8 is formed using the conductive layers 7A, 7, 7D and the field insulating film 3 as a mask for introducing impurities, and, for example, phosphorus ions of about 1×10 13 [atoms/cm 2 ] are injected with ions with an energy of about 50 [KeV]. It is introduced by injection technique and formed by stretching and diffusion.
第８図に示す半導体領域８を形成する工程の後
に、導電層７Ａ乃至７Ｄに対して自己整合でその
両側部に、不純物導入用マスク９を形成する。こ
の不純物導入用マスク９は、例えば、CVD技術
で形成した酸化シリコン膜に異方性エツチング技
術を施して形成する。また、不純物導入用マスク
９として、CVD技術で形成した多結晶シリコン
膜を用いてもよい。 After the step of forming semiconductor region 8 shown in FIG. 8, impurity introduction masks 9 are formed on both sides of conductive layers 7A to 7D in self-alignment. This impurity introduction mask 9 is formed, for example, by applying an anisotropic etching technique to a silicon oxide film formed by a CVD technique. Further, as the impurity introduction mask 9, a polycrystalline silicon film formed by CVD technology may be used.
そして、不純物導入用マスク９を用いて、該不
純物導入用マスク９又は導電層７Ａ乃至７Ｄに対
して自己整合でウエル領域２の所定の主面部に
n+型の半導体領域１０を形成する。 Then, using the impurity introduction mask 9, a predetermined main surface portion of the well region 2 is self-aligned with the impurity introduction mask 9 or the conductive layers 7A to 7D.
An n + type semiconductor region 10 is formed.
この半導体領域１０は、MISFETのソース領
域又はドレイン領域を構成するように、例えば、
１×1016［atoms／cm2］程度のヒ素イオンを80
［KeV］程度のエネルギのイオン注入技術によつ
て導入し、引き伸し拡散を施して形成する。 This semiconductor region 10 is configured, for example, as a source region or a drain region of a MISFET.
1×10 16 [atoms/cm 2 ] of arsenic ions at 80
It is introduced by ion implantation technology with an energy of about [KeV] and is formed by stretching and diffusion.
この後、主として、情報となる電荷の蓄積量を
増大させるp+型の不純物を導入するために、不
純物導入用マスク（図示していない）を形成す
る。 Thereafter, an impurity introduction mask (not shown) is formed mainly to introduce p + type impurities that increase the amount of accumulated charge serving as information.
そして、第５図及び第９図に示すように、この
不純物導入用マスク、導電層７Ｃ，７Ｄ及び前記
不純物導入用マスク９を用いて、該不純物導入用
マスク９又は導電層７Ｃ，７Ｄに対して自己整合
で所定の半導体領域１０下部のウエル領域２主面
部にp+型の半導体領域１１を形成する。 Then, as shown in FIGS. 5 and 9, using this impurity introduction mask, the conductive layers 7C, 7D, and the impurity introduction mask 9, the impurity introduction mask 9 or the conductive layers 7C, 7D is A p + -type semiconductor region 11 is formed on the main surface of the well region 2 under a predetermined semiconductor region 10 by self-alignment.
半導体領域１１は、例えば、１×1013
［atoms／cm2］程度のボロンイオンを50［KeV］程
度のエネルギのイオン注入技術によつて導入し、
引き伸し拡散を施して形成する。この半導体領域
１１は不純物導入用マスク９を用いて導入される
ので、半導体領域１１のMISFETのチヤネルが
形成される領域側への拡散が、不純物導入用マス
ク９の膜厚に相当する分、減少される。また、半
導体領域１１を形成するボロンイオンは半導体領
域１０下に高エネルギのイオン注入技術で深く導
入されるが、このボロンイオンは、導電層７Ｃ，
７Ｄの夫々のモリブデンシリサイド７ｂでチヤネ
ルが形成される領域への導入が阻止される。 The semiconductor region 11 is, for example, 1×10 13
Boron ions of about [atoms/cm 2 ] are introduced using ion implantation technology with an energy of about 50 [KeV],
Formed by stretching and diffusing. Since this semiconductor region 11 is introduced using the impurity introduction mask 9, the diffusion of the semiconductor region 11 toward the region where the MISFET channel is formed is reduced by an amount corresponding to the film thickness of the impurity introduction mask 9. be done. In addition, boron ions forming the semiconductor region 11 are deeply introduced under the semiconductor region 10 by high-energy ion implantation technology, but the boron ions form the conductive layer 7C,
7D is prevented from being introduced into the region where the channel is formed by each molybdenum silicide 7b.
なお、第５図において、半導体領域１１を形成
する不純物は、１１（p+）と表示する点線で囲
まれた領域内の絶縁膜５を通してウエル領域２の
主面部に導入される。この点線１１（p+）は、
前記不純物導入用マスクのパターンを示してい
る。 In FIG. 5, the impurity forming the semiconductor region 11 is introduced into the main surface of the well region 2 through the insulating film 5 in the region surrounded by the dotted line indicated by 11(p + ). This dotted line 11(p + ) is
The pattern of the impurity introduction mask is shown.
このとき、導電層７Ａ乃至７Ｄ、半導体領域
８，１０は、周辺回路を構成するMISFETの形
成工程と同一製造工程により形成されるようにな
つており、半導体領域１１を所定のn+型の半導
体領域下部、例えば、入力保護回路を構成する
MISFETのソース領域及びドレイン領域下部に
形成してもよい。 At this time, the conductive layers 7A to 7D and the semiconductor regions 8 and 10 are formed by the same manufacturing process as the MISFET forming process of the peripheral circuit, and the semiconductor region 11 is formed by forming a predetermined n + type semiconductor. The lower part of the area, for example, configures the input protection circuit
It may also be formed under the source and drain regions of the MISFET.
第５図及び第９図に示す半導体領域１１を形成
する工程の後に、絶縁膜１２を形成する。この絶
縁膜１２は、例えばCVD技術によつて形成した
酸化シリコン膜を用い、その膜厚を1500［Ａ］程
度に形成する。 After the step of forming the semiconductor region 11 shown in FIGS. 5 and 9, an insulating film 12 is formed. This insulating film 12 is formed using, for example, a silicon oxide film formed by CVD technology, and has a thickness of about 1500 [A].
そして、所定の導電層７Ｃ，７Ｄ及び半導体領
域１０上部の絶縁膜１２を除去して接続孔１３を
形成する。 Then, predetermined conductive layers 7C, 7D and the insulating film 12 above the semiconductor region 10 are removed to form a contact hole 13.
この後、電源電圧用配線及び抵抗素子を形成す
るために、接続孔１３を通して所定の半導体領域
１０と接続し、絶縁膜１２上部を覆うように多結
晶シリコン膜を形成する。この多結晶シリコン膜
は、例えば、CVD技術によつて形成し、その膜
厚を2000［Ａ］程度に形成すればよい。 Thereafter, a polycrystalline silicon film is formed so as to connect to a predetermined semiconductor region 10 through the connection hole 13 and cover the upper part of the insulating film 12 in order to form power supply voltage wiring and a resistance element. This polycrystalline silicon film may be formed by, for example, CVD technology, and the film thickness may be approximately 2000 [A].
そして、抵抗素子形成領域以外の電源電圧用配
線形成領域となる多結晶シリコン膜に、抵抗値を
低減するための不純物を導入する。この不純物
は、ヒ素イオンを用い、イオン注入技術によつて
導入し、熱拡散技術によつて拡散させる。 Then, an impurity is introduced into the polycrystalline silicon film, which is a power supply voltage wiring formation region other than the resistance element formation region, in order to reduce the resistance value. This impurity is introduced by ion implantation using arsenic ions and diffused by thermal diffusion.
この後、第６図及び第１０図に示すように、前
記多結晶シリコン膜にパターンニングを施し、電
源電圧用配線Vccとして使用される導電層１４Ａ
及び抵抗素子R1，R2として使用される抵抗素子
１４Ｂを形成する。 Thereafter, as shown in FIGS. 6 and 10, the polycrystalline silicon film is patterned to form a conductive layer 14A used as the power supply voltage wiring Vcc.
And a resistance element 14B used as resistance elements R 1 and R 2 is formed.
なお、導電層１４Ａ及び導電層１４Ｂを形成す
るために導入される不純物は、第６図の１４Ｂと
表示される点線で囲まれた領域外の前記多結晶シ
リコン膜に導入される。 Note that impurities introduced to form the conductive layers 14A and 14B are introduced into the polycrystalline silicon film outside the region surrounded by the dotted line 14B in FIG.
第６図及び第１０図に示す導電層１４Ａ及び抵
抗素子１４Ｂを形成する工程の後に、絶縁膜１５
を形成する。この絶縁膜１５は、例えば、CVD
技術によつて形成したフオスフオシリケートガラ
ス膜を用い、その膜厚を3000〜4000［Ａ］程度に
形成すればよい。 After the process of forming the conductive layer 14A and the resistive element 14B shown in FIGS. 6 and 10, the insulating film 15
form. This insulating film 15 is formed by, for example, CVD
A phosphorus phosphosilicate glass film formed by a technique may be used to have a thickness of about 3000 to 4000 [A].
そして、所定の半導体領域１０上部の絶縁膜
５，１２，１５を除去し、接続孔１６を形成す
る。 Then, the insulating films 5, 12, and 15 above the predetermined semiconductor region 10 are removed, and a connection hole 16 is formed.
この後、前記第２図及び第３図に示すように、
接続孔１６を通して所定の半導体領域１０と電気
的に接続し、絶縁膜１５上部を導電層７Ａと交差
するように列方向に延在して導電層１７を形成す
る。 After this, as shown in FIGS. 2 and 3,
A conductive layer 17 is formed so as to be electrically connected to a predetermined semiconductor region 10 through the contact hole 16 and extend in the column direction so as to cross the conductive layer 7A above the insulating film 15.
導電層１７は、例えば、スパツタ蒸着技術によ
つて形成されたアルミニウム膜を用いる。 For the conductive layer 17, for example, an aluminum film formed by sputter deposition technology is used.
これら一連の製造工程によつて、本実施例の
SRAMは完成する。なお、この後に、保護膜等
の処理工程を施してもよい。 Through these series of manufacturing steps, this example
SRAM is completed. Note that, after this, a treatment process such as a protective film may be performed.
［効果］
以上説明したよにう、本願によつて開示された
新規な技術手段によれば、以下に述べるような効
果を得ることができる。[Effects] As explained above, according to the novel technical means disclosed by the present application, the following effects can be obtained.
(1) メモリセルを構成する所定のMISFETのゲ
ート電極の側部に不純物導入用マスクを自己整
合で設け、該不純物導入用マスクに対して自己
整合でソース領域又はドレイン領域となる第１
の半導体領域と、その下部に反対導電型の第２
の半導体領域とを設けたことにより、ゲート電
極と第２の半導体領域とのマスク合せ余裕度を
必要としなくなるので、SRAMの集積度を向
上することができる。(1) An impurity introduction mask is self-aligned on the side of the gate electrode of a predetermined MISFET constituting a memory cell, and a first region that becomes a source region or a drain region is self-aligned with respect to the impurity introduction mask.
and a second semiconductor region of opposite conductivity type below it.
By providing this semiconductor region, it is no longer necessary to have a margin for mask alignment between the gate electrode and the second semiconductor region, so that the degree of integration of the SRAM can be improved.
(2) 前記(1)により、不純物導入用マスクで第２の
半導体領域を形成し、チヤネル領域への第２半
導体領域への回り込みを防止することができる
ので、MISFETのしきい値電圧の変動及び基
板効果の増大を防止することができる。また、
MISFETのゲート電極が多結晶リシコン膜上
に高融点金属若しくは高融点金属シリサイドを
積層して構成され、半導体領域を形成する不純
物の導入のときに、この不純物の導入をゲート
電極で阻止できるので、MISFETのチヤネル
が形成される領域への半導体領域を形成する際
の不純物の漏れを防止し、MISFETのしきい
値電圧の変動及び基板効果の増大を防止でき
る。(2) According to (1) above, it is possible to form the second semiconductor region with the impurity introduction mask and prevent the channel region from flowing into the second semiconductor region, thereby reducing the fluctuation of the threshold voltage of the MISFET. Also, it is possible to prevent the substrate effect from increasing. Also,
The gate electrode of MISFET is constructed by laminating a high melting point metal or high melting point metal silicide on a polycrystalline silicon film, and when introducing impurities to form a semiconductor region, the gate electrode can prevent the introduction of impurities. It is possible to prevent leakage of impurities when forming a semiconductor region into a region where a MISFET channel is formed, and to prevent fluctuations in the threshold voltage of the MISFET and increase in substrate effect.
(3) 前記(1)及び(2)により、SRAMの集積度の向
上及び電気的信頼性を向上することができる。(3) With (1) and (2) above, it is possible to improve the degree of integration and electrical reliability of the SRAM.
(4) 第１半導体領域にそつてその下部に、第２の
半導体領域を設けることによつて、第１の半導
体領域と第２の半導体領域とのpn接合容量を
増大させることができるので、情報蓄積用容量
の情報となる電荷の蓄積量を増大させることが
できる。(4) By providing the second semiconductor region along and below the first semiconductor region, the pn junction capacitance between the first semiconductor region and the second semiconductor region can be increased. The amount of charge stored as information in the information storage capacitor can be increased.
(5) 第１半導体領域にそつてその下部に、第２の
半導体領域を設けることによつて、第１の半導
体領域と第２の半導体領域と対向面積を増大さ
せることができるので、バリア効果を高めるこ
とができる。(5) By providing the second semiconductor region along and below the first semiconductor region, it is possible to increase the opposing area of the first semiconductor region and the second semiconductor region, thereby improving the barrier effect. can be increased.
(6) 前記(4)により、情報蓄積用容量の情報となる
電荷の蓄積量を増大させることができるので、
α線により生じるソフトエラーを防止すること
ができる。(6) According to (4) above, it is possible to increase the amount of charge stored as information in the information storage capacitor.
Soft errors caused by α rays can be prevented.
(7) 前記(6)により、メモリセルの占有面積を縮小
することができるので、SRAMの集積度を向
上することができる。(7) According to (6) above, the area occupied by the memory cell can be reduced, so the degree of integration of the SRAM can be improved.
(8) 第２の半導体領域を、チヤネルが形成される
領域に伸びる空乏領域を抑制する部分に設ける
ことによつて、ソース領域及びドレイン領域間
の空乏領域の結合を防止することができるの
で、パンチスルーを防止することができる。(8) By providing the second semiconductor region in a portion that suppresses the depletion region extending to the region where the channel is formed, it is possible to prevent the depletion region from coupling between the source region and the drain region. Punch-through can be prevented.
(9) 前記(8)により、パンチスルーを防止すること
ができるので、短チヤネル効果を低減すること
ができる。(9) According to the above (8), punch-through can be prevented, so the short channel effect can be reduced.
(10) 前記(9)により、短チヤネル効果を低減するこ
とができるので、SRAMの集積度を向上する
ことができる。(10) According to (9) above, the short channel effect can be reduced, so the degree of integration of the SRAM can be improved.
(11) メモリセルに接続される基準電圧用配線を、
ポリサイド、シリサイド、高融点金属等の抵抗
値の小さな導電層で形成したので、ルモリセル
アレイでの基準電圧用配線の占有面積を縮小す
ることができる。(11) Connect the reference voltage wiring connected to the memory cell.
Since it is formed of a conductive layer having a low resistance value such as polycide, silicide, or high melting point metal, the area occupied by the reference voltage wiring in the Lumory cell array can be reduced.
(12) メモリセルに接続される基準電圧用配線を、
メモリセルを構成する抵抗値の小さな
MISFETのゲート電極と同一導電性材料で形
成したので、メモリセルアレイでの基準電圧用
配線の占有面積を縮小することができる。(12) Connect the reference voltage wiring connected to the memory cell.
Low resistance that makes up memory cells
Since it is formed of the same conductive material as the gate electrode of the MISFET, the area occupied by the reference voltage wiring in the memory cell array can be reduced.
(13) 前記(11)及び(12)により、基準電圧用配線に接
続されるアルミニウム配線を所定毎に走らせる
本数を低減することができるので、メモリセル
アレイでのアルミニウム配線の占有面積を縮小
することができる。(13) According to (11) and (12) above, it is possible to reduce the number of aluminum wirings connected to the reference voltage wiring at each predetermined interval, thereby reducing the area occupied by the aluminum wirings in the memory cell array. be able to.
(14) 前記(11)乃至(13)により、メモリセルアレイ
での基準電圧用配線又はアルミニウム配線の占
有面積を縮小することができるので、SRAM
の集積度を向上することができる。(14) According to (11) to (13) above, the area occupied by reference voltage wiring or aluminum wiring in the memory cell array can be reduced, so SRAM
The degree of integration can be improved.
(15) 前記(11)及び(12)により、基準電圧用配線の抵
抗値を小さくすることができ、その電位の安定
度を良好にすることができるので、情報の書き
込み及び読み出し動作マージンを大きくするこ
とができる。(15) According to (11) and (12) above, it is possible to reduce the resistance value of the reference voltage wiring and improve the stability of its potential, thereby increasing the margin for information writing and reading operations. can do.
(16) 前記(15)により、情報の書き込み及び読み
出し動作における誤動作を抑制することができ
るので、SRAMの電気的信頼性を向上するこ
とができる。(16) According to the above (15), malfunctions in information writing and reading operations can be suppressed, so the electrical reliability of the SRAM can be improved.
(17) 基準電圧用配線Vssと電源電圧用配線Vcc
とを重ね合わせたので、メモリセルの情報蓄積
用容量の情報となる電荷蓄積量を増大すること
ができる。(17) Reference voltage wiring Vss and power supply voltage wiring Vcc
Since these are superimposed, it is possible to increase the amount of charge stored, which becomes the information of the information storage capacitor of the memory cell.
(18) 前記(17)により、情報となる電荷の蓄積量
を増大することができるので、α線により生じ
るソフトエラーを防止することができる。(18) According to (17) above, it is possible to increase the amount of accumulated charge that serves as information, and therefore it is possible to prevent soft errors caused by α rays.
(19) 前記(17)及び(18)により、情報となる電荷の
蓄積量を増大し、ソフトエラーを防止すること
ができるので、メモリセルの占有面積を縮小す
ることができる。(19) According to (17) and (18) above, the amount of accumulated charge serving as information can be increased and soft errors can be prevented, so that the area occupied by the memory cell can be reduced.
(20) 前記(19)により、メモリセルの占有面積を
縮小することができるので、SRAMの集積度
を向上することができる。(20) According to (19) above, the area occupied by the memory cell can be reduced, so the degree of integration of the SRAM can be improved.
(21) 前記(17)により、情報となる電荷の蓄積量
を増大することができるので、情報の読み出し
動作の信頼性を向上することができる。(21) According to the above (17), the amount of accumulated charge serving as information can be increased, so the reliability of the information read operation can be improved.
(22) ２つのMISFETで構成されたフリツプフロ
ツプ回路の一方のMISFETのゲート電極を延
在して交差結合することにより、ゲート電極間
に交差結合のための配線を設ける必要がなくな
るので、ゲート電極間ピツチを縮小することが
できる。(22) By extending and cross-coupling the gate electrode of one MISFET in a flip-flop circuit composed of two MISFETs, there is no need to provide wiring for cross-coupling between the gate electrodes. The pitch can be reduced.
(23) 前記(22)により、メモリセルの占有面積を
縮小することができるので、SRAMの集積度
を向上することができる。(23) According to (22) above, the area occupied by the memory cell can be reduced, so the degree of integration of the SRAM can be improved.
(24) メモリセルのフリツプフロツプ回路を構成
するMISFETのゲート電極と抵抗素子とを重
ね合わせることにより、抵抗素子をセルフバイ
アスすることができるので、情報となる電荷を
安定に保持することができる。(24) By overlapping the gate electrode of the MISFET that constitutes the flip-flop circuit of the memory cell and the resistor element, the resistor element can be self-biased, so that the charge that serves as information can be stably held.
(25) 多結晶シリコンからなる導電層の抵抗値を
低減する不純物を、イオン注入技術で導入する
ことにより、熱拡散技術に比べて不純物濃度依
存性がないので、その抵抗値の制御性を良好に
することができる。(25) By introducing impurities that reduce the resistance value of the conductive layer made of polycrystalline silicon using ion implantation technology, there is no dependence on impurity concentration compared to thermal diffusion technology, so the resistance value can be controlled better. It can be done.
(26) 多結晶シリコンからなる導電層の抵抗値を
低減する不純物を、イオン注入技術で導入する
ことにより、抵抗素子を形成する不純物導入用
マスク下部への不純物の回り込みを小さくする
ことができるので、抵抗素子の加工寸法の余裕
度を低減することができる。(26) By introducing impurities that reduce the resistance value of the conductive layer made of polycrystalline silicon using ion implantation technology, it is possible to reduce the amount of impurities going around to the bottom of the impurity introduction mask that forms the resistance element. , it is possible to reduce the margin of processing dimensions of the resistance element.
(27) 前記（26）により、抵抗素子の加工寸法の
余裕度を低減することができるので、抵抗素子
の占有面積を縮小することができ、SRAMの
集積度を向上することができる。(27) According to the above (26), it is possible to reduce the margin of processing dimensions of the resistor element, so the area occupied by the resistor element can be reduced, and the degree of integration of the SRAM can be improved.
(28) 前記（26）により、抵抗素子の加工寸法の
余裕度を低減することができるので、抵抗素子
を充分に長く構成することができる。(28) According to the above (26), it is possible to reduce the margin of machining dimension of the resistance element, so that the resistance element can be configured to be sufficiently long.
(29) 前記（28）により、抵抗素子を充分に長く
構成することができので、抵抗素子から流れる
スタンバイ電流を小さくすることができる。(29) According to the above (28), the resistance element can be configured to be sufficiently long, so that the standby current flowing from the resistance element can be reduced.
(30) 前記（28）により、抵抗素子の内部に伸び
る空乏領域間の結合を防止することができるの
で、抵抗素子におけるパンチスルーを防止する
ことができる。(30) According to the above (28), it is possible to prevent coupling between depletion regions extending inside the resistance element, so punch-through in the resistance element can be prevented.
(31) メモリセルを構成するMISFETのゲート電
極、抵抗素子及びメモリセルに接続されるデー
タ線を重ね合せることより、平面的な面積を縮
小することができるので、SRAMの集積度を
向上することができる。(31) By overlapping the gate electrode of the MISFET that makes up the memory cell, the resistance element, and the data line connected to the memory cell, the planar area can be reduced, which improves the degree of integration of SRAM. I can do it.
以上、本発明者によつてなされた発明を、実施
例にもとずき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を
逸脱しない範囲において、種々変形し得ることは
勿論である。 As mentioned above, the invention made by the present inventor has been specifically explained based on Examples, but the present invention is not limited to the above Examples, and within the scope of the gist thereof, Of course, various modifications can be made.
例えば、前記実施例は、２つの抵抗素子と２つ
のMISFETとでメモリセルのフリツプフロツプ
回路を構成して例について説明したが、４つの
MISFETでフリツプフロツプ回路を構成しても
よい。 For example, in the above embodiment, the memory cell flip-flop circuit was configured with two resistive elements and two MISFETs, but four
A flip-flop circuit may be constructed using MISFET.
また、前記実施例は、SRAMのメモリセルを
構成するMISFETに適用した例について説明し
たが、入力保護回路を備えた半導体集積回路装置
において、入力保護回路を構成する（クランプ
用）MISFETに適用してもよい。 Furthermore, in the above embodiment, an example has been described in which the MISFET is applied to a MISFET that constitutes a memory cell of an SRAM. It's okay.
また、前記実施例は、SRAMのメモリセルア
レイにおけるMISFETに適用した例について説
明したが、周辺回路におけるMISFETに適用し
てもよい。 Further, in the above embodiments, an example was described in which the present invention was applied to MISFETs in a memory cell array of an SRAM, but the present invention may also be applied to MISFETs in peripheral circuits.
また、前記実施例は、フリツプフロツプ回路及
びスイツチング素子を構成するMISFETを半導
体基板に形成した例について説明したが、半導体
基板上部に単結晶シリコン層を設け、該単結晶シ
リコン層にMISFETを構成してもよい。 Further, in the above embodiment, an example was explained in which a MISFET constituting a flip-flop circuit and a switching element was formed on a semiconductor substrate. Good too.
第１図は、本発明の一実施例を説明するための
SRAMのメモリセルを示す等価回路図、第２図
は、本発明の一実施例を説明するためのSRAM
のメモリセルを示す要部断面図、第３図は、第２
図の−切断線における断面図、第４図乃至第
１０図は、本発明の一実施例の製造方法を説明す
るための各製造工程におけるSRAMのメモリセ
ルを示す図であり、第４図乃至第６図は、その要
部平面図、第７図乃至第１０図は、その断面図で
ある。
図中、１……半導体基板、２……ウエル領域、
３……フイールド絶縁膜、４……チヤネルストツ
パ領域、５，１２，１５……絶縁膜、６，１３，
１６……接続孔、７Ａ乃至７Ｄ，１４Ａ，１７…
…導電層、８，１０，１１……半導体領域、９…
…不純物導入用マスク、１４Ｂ……抵抗素子、
DL，……データ線、WL……ワード線、Q1，
Q2，Qs1，Qs2……MISFET、R1，R2……抵抗素
子、Ｃ……情報蓄積用容量、Vss……基準電圧用
配線、Vccである。
FIG. 1 is a diagram for explaining one embodiment of the present invention.
FIG. 2 is an equivalent circuit diagram showing a memory cell of an SRAM.
FIG. 3 is a sectional view of main parts showing the memory cell of FIG.
4 to 10 are cross-sectional views taken along the - cutting line in the figure, and are diagrams showing SRAM memory cells in each manufacturing process for explaining the manufacturing method of an embodiment of the present invention. FIG. 6 is a plan view of the main part, and FIGS. 7 to 10 are sectional views thereof. In the figure, 1... semiconductor substrate, 2... well region,
3... Field insulating film, 4... Channel stopper region, 5, 12, 15... Insulating film, 6, 13,
16... Connection holes, 7A to 7D, 14A, 17...
...Conductive layer, 8, 10, 11...Semiconductor region, 9...
...impurity introduction mask, 14B...resistance element,
DL,...data line, WL...word line, Q1 ,
Q 2 , Qs 1 , Qs 2 ... MISFET, R 1 , R 2 ... resistance element, C ... information storage capacitor, Vss ... reference voltage wiring, Vcc.
Claims (1)
量に電気的に接続されたメモリセルを有する半導
体集積回路装置の製造方法において、下記の工程
を備えたことを特徴とする。 (1) 第１導電型の第１半導体領域の主面上の一部
に、ゲート絶縁膜を介在し、多結晶シリコン及
びその上に積層された高融点金属又は高融点金
属シリサイドで形成されたゲート電極を形成す
る工程、 (2) 前記ゲート電極の側壁にこのゲート電極に対
して自己整合で形成された不純物導入マスクを
形成する工程、 (3) 前記ゲート電極及びその側壁に形成された不
純物導入マスクを使用し、前記ゲート電極の一
端側、この一端側と対向する他端側の夫々の領
域であつて、前記第１半導体領域の主面の他部
にイオン注入技術で第１導電型と反対導電型の
第２導電型の第１不純物を導入し、一対の第２
導電型の第２半導体領域を形成するとともに、
前記第１半導体領域の主面の他部の領域であつ
て、前記一対の第２半導体領域のうち、少なく
とも前記情報蓄積容量に電気的に接続される側
の一方の第２半導体領域よりも前記第１半導体
領域の主面から深い位置に、前記ゲート電極を
透過しない条件のイオン注入技術で第１導電型
の第２不純物を導入し、第１導電型で形成され
かつ前記第１半導体領域に比べて高い不純物濃
度で形成された第３半導体領域を形成する工
程。 ２ 前記第３半導体領域を形成する工程は、前記
一方の第２半導体領域に接触して第３半導体領域
を形成する工程であることを特徴とする特許請求
の範囲第１項に記載の半導体集積回路装置の製造
方法。 ３ 前記第２半導体領域を形成する工程は、第２
導電型で形成されかつ高い不純物濃度で形成され
た半導体領域を形成するとともに、この半導体領
域と前記MISFETのチヤネルが形成される領域
との間に第２導電型で形成されかつ低い不純物濃
度で形成される半導体領域を形成する工程である
ことを特徴とする特許請求の範囲第１項又は第２
項に記載の半導体集積回路装置の製造方法。[Scope of Claims] 1. A method for manufacturing a semiconductor integrated circuit device having a memory cell in which one semiconductor region of a MISFET is electrically connected to an information storage capacitor, characterized by comprising the following steps. (1) A polycrystalline silicon layer formed of polycrystalline silicon and a refractory metal or refractory metal silicide layered thereon, with a gate insulating film interposed on a part of the main surface of the first semiconductor region of the first conductivity type. (2) forming an impurity introduction mask self-aligned with the gate electrode on a side wall of the gate electrode; (3) forming an impurity introduction mask on the gate electrode and its side wall; Using an introduction mask, ion implantation is performed to implant a first conductivity type into the other main surface of the first semiconductor region in each region on one end side of the gate electrode and on the other end side opposite to this one end side. A first impurity of a second conductivity type opposite to the first impurity is introduced, and a pair of second impurities are introduced.
While forming a second conductive type semiconductor region,
A region on the other part of the main surface of the first semiconductor region, which is at least one second semiconductor region of the pair of second semiconductor regions that is electrically connected to the information storage capacitor. A second impurity of the first conductivity type is introduced deep from the main surface of the first semiconductor region using an ion implantation technique under the condition that it does not pass through the gate electrode, and the second impurity is formed of the first conductivity type and is introduced into the first semiconductor region. A step of forming a third semiconductor region formed with a relatively high impurity concentration. 2. The semiconductor integrated device according to claim 1, wherein the step of forming the third semiconductor region is a step of forming the third semiconductor region in contact with the one second semiconductor region. A method of manufacturing a circuit device. 3 The step of forming the second semiconductor region includes the step of forming the second semiconductor region.
A semiconductor region formed of a conductivity type and with a high impurity concentration is formed, and a semiconductor region is formed with a second conductivity type and a low impurity concentration between this semiconductor region and a region where a channel of the MISFET is formed. Claim 1 or 2 is a step of forming a semiconductor region in which
A method for manufacturing a semiconductor integrated circuit device according to paragraph 1.
Priority Applications (11)
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|---|---|---|---|
| JP59218470A JPS6197961A (en) | 1984-10-19 | 1984-10-19 | Semiconductor integrated device |
| KR1019850005816A KR940002772B1 (en) | 1984-08-31 | 1985-08-13 | Semiconductor integrated circuit and its manufacturing method |
| GB8520741A GB2163901B (en) | 1984-08-31 | 1985-08-19 | A semiconductor integrated circuit device and a process for manufacturing such a device |
| DE3530897A DE3530897C2 (en) | 1984-08-31 | 1985-08-29 | Static RAM memory and a method for its production |
| GB8720041A GB2195496B (en) | 1984-08-31 | 1987-08-25 | A semiconductor integrated circuit device |
| GB08720042A GB2195497A (en) | 1984-08-31 | 1987-08-25 | A semiconductor integrated circuit device |
| US07/218,486 US4890148A (en) | 1984-08-31 | 1988-07-07 | Semiconductor memory cell device with thick insulative layer |
| SG825/90A SG82590G (en) | 1984-08-31 | 1990-10-11 | A semiconductor integrated circuit device |
| SG826/90A SG82690G (en) | 1984-08-31 | 1990-10-11 | A semiconductor integrated circuit device and a process for manufacturing such a device |
| HK946/90A HK94690A (en) | 1984-08-31 | 1990-11-15 | A semiconductor integrated circuit device and a process for manufacturing such a device |
| HK947/90A HK94790A (en) | 1984-08-31 | 1990-11-15 | A semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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|---|---|
| JPS6197961A JPS6197961A (en) | 1986-05-16 |
| JPH055177B2 true JPH055177B2 (en) | 1993-01-21 |
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Family Applications (1)
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Families Citing this family (3)
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|---|---|---|---|---|
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| JP2002033403A (en) * | 2000-07-18 | 2002-01-31 | Mitsubishi Electric Corp | Static semiconductor storage device |
| JP4859209B2 (en) * | 2006-03-16 | 2012-01-25 | 学校法人日本大学 | Stand and measuring instrument |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57107070A (en) * | 1980-12-17 | 1982-07-03 | Ibm | Method of producing high speed and high density mos dynamic ram integrated circuit structure with lightly doped-drain |
| JPS5954260A (en) * | 1982-09-22 | 1984-03-29 | Hitachi Ltd | Semiconductor memory device and manufacture thereof |
-
1984
- 1984-10-19 JP JP59218470A patent/JPS6197961A/en active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57107070A (en) * | 1980-12-17 | 1982-07-03 | Ibm | Method of producing high speed and high density mos dynamic ram integrated circuit structure with lightly doped-drain |
| JPS5954260A (en) * | 1982-09-22 | 1984-03-29 | Hitachi Ltd | Semiconductor memory device and manufacture thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6197961A (en) | 1986-05-16 |
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