JPS5954260A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、半導体記憶装置およびその製造方法に関し、
特に、α線によるソフトエラーの発生を防１１−シた、
ホｒ１縁ゲート型電界効牛トランジスタ（以丁、ＭＩＳ
Ｉ”ＥＴという）から構成さオ］イ）スクディソク１１
．　Ａ　Ｍ　（Ｓ　ｔａｔｉｃＲ，ａｎｄｏｍ　Ａｒｃ
ｅｓｓ　Ｍｅｍｏｒｙ以下Ｓ−ｎＡＭという）及びその
製造方法に関する。

Ｓ−Ｒ，Ａ、Ｍに於けるメモリセル特にシリコンメモリ
セルは放射線に含まば［イ）α粒子に弱く、メモリ素子
を封止するセラミックパッケージ相や蓋側に微量含まｉ
ｌ、ている天然のウラン（Ｕ　）等から放出さｔするα
線のテソグ内への入射により基板中に多用゛の宙子−正
孔対が発生し、発／Ｊニジた重子が基板中を移動してメ
モリセルに蓄積さｔ＋　−Ｃいる（Ｗ　ｆ’１４　（π
ｆ荷）を破壊し、メモリを岨動作させろとし・５現象を
生ずる。こハは、所謂、ソフトエラーと呼ばれる」、象
である。メモリ芥子゛（ビット数）が太さくなるにつ才
１てメモリセルの占有面積が小さくなり、メモリセルに
蓄積さガる情報としてのｆ（（荷１者が少なくなるため
ソフトエラーが発生し易くなる。これを防１ヒするため
に半導体テ・プ表面にポリイミド樹脂等の高分子材料を
コーティングすることや、基板中にＰＮ接合によって区
画さ才またＰ型ウェル領域を形成して、どのＰＮ接合の
１ｒ１荀１（？３壁により基板中にα線によって発生し
た重子を５１封７・返しソフトエラー強度を向上させる
ことが行われて（・ろ。

このＰ型ウェル領域の形成はンフトエラー強度ヲ向上さ
せるが、前記の如（メモリ容開“が太さくなるにつれて
ソフトエラーが発生し７ぶ、　（１：ｃす、本発明者ら
の検討によ第１−ば、６４　Ｋビット以上の高賓鼠のＳ
５−１１Ａメモリーに対し又は、なオ・５充分ではな（
・ことが判った。

一方、本発明者らはこの様なα線によるソフトエラーを
防止する為に、十記Ｐ＾リウエル領吠の形成に加えて、
蓄積ノード（ドレイン領域）の一部領域の下にＰ＋型半
導体領域を形成」ろことを検討した。又メモリセルを構
成スＺ）Ｐ　！ｆ＋リウエル内の全ての素子をＰ　型の
半導体装１或で包囲」イ）ことを検討した。

しかしながら、前者の蓄積ノードとしてのドレイン領域
下にＰ　型半導体領域を形成する方式では、そのプロセ
ス、即ちソースおよびドレイン領域形成後に、当該Ｐ＋
型半導体領域を形成する工程を採用するために、工程が
複雑となり、Ｐ型領域形成のマスク合せ余裕がきびしく
、又蓄積ノードの一部領域にＰ″型半導体領域を形成寸
ろのみテハシールド効果も不充分であり、ソフトエラー
低減効果が少ないという難点が、１；）ろ。

又後者のメモリセルを構成ずイ）全ての素子をＰ＋型半
２！ｑ体領域で囲むと（・５方式でｂ：ｒ、峰のプロセ
ス上当該■）＋型半導体領域ノ）ｚ成後にフィールド絶
縁膜を形成すると（・５方法が抹ら旧る。この為、当該
フィールド絶縁膜の形成の際、長時間アニールすること
により、当該Ｐ＋型半導体領域が再拡散してしま（・、
こ才１により素子特性が変化し、例えばしき（・イ「１
市１１゛ろ−゛シフト、素子のｆｉｌｌ−値を変！「ｊ
ｌさせると（・う難点がある。さらに、この場合Ｐ＋型
半導体領域が１■ｊ拡散される結果、所定の不純物濃度
ケもつ領域が１（）られす、ソフトエラー効果を低減さ
せろという廂゛１点が力）ろ。

本発明は、α線によるソフトエラーの発生を防止ずろた
めの領域を簡単ブｆ方法によって形成１ろことを目的と
したものである。

以下、本発明を図面に示す実施例をもって説明する。

第１図〜第１６図に本発明に従−’）Ｓ−１（、ＡＭの
製造プロセスの各工程におけろ断面図を示す。説明を狸
解しやす（するために１つのメモリセル部と、メモリセ
ルアレイに関連する周辺回路を構成する一つのトランジ
スタとを中心に説明ゴろ。

各図にお（・て、領域Ｘ、は後述する第２０図に示した
メモリーセルＭ　−ＣＥ　Ｌを得るための各工程毎の部
分断面図を示し、領域Ｘ２はデータ出力バッファＤＯＢ
等の周辺回路を構成するＰチャネルＭＩＳＦＥＴを得ろ
ための各工程毎の部分断面図を示す。

第１図は、半導体基板ＪのＸ、領域にＰ型ウェル領域３
及び当該領域上に酸化膜４が形成され、又、基板１のＸ
２領域に酸化膜２が形成された状態を示す。次に、この
第１図に断面な示す半導体装置が得られるまでのプロセ
スにつ（・て説明１ろ。

半導体基板、例えば、（１００）結晶面を有し、比抵抗
が８〜］２ΩαｎのＮ　ｐすｌド結晶シリコン基板］を
用意し、このシリコン基板１の主表面全面にＮ型不純物
例えばリンを、例えばイオン打込みにより、好ましくは
打込みエネルギー］−２５ＫｅＶ、ドーズ量３Ｘ　１０
１２原子／譚２で導入す４）。こ才１け、Ｎ型不純物を
あらかじめ打込んでおくことによって、Ｎ　領域を形成
しておき、ｋイ牛へ・Ｉ　Ｔ　ＳＦ　Ｅ　’ｒ’を防止
するためのチャンネルストッパーを形成しておくことが
出来るからでｋ）ろ。次いでシリコン基板１０表面に熱
酸化によって約５０ＯＡの厚さのシリコン酸化膜（Ｓｉ
２０膜）２を形成し、次にウェルが形成されるべき領域
上にあるＳｉｎ、膜を除去するために、フォトレジスト
膜を５ｔＯ２膜上に選択的に形成ずろ。そして、フォト
レジスト膜をマスクどして５１０２膜をエッチする。次
に、前訃１フォトレジスト膜を残した状態で、ｐ　ｊｑ
ｌｌウェル形成のためにＰ型不純物の導入をする。導入
方法としては、イオン打込み力様Ｉましい。またＰハリ
不純物としては、例えばボロン（１３）が好ましく、こ
の場合の打込みエネルギーは７５ｉ（ｅＶ、ドーズ量は
８×１０１２原子／川２がよい。この時、ボロンは尚該
フォトレジスト膜が残存する領域のシリコン基板１には
到％　Ｌ、　ｔ、ｃい。一方、シリコン基板１内に導入
されたホロンハ、先に全面に打込まれたリンの濃度を補
償１〜て、Ｐ型ウェルを形成オるのに十分である。

フォトレジスト膜を除去した後、シリコン基板１内に選
択的に導入されたＰ型不純物を、約］、　２００℃の温
度で熱拡散させて、第１図に示されろような、ウェル領
域３が形成さ、＋する。このとき、シリコン基板１０表
面上に薄し・シリコン酸化膜４が形成されろ。このウェ
ル領域３内には、第２（）図に示したようなメモリセル
が形成される。

次（・で、第２図以下の工程を説明する。

（フィールド絶縁膜およびチー）・ネルストッパー形成
のための工程） 第１図に示されているシリコン基板１土の全ての酸化膜
を除去し、シリコン基板１の清浄１ｆ面を露出″１″ろ
。

次に第２図に示すように、シリコン基板１０表面に熱酸
化によって約５０ＯＡの厚さの酸化膜（Ｓ１０２膜）５
を形成する。そしてこの−］二に酸素を１山さフ’Ｌ（
・絶縁膜（耐酸化膜）、例えばＳｉ、Ｎ４膜６を気相化
学反応法（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　１）ｅｐｏ
ｓｉｔｉｏｎ。

以下ＣＶＤ法と言う）によって約１４００にの埋さに形
成する。このＳｉ、Ｎ４膜６は後に述べるフィールド絶
縁膜を選択的に形成するためのマスクとして使用さ旧る
。

なお、前記Ｓ　＋　０２膜５は、次の理由により形成さ
せろ。すなわち、Ｓｉ、、Ｎ４膜６を直接シリコン基板
１０表面に形成すると、この両者の間のρ（膨張係数の
違いによって起る熱イ９によって、シリコン基板１０表
面に結晶欠陥が発生する。こ才１を防Ｊ卜するために５
ｉｏ２１１ω５が形成さ才１ろので；多）る。

次に、後述するフィールド絶縁膜を形成′ｔろためのマ
スクな完成さ丑すため、フメトレジスト膜７火Ｓｉ、Ｎ
４膜上に選択的に形成する。すなわち、フォトレジスト
膜７し′よフィールド絶縁膜が形成されるべき領域以外
の領域に形成されろ。そして、このフォトレジスト月の
７をマスクとし７て、ｆ青１１３のよ（・エッチが可能
ｔｆ゛プラズマエッチにより５Ｌ３Ｎ４膜６火エツチし
て、フィールド絶、縁膜形成のためのマスクが形成され
ろ。

フォトレジスト膜７を残（−た状態で、チャネルストッ
パ形成のためにＰ型不純物をシリコン基板１に導入する
。導入の方法としては、例えはイオン打込みが用いられ
る。その場合、Ｐ型不純物は、フォトレジスト膜７が残
存してし・る領域でハ５ｉ０２膜５およびシリコン基板
１には達せず、一方、Ｓ　ＩＯ２Ｍ’ｋ　５の表面が露
出して（・る領域では、　Ｓ　＋　０２膜５を通ってシ
リコン基板１の内部に達する。

前記■）型不純物としては沸化ボロンＢ　Ｆ　、が好ま
しい。その打込みエネルギは３０ＫｅＶ、ドーズ量は５
Ｘ１０１３原子１０Ｉｎ２がよい。

Ｐ型つェル内に打込まれたボロンイオンはＰ＋型領域を
形成し、チャネルストッパとなる。一方Ｎ型シリコン基
板１に打込まれたボロンイオンは、第１図で示したリン
打込みによって導入さおたリン、つまりＮハリ不純物に
よって補償さ第１ろ。従って、この領域はＮ型領域と１
．ｃつており、ＮＷＶのチャネルストッパが存在するこ
とにブｆろ。

（フィールド絶縁膜形成工程） フォトレジスト膜７を除去した後、第３図に示すように
、約１０００℃の酸化性雰囲気中でシリコン基板１０表
面を選択的に熱酸化して約９５０ＯＡの厚さのフィール
ド絶縁膜８を形成する。このとき耐酸化膜であろ５ｉｌ
Ｎ４膜６は酸素す逆さないので、Ｓ　Ｉ　！Ｉ　Ｎ、＋
　１１ｍ下のシリコンは酸化さＪｔ７’：１い。

この熱処理時に、フィールド絶縁ＩＫ’＋の面下に前述
したチャネルス）・ツバが引き伸し拡？ｌ々さオ］７、
所望の深さを有するテザネルストソバが形成さ第１ろ。

（図示せず） （表面酸化膜除去工程） ＳＩ３Ｎ４膜６を、例えば熱リン１）夕（ＩＴ、　ＰＯ
４）を用（・て除去した後、清浄なゲート酸化膜な得る
ために、第４図に示すように、一旦、シリコン基板１の
表面の５ｉ０２膜５を除去する。例えば、フン酸（ＨＦ
　）を用いて全面を薄（エッチして５１０２膜５を除ぎ
、フィールド絶縁膜８が形成されていない部分のシリコ
ン基板１０表ＷＪ’ｆｘ　？ＦＫ出させろ。

この状態のＭ　−ＣＥＴ、の平面図を第１７図に示−ｔ
。

すなわち、第１７図のＸ、Ｆ−Ｘ、、切断断面図が第４
図の領域Ｘ１に示されている。

（不純物インブラント層の形成工程） 第４図に示されたシリコン基板の表面に、第５図に示す
ように不純物インブラント層９を形成する。第５図に示
す実施例では不純、物としてＰ型不軸物る・用（・た。

潜入方法としてはイオン打込みがクイ咋しい。また、１
）Ｍ’ｌ不純物としては例えばボロン（ｔりが好ましく
、この場合の打込みエネルキーは１２５ＫｅＶ、ドア　
姐’Ｌ　１０　”’　〜２　Ｘ　１０　”ｍ（／”２程
度がよい。

この■）型不純物のインブラント層はフィールド絶縁膜
にも形成してもよ（・。

本発明は、このように、フィールド絶縁膜形成後にＰ型
不純物インブラント層を形成する。このインブラント層
の形成によりα線によるソフトエラーの発生夕防止でき
る。このインブラント層によるα線ソフトエラーの発生
防１１・につぃては後述する。

（ゲート絶縁膜形成工程およびり、ｆ！ｌ、・個室圧制
御工程） 約１０００”Ｃの酸化性雰囲気の１で、第５図に示され
たシリコン基板の表面に、丹１，６図に示−ずように、
熱酸化により約４ｏｏＡの厚さのゲート絶縁膜１０を形
成する。このゲート絶縁膜１（１、シリコン基板１上に
形成される全てのＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔのゲート絶縁
膜と／Ｉるものである。

次に、この状態で、Ｐ型不糾１物のイオンｆ］込み火行
う。こガは全てのＭ　（Ｓ　Ｆ　Ｅ　Ｔのしきいイｎｎ
　’？Ｈ圧■ｔ１１乞規定するために行う。前記Ｐ型不
純物としては、ボロン（Ｂ）が好まシ、（・。ｔＪ込み
エネルギーは：ｔｏＫｅｖ、ド　ズ量は５．５　Ｘ　］
、　ｆ）”原子／１ｙｔｎ２がよ（・。このドーズ計は
■、１．のイ１へによって変化する、このイオン打込み
は、全くマスクを使用せず、全面に行ｔ［わわる。従っ
て、全てのＮチャネルＭＩ　Ｓ　ｌ”　Ｔ’：　Ｔは同
一σ〕しき（・値肖圧Ｖｔｌ＋′？有腰一方、全てのＰ
チャネルＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔは同一のしきい仙↑■
１庄Ｖｔｈな有することに１．Ｃろ。

（ダイレクトコンタクトホール形成下、Ｐｉりηλ−多
結晶多結晶シリコフリコン基＆’Ｉとの間を直接接続す
るためのコンタクトホール、し・わゆるダイレクトコン
タクトホールを形成するために、５Ｉ０２膜ＩＯ上にフ
ォトレジスト膜１　＋　’Ｇ：；巽択的に形成する。そ
して、このフォトレジスト膜凸１１をマスクとして、第
７図に示すように、ゲート絶縁膜となるＳ　＋　０７膜
１（）をエッチしてシリコン基板１の表面を露出させ、
ダイレタトコン、９り）・ホールＣＨ，。。を形成１−
ろ。このＣＪＩ、。。（゛↓第２０図で示したＭ　Ｉ　
Ｓ　Ｆ　Ｅ　’１．’　Ｑ２−　　Ｑ４　：Ｉ・ｌよび
高机抗、多結晶シリコンＲ２との接続部であ４）。

（第−漕体層形成Ｔ稈） フォトレジスト膜】１を除去した後、第８図に示すよう
に全面に第一導体層１２ケ形成する。第−ｊ−Ｎ体層と
しては不純物をドープした多結晶シリコン層が用（・ら
れる。

まず、全面にＣＶＤ法により約３５００Ａ−の厚さの第
一多結晶シリコン層１２な形成する。次に、第一多結晶
シリコン層１２の比析抗火小きくするために、全面にＮ
型不純物、例えばリンを拡散法によって導入する。

この時、単一多結晶シリコン層１２から、ダイレクトコ
ンタクトホールＣＨ，。。を通して、シリコン基板１内
にもリンが拡散され、Ｎ　型領域１３が形成される。

これらＮ　型領域は後の熱処理工程で所望の深さに拡散
さ１ろ。領域１：３は、第２０図に示したＭ　）　Ｓ　
Ｆ　、ＴシＴＱつとＱ、の間の接編：を行５、（第−梼
体層黄択険−ノモエ桿） 上述のようにリン処理を施したＰバー多結晶シリコン層
】２乞、第９図に示′１−ように、精度のよ（・エッチ
が可能なプラズマエッチにより所望の形状にエッチして
ゲート電極１／１．ｌｆｉ、ワード紳］　５　（Ｗ）、
領域１３にダイレクトコンタクトしたゲート電極１７を
形成する、 引き続いて、Ｓｉｎ、ＩＩφｌＯが同一形状にエッチさ
れ））’　−）　、ｌ（６，縁膜１８〜２０が形成さ才
１ろ。この時、第９図に示すように、シリコンノ、（板
１の表面が選択的に露出される。

（ソース・ドレイン領域およびヘース市極取出し層形成
工程） Ｐ　型のソース・ドレイン領域形成のために、マスクを
形成する。このマスクとしては、例えばＣＶＤ法により
約１５ＯｒｌＡの卿さに選択的に形成された５Ｉ０２膜
２１が用いられろ。すブｒわち、メモリセルを含むＮチ
ャネルＭ　Ｔ　Ｓ　Ｆ　Ｅ　Ｔが形成さｉする領域はＳ
ｉＱ、膜２１によって梼わＪｌて（・る。

そして、この状態でｐｉい゛不純物が、倒置ば拡散法に
よって導入されろ。このｐ　７ｙｖ不剃（物と１−２て
（：［、ボロン（丁３）が好ましい。第１０図に示ずよ
つに、ボロンが拡散されて、ＰチャネルＭ　ｒ　Ｓ　Ｆ
　Ｉ’：　’？’のソース・ドレイン領域２２．２３が
形成される、なお、この拡散時の熱処理に伴って、シリ
コン基板１０表面に薄い酸化膜（図示せず）が形成され
ろ。

（ソース・ドレイン領域およびエミッタ領域形成工程） 前記５１０２膜２１および薄（・酸化膜を除去し）、−
後、Ｎ＋型のソース・ドレイン領域形成のために、新た
にマスク２４を形成１−ろ。このマスクとしては、例え
ばＣＶ　Ｄ法により約１５０（ＬＸの厚さに選択的に形
成さｔまた５Ｉ０２膜２４が用（・ら第１ろ。・すなわ
ち、ｌ）チャネルＭ　Ｔ　Ｓ　Ｆ　Ｅｉ”が形成された
領域は、Ｓｉｎ、膜２４によって覆われている。

そして、第１１図に示す状態でＮ型不純物が、例えば拡
散法によって導入される。このＮ型不純物としては、リ
ン（Ｐ）が好ましく・。リンがシリコン基板１内に拡散
さ、！１て、ＮグヤネルＭＴ　Ｓ　Ｆ　Ｒ１゛のソース
・ドレイン領域２５〜２８が形成される。なお、この拡
散時のＷｐｔ処理に（１′って、シリコン基板１０表面
にＮ（・酸化膜（図示せず）が形成される。この状態で
のメモリセルへＩ　−ＣＩ’、　Ｌの平面図を第１８図
に示す。ｆＩｒわち、第１３）図のＸ、Ｌ−Ｘ、、切断
断面（シ１が絹１１図の領域Ｘ１　　に示される。

（コンタクトホール形成工程） 前記Ｓｉｎ、膜２４および湖（・酸化Ｉ１１′）を除去
した後、第１２図に示したように、シリコン基板ｌの露
出している表面全体に熱酸化により酸化膜２９を形成す
る。このとき、シリコン基板１と多結晶シリコン層１４
〜１７とでは酸化され４）速度が異なるので、シリコン
基板１上には約１　（１Ｆｌ　ＡのＪ！ｐ−さのＳｉＯ
，膜が、多結晶シリコン層１４〜１７十には約：４００
　Ａの厚さのＳＩ　Ｑ　２膜が形成されイ）。

次に新たに全面にＣＶ　ｌ）　Ｎ７：により約１５００
Ａσ）厚さのＳ　＋　０２膜３０を形成する。この５ｌ
（１２膜３（〕はシリコン基板と後述づ゛る第二導体層
との間の絶縁のために設けられるものであイ）。

次にＳ　＋　０２膜３０上にツー４トレジスト１ｌｒＪ
　（図示せず）を選択的に形成して、こｉ１ヶマスクと
ｌ〜でＳ　＋　０２膜３０およびＳｉｎ、膜２９を連続
的にエッチしてコンタクトホールな形成−４″之）。ξ
０）コンタクトホールは、後述する第二導体層ど、第一
多結晶シリコン層１７またはシリコン基板１内に形成さ
れた半導体領域のそれぞれの間の接続用に開窓されたも
のである。

１１オ、５ｉｎ２膜２９の１１φ厚に、既に述べたよう
に多結晶シリコン層１４〜１７の一ヒでは約３００＾、
シリコン基板１の士では約１００．Ａと異なる。従って
多結晶シリコン層１４〜１７上のｓＩｏ、膜が妃全にエ
ッチさ、ｔ′Ｌるまで、エツチングを行う必要がある。

このときエンチング液として）Ｔ　Ｆ　−＋−Ｎ　Ｈ，
Ｆを用（・るのが好ましい。すなわち、この工・ブンダ
液はシリコンに対しては働がないので、シリコン基板１
がエッチさｊることはな（・。

（第二導体層形成工程） 第１３図に示すように、全面に第二導体層３１を形成す
る。第二溶体層と１−で（・′、ｌ−不紳物をドープし
た多結晶シリコン層が用いられる。

まず、全面に第二多結晶シリコン層３１泰′、ＣＶ　Ｉ
）法により約２（）旧）六〇刀９さに形成−（−る。こ
の第二多結晶シリコン層３１に、後述するように、第三
導体層と、シリご１ン基４反１内の半導体領域または第
一多結晶シリコン層１７との間ケ互（・に接続するため
に用（・られろ。また、第２０し１に示した市、源市圧
供給ａｖＣｃ−，ＩＪおよび角荷机抗Ｉｔ、。

Ｒ７としても用いろｉ′１．ろ。

（抵抗体形成工程） 次に、第１３図に示されろよ５に、ＣＶ　１．）法によ
る約１５００．ＡのＪすさσ）Ｓｉ０２膜３２〜：３４
火１ソ？；折重に形成して、第二多結菖？）シリコン層
：３１を部分的に梼う。

この状態で、第二多結晶シリコン層３１の比抵抗を小さ
くするために、例えばリン乞拡散法によって導入する。

このとき、前記Ｓｉ（’）、膜３２〜３４によって覆わ
れた部分の第二多結晶シリコン層にはリンが導入されな
（・。従って高い比摂抗のままの多結晶シリコンが部分
的に残存する状態どなる。なお、第二多結晶シリコン層
３１内に拡散されたリンは、平面方向にも多少拡散ずろ
が、マスクであるＳｉｎ、膜３２〜３４は、これを考廓
して設営１されている。

（第二導体層選択除去工糊） Ｓｉｎ、膜３２〜３４を除去した後、第二多結晶シリコ
ン層３１を、所望の形状にエッチして、第１４図に示す
ように、電極３８〜４１を形成ゴーる。

’ｒ［極４０．　４１ハＰｆ＋ネｋＭ　Ｉ　ＳＦ　ＥＴ
（７）ソースおよびドレインｆａｎ域への接続用どして
用（・られる。」極３９は、第２０図に示したＭ　Ｉ　
Ｓ　Ｆ　ＥＴＱ４の電極として用（・られる。１極３８
（ｖＣ６−■、）は、高抵抗多結晶シリコン層３５（［
Ｌ２）を介してＭ　丁ＳＪ’ＥＴＱ＋　、Ｑ４　の７−
ス・）−レイン領域に直接接続しているいわゆるダイレ
クトコンタクトして（・る第一多結晶シリコン＃１７に
接糸光さ才′ｔて（・る。

（層間イ！縁膜形成工程） 第１５図に示されるように、層間絶縁膜４２を全面に形
成する。層間Ｐ＃＊　ＩＩψと１−て（・〕Ｙ、ＩＪン
シリケートガラスＷ（以下ＰＳＧ膜とト、う）が好まし
い。このＰＳＧ膜４２ばＣＶ　］）法により約６５　（
１０Ａの厚さに形成される。このＰＳＧ膜４２は、後に
述べる第三導体層と、η）二条結晶シリコン層、特に電
源電圧Ｖ　が供給される。Ｔｌ電極　８との間の（コＣ 層間絶縁膜として必要なものである。

次に、フォトレジスト膜（図示せず）を選択的に形成し
、これをマスクとしてＩ）　Ｓ　Ｇ／ＩＩ　４２をエッ
チしてコンタクトホールを形成する。

−□□　□　□□　輛ζ〜−−−−□−□□□−一□□
　□ζ　　　　　　　　　　□−／ 、、、／ ／／′ ７／″ ２／ ／″ ７７′ 、／ ７、／ ２／ ２つ （第三導体層形成工程） 第１６図に示されるように、第三導体Ｈ１１４３〜４５
を選択的に形成する。第三導体層としでは。

例えばシリコンに対してＰ型であるアルミニウド、（Ａ
−６）が好ましい。アルミニウム層４３〜４５は真空蒸
着法によって約８０００　Ａの厚さに形成される。

この時、高抵抗の第二多結晶シリコン層から成る電極４
０．４１の内部に、アルミニウドが拡散され、その結果
、Ｐ型の小さい比〃（抗の導体層となる。電極４：３は
、第２０図に示され）こデータ線りとして用いられる。

この状態でのＭ　−ＣＥ　Ｌの平面図を第１９図に示す
。すなわち、第１９図でのＸ、、　−Ｘ、Ｑの切断断面
図が第１６図領域Ｘ、に示されている。

以上のプロセスによって形成されたメモリセル部の概略
面々レイアウト図を第２０図に示し、そのメモリセル部
の等価回路図を第２２図に示す。

第２０図のメモリセルＭ−ＣＥＬＬのレイアウトパター
ン図において、一点鎖線によって四重れた部分（Ａ　−
Ｂ　−Ｃ−Ｄ　）　カ１　ヒソ）　ノＭ　−ＣＥＬの占
めるエリアである。

まず、ＩＣチップ内にＶ」：同図に示ｔ、Ｉｒように配
線およびＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔのソース・ドレインと
しての役目をはだす半導体領域５Ｒ１−８Ｉｔ、ｌが配
置されている。

このＩＣチップ」−には、太い実線で示し／とように絶
縁膜を介して第一層目の導体層（多結晶シリコン層）Ｋ
よってワ・−１・’　＃、！ｉｌ　Ｗおよびゲート１Ｅ
極Ｇ　１　　＋　Ｇ２が形成さｉｔている。ワード線ｗ
ＶＬ半導体領域ＳＲ，，Ｓ丁も、とともにトランスミッ
ション用ＭＩＳＦＥＴＱ３そしで半導体領域ＳＲ，。

５ｒｔａ　とともにトランスミッション用ＭＩＳＦＥＴ
Ｑ４　を゛構成している。件だ、ゲート’ｆｉＩ、祿Ｇ
１　は半導体領域ＳＲ，，Ｓｆこ３とともに駆ルｉＪ）
用］Ｖ１．　Ｉ　ＳＦｈ：　Ｔ　Ｑ　Ｉ　を、ゲート電
極Ｇ２は半うｎ１体領域ＳＲ，。

ＳＲ，七ともに駆動用Ｍ、ｌ５ＦＥＴＱ２をそれぞれ構
成している。なおゲート電極Ｇ、は接続点Ｎ２にオイテ
Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑｔ　とＩＶＩＩＳＦＥＴＱ
４　と全電気的に接続する半導体領域ＳＲ６にグイレク
トコンタクトしている。

ワード線Ｗおよびゲート電極Ｇ、、Ｇ２−トにｔ、）１
、太い点線で示したように絶縁膜を弁して第二層目の導
体層（多結晶シリコン層）Ｋよって電源電比供給線■ｃ
ｃＩ−’、負荷抵抗Ｒ，、Ｒ，および接続点Ｎ、、Ｎ、
間の配線が一体的に形成されている。

すなわち、負荷抵抗Ｒ，，Ｒ，の一端は分岐している電
源電圧供給線ＶｃＣ−Ｌに一体的に接続している。そし
て、負荷抵抗Ｒ１の他端は接続点Ｎ６においてゲート電
極Ｇ２に接続され、かつ配線としてゲート電極Ｇ１を交
差し、接続点Ｎ、ＶＣおいてＭＩＳＦＥＴＱ＋　　とＭ
ＩＳＦＥＴＱｓ　とを１（１１気的に接続する半導体領
域ＳＲｔに接続されている。

接続点Ｎ、、Ｎ、間の配線（第二層目の導体層）とゲー
ト電極Ｇｌ（第１層目の導体層）との交差によって、第
２２図に示した交差結合が達成できる。一方、負荷抵抗
Ｒ７の他端は接続点Ｎ２において、ゲート電極Ｇ、に接
続されている。なお、上記負荷抵抗ｌ佑　ＩＲ，は、後
で説明するように第１層目の導体Ｊ＠すなわち多結晶シ
リコン層への不純物カ入の制御によっで多結晶ゾリコン
ハ・；の−・部分に形成される。

電源電圧供給線■。Ｃ−Ｌｌ負荷ＪＩ（抗■（１，、Ｉ
’？、。

および接続点Ｎ１　、Ｎｏ間の配線上に（・」１、図示
し７たように絶縁膜を介して第三層［１の力′体１φ・
）（アルミニウム層）によって接地７１（位供）ｌ’Ｆ
降ｊｌ　Ｖ６　Ｂ　−Ｌ、データ線り、Ｄがそれぞれに
対し−ご平行に、かつワード線Ｗおよび電源電圧供給線
■。ｏ−Ｌを直父するように形成されている。接地電位
供給線Ｖ８Ｓ−Ｌｉｌ−ｆ接続点Ｎ、においてＭＩＳＦ
ＥＴＱ、　　とＭＩＳＦＥＴＱ２とを電気的に接続する
半導体領域ＳＲ３に接続され、さらに接続点Ｈ□におい
て半導体領域（ウェル領域）　Ｓ　Ｒ６に接わ′５σれ
ている。

データ線Ｄ　、　Ｊ）はそれぞれ接続点Ｎ、、Ｎ４にお
いて半導体領域ＳＲ，，ＳＲ，に接続きれでいる。

以上のメモリセルＭ　−ＣＥ　Ｌ　Ｌの回路図は第２２
図に示される。このメモリセルは直列接続され／こ負荷
抵抗Ｒ，，Ｒ２と駆動用ＭＩＳＩｉ”ＥＴ（絶縁ゲート
型電界効果トランジスタ）Ｑ、、Ｑ、から成る１対のイ
ンバータ回路の入出力を交差結合したフリップ・フロッ
プと１対のトランスミッション・ゲート用Ｍ、Ｉ　５Ｆ
ＥＴＱｓ　　、Ｑ４で構成されている。フリップ・フロ
ップは情報の記憶手段として用いられ、トランスミッシ
ョン・ゲートはフリップ・フロップと相補データ線対り
、Ｄ間における情報の伝達を制御するためのアドレス手
段として用いられ、その動作はローデコーダＲ−Ｄ　Ｃ
工（に接続されたワード線Ｗに印加されるアドレス信号
によって制御される。

第２１図は第２０図に示したメモリセルＭ−ＣＥＬかＩ
Ｃチップ内に複数配列され°ＣいるＪ−９のメモリアレ
イＭ−ＡＲＹのレイアウトパダ−ン４−示す。

二点鎖線によって示した１つのＭ−ＡＩζＹ’　ｋｌ：
　１述したウェル領域によって規定され、・−ｔｌ、で
そのＭ　−Ａ　ＲＹ内には、第２０図に示した［ビット
のＭ−ＣＥＬ（Ａ−Ｂ−Ｃ−Ｄ）が、横方向すなわちワ
ード線方向に３２個、縦方向す楢ノちデータ線方向に１
２８２８個配れている。

そして、それらのＭ−ＣＥＬは以下の通シに配列されて
いる。

まず、第２０図に示したｌビットの八ｔＩ　−ＣＥ　Ｌ
のレイアウトパターンをもとに、第２１図に示したよう
にＭ　−、ＣＪすＬ１〜Ｍ　−ＣＪすＬ４によってＭ−
ＡＲＹ構成の基本となるブロックが構成され−Ｃいる。

この基本ブロックにおいて、Ｍ　−ＣＥ　Ｌ　１に対し
て横方向に隣υ合うＭ−ＣＥＬ２はそのＭ−ＣＥ；　Ｌ
　１と線対称に配列され、一方、Ｍ　−ＣＥＬｌに対し
て縦方向に１１４り合うＭ−ＣＥＬ３はそのＭ−ＣＥＬ
Ｉに対しで１８０度回転した状態に配列されている。そ
して、Ｍ　−ＣＥ　Ｌ　３に対しで横方向に隣り合うＭ
−ＣＥＬ４はそのＭ、−ＣＥＬ３と線対称に配列なれて
いる。

そして、この基本ゾロツクが縦４１′・λに連続して配
列されて、１つのＭ　−Ａ　Ｆｔ　Ｙを１１・−成して
いる。すなわち、第２１図に示すように、基本ブロック
は横方向に１６個、覧縦方向に互いに阿シ合う基本ブロ
ックの四部と凸部がはさみ適寸わるような形態で６４個
配列されている。

Ｍ−ＡＲＹ内の両側には第２０図にボした接地電位供給
線Ｖ８８−Ｌが配列されている。才だ、Ｍ−Ａ１１　Ｙ
外の両側には接地電位供給線ＶＳＳ−Ｌに対して平行に
第三層目の導体層より成る電源電圧供給線■３、。−Ｌ
　Ｉ　Ｎ　Ｅが配列されている。この電源電圧供給線■
ｃｃ−ＬＩＮＥは接続点Ｎ。において、第２０図に示し
た電源電圧供給線■ｃＣ−Ｌに接続されている。

以上説明した本発明の実施例に従う５−ＲＡＭのメモリ
セルにおいては、第２２図に示した記憶容量Ｃ８の一部
を形成する記憶ノードとしでのＭＩＳＦＥＴＱｚ　　、
Ｑ４　（Ｑｌ　　、Ｑｓ　）のＮ１型ドレインおよびソ
ース領域２Ｇ、１３．２７下に、これらの領域の深さよ
りわずかに深い位置に、不純物濃度の高いピーク領域９
Ｐ（Ｐ＋型領域）をもつようにイオンインブランｌ−８
４９が形成される。

従って、Ｐ型ウェル３よυ不純物濃度の高いピーク領域
９Ｐによって、記憶ノードとしてのＮ−ｌ−型領域２６
．１３．２７と、Ｐ型ウェル３が基板１と形成するＰＮ
接合部との間に、高不純物濃度領域９Ｐによるポテンシ
ャルバリアを形成するととができる。このポテンシャル
バリアがα線によって発生した電子の記憶ノードへの拡
散を防止せしめる。

しかも、この時、高不純物濃度領域を、厚いフィールド
絶縁［８によって取囲れたメモリセルのＭＩｓｐｌｉ、
’ｉ’形成領域（ＸＩ領領域の底部全体を彷うように形
成するか、あるいｄｌ、後述するように少なくとも記憶
ノードとしで作用するＮ　型領域（第２２図の記憶用キ
ャパシタＣ８ｆ：４７Ｊｉ成する領域）の底部を覆うよ
うに形成することによって、α線によって発生した電子
がメモリセルを構成するＭＩＳＩ”ＥＴ部のソースおよ
びドレイン部（記憶ノード）に到達する割合を著しく低
減できる。

もちろん、本発明においては、Ｐ型つェル内にメモリセ
ルが形成されるので、Ｐ型ウェル３と基板１とが形成す
るＰＮ接合によるポテンシャルノぐリアによっても、α
線による電子のウェル内への流入を軽減せしめている。

さらに、本発明によれば、第２２図に示した記憶用キャ
パシタＣ８の一部を構成しＣいるＮ＋型記憶ノード、ず
なわぢ、ソース、ドレイン領域２６　、１３　、２７に
瞬接するＰ型ウェル領域は、イオンインブラント層９に
よって高不純物濃度にされるので、Ｎ′１゛型ソースお
よびドレイン領域が形成する記憶ノードのキャパシタの
容量値を増大させることができる。この容量値の増大に
よって、α線によるノイズ電荷に基づく悪影響をさらに
低減することができる。

なお、土ｆｔＬ実施例ではフィールド絶縁膜形成後に、
不純物インブラント層９を形成する実施例を示したが、
Ｍ′Ｔ、９図で示す第一多結晶シリコン）Ｈによるゲー
ト電極１４．１６等の形成後に不純物・インブラント層
を形成してもよい。前者の力がｔｌ：、いインブラント
が確保できる点で好゛まし７い。寸ノＣ１上記実施例で
はＰ型不純物インプフント層を形成する実施例を示した
が、Ｎ型不純物によるインブラント層を形成してもよく
、この用台も、上述したＰ型不純物によるインブラント
層と同様な効果を得ることができる。

本発明に従う製造方法においては、α線防止領域として
作用する不純物インブラント層９の形成は、予め形成さ
れた、メモリセル形成領域を取囲む厚いフィールド絶縁
膜８をマスクとして行なわれるので、インブラント層形
成のだめの特別なマスク形成を必要としない。これは、
プロセスを単純化せしめる。

さらに、本発明に従う製造方法においては、素子形成領
域を分離するだめの厚いフィールド酸化膜８を予め形成
しプこ後、α線防止用のイオン・インブラント層９を形
成するので、厚いフィールド酸化膜の形成の際に必要と
する長ＩＩｈ間の熱処理上程を避けてイオンインブラン
ト層９が形成できる。

従って、酸化熱処理工程Ｖこよるイオンインブラント層
のグロファイルの変形（再拡散）を防止することができ
、これによっで、充分なソフトニジ−防止効果を得るこ
とができると同時に、ＭｉＳＦＥ　Ｔの素子特性に与え
る悪影響を防止できる。

上述した実施例に」、・いては、メモリセルの素子形成
領域部ＸＩ全全血不純物インブラント）Ｋｉを形成した
が−この場合、スイッチング速ム［等の面からホトレジ
マスクを使用して周辺回路やノータ線などの関係ないノ
ードに無差別に不純物６・打込線ないように配慮するこ
とが好ましい。これを第２３図に基づいて説明する。第
２３図はα線によるソフトエラーの発生を防止した本発
明Ｓ−１尤Ａ、Ｍ装置の変形例における断面を簡略しで
示したものである。第２３図に示すように、記憶ノード
として作用するＮ１型領域２６，１３．２７の領域底部
を覆うように選択的にイオンインブラント領域９を形成
できる。これによシデータ線などの記憶ノードに関係な
いノードに不純物を打込むことに回避することができる
。すなわち、前記ｔｆＪ、２２図゛Ｃ示したＭ−ＣＥＬ
の回路図において、駆動用ＭＩＳＦＥＴＱ２　とトラン
スミッションゲート用ＭＩＳ　Ｆ　Ｅ　Ｔ　Ｑ　４　と
を接続する記憶ノードＮ、に対してのみにイオン打込み
して関係ないノードにイオン打込みすることを回避する
のが好捷しい。ただＮ・。

し、マスク合せの容易性やＶ、制御の安定のため近接す
るノードの一部にイオン打込みすることはさしつかえな
い。

【図面の簡単な説明】

図面は本発明の丈ｈｆ［ｊ例を示し、第１図〜第１６図
は本発明５−ＲＡＭ装置の製造フロセスをボす各工程の
断面図、 第１７図は第４図に／Ｊりすメモリセルの平面図、第１
８図は第１１図に示すメモリセルの平面図、第１９図は
第１６図に示すメモリセルの平面図、第２０図はメモリ
セルの略式的役し・イアウドパターン図、 第２１図は第２０図に対応するメ七リアレイのレイアウ
トパターン図、 第２２図はメモリセルの等価回路ト１、第２３図は本発
明の他の実施例を示す断面図である。 ８・フィールド絶縁膜、２５〜２８・・Ｎ″領域９・・
不純物インブラント層。 代理人　弁理士　　薄　１）利ｒ幸ｌへル、は　　、　
　・ヤ ｉ；：’ｊ’ ン（１）　　ｔ’、　　！”４ ε）＼　１　７１”（１ 第１；・＜　Ｉ’＋ｑ 、ＸＪＬ （合　　１　　　（）　１ツＩ Ｘ／々 第２２１”’１ づ 第２；３図 １　　　りｐ（Ｐす

Claims (1)

1. 【特許請求の範囲】 １　メモリセルの記１意ノードの半嗜体領域下部に、該
   半導体領域の底面を扱うように１）型又はＮ型不純物イ
   ンブラント層を形１１ν、Ｉ２て成ることを特徴とする
   半導体記憶装置。 ２、メモリセルの記憶ノードの半導体領域Ｆ部に、フィ
   ールド絶縁膜の少なくとも一部をマスクどしてＰ型又は
   Ｎ型不純物をイオン打込みすることを管機とする半導体
   記憶装置の製造方法。