JPH0665225B2 - 半導体記憶装置の製造方法 - Google Patents

半導体記憶装置の製造方法

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Description

【発明の詳細な説明】 ［発明の技術分野］ 本発明は半導体記憶装置の製造方法に係り、特にメモリ
キャパシタ領域に溝を設けて高集積化と高性能化を可能
にしたダイナミック型の半導体記憶装置の製造方法に関
するものである。
［発明の技術的背景とその問題点］ １つのメモリキャパシタと１つのスイッチングトランジ
スタとからなるダイナミック型のメモリセルは高集積化
が可能なため、広くメモリ素子に用いられている。しか
し高集積化が進み１つのセル当りの面積が減少するとメ
モリキャパシタの面積が減少し、キャパシタに蓄えられ
る電荷の量が著しく減少する。このためメモリ内容が間
違って読み出されたり、あるいはα線等の放射線により
発生した電荷によりメモリの内容が破壊されたりする問
題があった。この様な問題を解決するためメモリキャパ
シタ部の基板表面に溝を掘り、表面積を大きくすること
により容量を増大させ、もって蓄積電荷の量を増大させ
る方法が検討されている。第１図はこの様なダイナミッ
クセルの一例の２ビット分が示されている。第１図
（ａ）は平面図、同図（ｂ）はそのＡ−Ａ′に沿った断
面図である。
図において11は例えばＰ型シリコン基板、12は素子分離
用絶縁膜であり、メモリキャパシタ領域の一部に溝1
3１,13２が形成され、これら溝13１,13２の部分を含む
領域にゲート絶縁膜14を介して共通キャパシタ電極16が
形成されている。15１,15２はスイッチングトランジス
タのゲート電極である。この構成では、溝13１,13２の
側面の面積増加により、キャパシタ容量の大きさは溝を
掘らない場合の２〜３倍に増加させることができ、セル
を微細化しても蓄積電荷量が減少するのを防ぐことがで
きる。
しかしこのセル構造にも問題がある。溝13１,13２を掘
るためのマスクの開口部をマスク合わせによって形成し
ているため、セルが更に小さくなると正確な形状で開口
部を形成できなくなること、その結果として溝側壁部の
面積も大きくできず十分に容量の大きさをかせぐことが
できないことなどである。つまりメモリセルに蓄えられ
る電荷量が少くなるばかりか、場所によって容量値が異
なるなどして、メモリ素子の動作に著しい不都合を生じ
る。又、素子分離領域の幅が狭くなると、隣接するセル
の溝13１と13２の間でパンチスルーが生じ電荷が失われ
データに誤りが生じる。これは例えば、溝13１側には電
荷が蓄えられ、溝13２側には電荷が零の場合、溝13１か
ら13２に電荷が移動するといった問題であり、これを防
ぐには隣接するメモリセル間の距離を大きく引き離す必
要が生じ、高集積化の大きな妨げとなっていた。
［発明の目的］ 本発明は以上の点に鑑みなされたものであり、微細化に
適した半導体記憶装置の製造方法を提供するものであ
る。
［発明の概要］ 本発明は、まず半導体基板表面の素子形成領域を覆う第
１のマスクを形成し、次いで第１のマスクと異なる材料
膜の第２のマスクを異方性エッチング法を利用した側壁
残しの技術を用いて前記第１のマスクの周辺部にのみ形
成する。そしてこれら第１、第２のマスクを耐エッチン
グマスクとして用いて基板をエッチングすることにより
素子分離領域に第１の溝を形成し、この第１の溝には絶
縁膜を充填する。この後第１のマスクのうち少くともメ
モリキャパシタ領域の部分をエッチング除去し、前記第
２のマスクと前記第１の溝に埋込まれた絶縁膜を耐エッ
チングマスクとしてメモリキャパシタ領域の基板をエッ
チングして第２の溝を形成し、この第２の溝を含む領域
にゲート絶縁膜を介してキャパシタ電極を形成する。
［発明の効果］ 本発明によれば、素子分離領域に形成される第１の溝と
メモリキャパシタ領域に形成される第２の溝との間隔
が、側壁残しによる第２のマスクにより自己整合的に規
定され、メモリセルの微細化が可能となる。しかも素子
分離領域をできるだけ小さくし、メモリキャパシタ領域
の溝を大きくしてキャパシタ容量を大きく保つことがで
き、微細化したメモリセルの特性向上を図ることができ
る。
［発明の実施例］ 本発明の一実施例を第２図に示した工程断面図により説
明する。第３図は主要工程での平面図を示しており、第
２図の断面は第３図のＡ−Ａ′位置のそれである。まず
ｐ型シリコン基板21上に例えばSiO２膜22とSi３Ｎ４膜2
3の積層膜を形成し、これを所定の形状にパターニング
して素子形成領域に第１のマスク24１,24２を形成する
（第２図（ａ），第３図（ａ））。このパターニングに
はリアクティブ・イオン・エッチング（RIE）やイオン
・ミリング，スパッタリングなど異方性ドライエッチン
グ法を用いるのが好ましい。又、ここで形成する膜は、
上記材料に限る必要は全くなく、後のシリコン基板のエ
ッチングに際しマスクとなればよい。従って全層SiO２
あるいはSi３Ｎ４膜でもよく、その他Al２Ｏ３,Al,ポリ
Siやあるいはそれらを組み合せた多層膜のいずれであっ
てもよい。ただしポリSiを用いる場合は少くとも上部表
面を他の材料、たとえば熱酸化膜などで覆い、Si基板の
エッチングに際しマスク性をもたせる必要がある。又こ
こで用いた積層膜の厚さは0.3μ〜１μｍ程度である
が、これ以外の膜厚を用いてもよいことは言うまでもな
い。
次に例えばCVD SiO２膜25を0.3〜0.5μｍの厚さで全面
に堆積し（第２図（ｂ））、例えばCF４とＨ２を用いた
RIE法で全面エッチングを行うことにより、すでにパタ
ーニングされている第１のマスク24１,24２の周辺部に
のみ第２のマスク25１,25２として残置させる（第２図
（ｃ），第３図（ｂ））。ここで第1,第２のマスクは、
互いに材料が異なり、従ってエッチング特性が異なるこ
とが重要である。
次にこれら第１のマスク24１,24２および第２のマスク2
5１,25２を耐エッチングマスクとしてSi基板21をRIE法
によりエッチングし素子分離領域に第１の溝26を形成す
る（第２図（ｄ））。次にこの第１の溝26にはCVDSiO２
膜27を埋め込む（第２図（ｅ））。この埋め込み工程に
は、エッチバック平坦化の技術を用いてもよいし又他の
いかなる埋め込み技術を用いてもよい。又基板シリコン
を熱酸化してSiO２を形成してもよい。
次に、第１のマスク24１,24２を構成するSi３Ｎ４膜2
3、その下のSiO２膜22を順次除去して、メモリキャパシ
タ領域に形成すべき溝のスイッチングトランジスタ側端
部を規定するフォトレジスト28１,28２を形成し、これ
と前記第２のマスク25１,25２および埋込みSiO２膜27を
耐エッチングマスクとして用いてRIEにより基板をエッ
チングし、メモリキャパシタ領域に第２の溝29１,29２
を形成する（第２図（ｆ），第３図（ｃ））。図から明
らかなように、メモリキャパシタ領域の第２の溝29１,2
9２と素子分離領域の第１の溝26との間は、第２のマス
ク25１,25２によってセルフアラインされた薄いシリコ
ン層の壁で分離された状態となる。
なお、第２図（ｆ）ではフォトレジスト28１,28２を基
盤上に直接形成するように示したが、SiO２膜などを介
して形成してもよいし、またレジスト以外のマスク材を
用いてもよい。また例えば第１のマスク24１,24２を全
て除去することをせず、メモリキャパシタ領域のみ選択
的に除去し、残された第１のマスクをそのまま上記レジ
スト28１,28２の代りに耐エッチングマスクとして用い
ることができる。
この後、レジスト28１,28２を除去し、素子領域に熱酸
化膜等のゲート絶縁膜30介してポリSiの堆積、パターニ
ングにより、キャパシタ電極31３を形成する（第２図
（ｇ））。更にその後スイッチトランジスタのゲート電
極31１,31２を形成する。この実施例では、キャパシタ
電極31３を形成した後のメモリキャパシタ領域に残る凹
部にも重ねてポリSi32１,32２を埋込んでいる。これは
表面平坦化の目的で行うものであり，必ずしも行わなく
てよい。
本実施例の方法によると、メモリキャパシタ部の溝形成
のための耐エッチングマスクの主要部をなす第２のマス
ク25１,25２の形成がマスク合せを用いることなくセル
フアラインで実現されているため、十分大きな溝を開け
ることが可能になり、従ってメモリキャパシタの容量を
十分大きくとることができた。又隣接するメモリセルの
溝29１と29２は埋め込みSiO２膜27で分離されているた
め、パンチスルーによりこれらの溝29１,29２の間で電
荷の移動の生じることがなくなった。従って隣接セル間
の距離は十分に小さくすることが可能になり高集積化が
実現できた。以上のように本発明によって、メモリセル
の特性・信頼性が向上しただけでなく、更に微細なセル
を形成し高集積化も実現することができた。
また本発明では、メモリキャパシタ領域と素子分離領域
の溝部の深さは自由にえらぶことができ、例えば素子分
離領域の溝の深さをメモリキャパシタ領域の溝の深さよ
り大きくすることにより、セル間のパンチスルー防止を
より有効に行うことが出来る。
なお、上記実施例では、主面に対して垂直な面をもった
溝を形成する場合のみについて述べたが、主面に対し傾
斜した面で構成された溝を形成してもよい。この様な実
施例による最終的な断面構造を第４図〜第６図に示す。
これらの図で先の実施例と対応する部分には先の実施例
と同一符号を付してある。又上記実施例では基板の導電
型をｐ型としたがｎ型でも同様に適用できる。又反転防
止のための素子分離領域へのイオン注入やキャパシタ部
へのイオン注入や拡散など、必要な不純物の導入につい
ても特に述べていないが、これらのイオン注入や拡散を
行っても本発明の主旨と異るものとはならない。
第４図〜第６図に示したような斜面をもった溝の構造で
は、このようなイオン注入が容易に行えるという特徴を
もつ。尚、上記実施例では素子分離領域の溝26にはSiO
２を埋め込む場合についてのみ述べたが、絶縁物であれ
ば何でもよい、更に多結晶シリコンの様に導体であって
も絶縁物層によって、基板21やゲート電極31３より分離
されており実効的に絶縁体として機能すればよい。更に
は素子分離領域の溝26に、SiO２層を介して埋め込まれ
た多結晶シリコン層がキャパシタ電極31３と電気的につ
ながっていても、溝26表面のSi基板が反転を生じない様
な条件で用いれば何ら問題を生じることはない。
【図面の簡単な説明】
第１図（ａ），（ｂ）は従来のメモリセルを示す平面図
と断面図、第２図（ａ）〜（ｇ）は本発明の実施例を示
す工程断面図、第３図（ａ）〜（ｃ）はその主要工程の
平面図、第４図〜第６図は他の実施例によるメモリセル
を示す断面図である。 21……ｐ型シリコン基板、22……SiO２膜、23……Si３
Ｎ４膜、24１,24２……第１のマスク、25……CVD SiO
２膜、25１,25２……第２のマスク、26……第１の溝、2
7……素子分離用CVD SiO２膜、28１,28２……フォトレ
ジスト、29１,29２……第２の溝、30……ゲート絶縁
膜、31１,31２……スイッチングトランジスタ・ゲート
電極、31３……キャパシタ電極。

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】メモリキャパシタを有する半導体記憶装置
    の製造方法において、半導体基板の素子形成領域に第１
    のマスクを形成する工程と、この後前記第１のマスクと
    異なる材料膜を全面に堆積しこれを異方性ドライエッチ
    ング法によりエッチングして前記第１のマスク周辺部に
    のみ第２のマスクとして残置させる工程と、この後前記
    第１および第２のマスクを耐エッチングマスクとして用
    いて半導体基板を選択エッチングして素子分離領域に第
    １の溝を形成する工程と、形成された第１の溝に絶縁膜
    を埋込む工程と、この後前記第１のマスクを少くともメ
    モリキャパシタ領域についてエッチング除去し前記第２
    のマスクと前記第１の溝に埋込まれた絶縁膜を耐エッチ
    ングマスクとして用いて半導体基板を選択エッチングし
    てメモリキャパシタ領域に第２の溝を形成する工程と、
    形成された第２の溝にゲート絶縁膜を介してキャパシタ
    電極を形成する工程とを備えたことを特徴とする半導体
    記憶装置の製造方法。
  2. 【請求項２】前記第２の溝を形成する工程は、前記第１
    のマスクを全て除去してスイッチングトランジスタ領域
    をおおうレジストを形成し、このレジストと前記第２の
    マスクおよび前記第１の溝に埋込まれた絶縁膜を対エッ
    チングマスクとして用いて基板を選択エッチングするも
    のである特許請求の範囲第１項記載の半導体記憶装置の
    製造方法。
  3. 【請求項３】前記第２の溝を形成する工程は、前記第１
    のマスクをメモリキャパシタ領域のみ除去し、残された
    第１のマスクと前記第２のマスクおよび前記第１の溝に
    埋込まれた絶縁膜を対エッチングマスクとして用いて基
    板を選択エッチングするものである特許請求の範囲第１
    項の半導体記憶装置の製造方法。
JP59004364A 1984-01-13 1984-01-13 半導体記憶装置の製造方法 Expired - Lifetime JPH0665225B2 (ja)

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