JPH05282898A

JPH05282898A - 半導体記憶装置

Info

Publication number: JPH05282898A
Application number: JP4106117A
Authority: JP
Inventors: Satoshi Oguchi; 聡小口; Kazumasa Yanagisawa; 一正柳沢
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-03-30
Filing date: 1992-03-30
Publication date: 1993-10-29
Also published as: US5371712A; KR930020695A

Abstract

(57)【要約】【目的】簡単な構成により、ワード線と電源間の絶縁
不良等による軽微な短絡も精度よく検出できるテスト機
能を備えた半導体記憶装置を提供する。【構成】メモリアレイにおける複数からなるワード線
にそれぞれゲートが接続された複数からなるＭＯＳＦＥ
Ｔと、これら複数からなるＭＯＳＦＥＴのソースとドレ
インとの間に流れる電流の有無を検出するテスト用端子
とを含むテスト回路を設ける。【効果】テスト端子での電流測定により、ワード線が
電源と短絡してＭＯＳＦＥＴのしきい値電圧以上の中間
電位であれば、それに対応してＭＯＳＦＥＴに電流が流
れるから短絡の有無を正確に検出することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に関
し、例えば大記憶容量化したスタティック型ＲＡＭ（ラ
ンダム・アクセス・メモリ）におけるテスト技術に利用
して有効な技術に関するものである。

【０００２】

【従来の技術】スタティック型ＲＡＭにおけるテスト
は、メモリテスターを用いて書き込み／読み出し動作に
より行われている。このようなメモリのテスト手法に関
しては、例えば、１９９１年３月（株）日立製作所発行
『 Data Book Hitachi IC MemoryNo.1（日立ＩＣメモリ
データブックNo.1）』頁９７がある。

【０００３】

【発明が解決しようとする課題】半導体技術の進展によ
り、配線の多層化が進められている。このような配線の
多層化に伴い、ワード線と電源線との間の絶縁不良等に
より比較的大きな抵抗値を持って短絡されてしまうこと
が予測される。このような絶縁不良は、前記のようなテ
スト手法ではなかなか検出が難しく、製品が市場に出て
システムに組み込まれた時点でマージン不良等として検
出されてしまうという問題が生じる。

【０００４】この発明の目的は、簡単な構成により、ワ
ード線と電源間の絶縁不良等による軽微な短絡も精度よ
く検出できるテスト機能を備えた半導体記憶装置を提供
することにある。この発明の前記ならびにそのほかの目
的と新規な特徴は、本明細書の記述および添付図面から
明らかになるであろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、メモリアレイにおける複数
からなるワード線にそれぞれゲートが接続された複数か
らなるＭＯＳＦＥＴと、これら複数からなるＭＯＳＦＥ
Ｔのソースとドレインとの間に流れる電流の有無を検出
するテスト用端子とを含むテスト回路を設ける。

【０００６】

【作用】上記した手段によれば、テスト端子での電流測
定により、ワード線が電源と短絡してＭＯＳＦＥＴのし
きい値電圧以上の中間電位であれば、それに対応してＭ
ＯＳＦＥＴに電流が流れるから短絡の有無を正確に検出
することができる。

【０００７】

【実施例】この発明が適用されるスタティック型ＲＡＭ
の全体の構成について説明する。図７には、１つのメモ
リマット（メモリブロック）のレイアウト図が示されて
いる。特に制限されないが、ワード線はＷＬ０〜ＷＬ５
１１の５１２本から構成される。１つのユニットに対応
したメモリアレイは、８×５１２の記憶容量を持つよう
にされる。同図のように１つのメモリマットは、８個の
ユニットから構成される。１つのメモリマットは、８×
８×５１２（約３２Ｋビット）のような記憶容量を持
つ。カラムスイッチとメモリセルアレイとの間には、デ
ータ線負荷として作用するＤＬ（データ線）プルアップ
回路が設けられ、カラムスイッチの下側にはカラムデコ
ーダが設けられる。

【０００８】特に制限されないが、メモリマットの５１
２本のワード線は、サブワードドライバ（ローカルドラ
イバ）により選択動作が行われる。すなわち、サブワー
ドドライバは、主ワード線からの選択信号とこのメモリ
マットに対応したカラム系の選択信号を受けて、５１２
本のワード線の中から１つのワード線を選択状態にす
る。それ故、メモリセルが結合されるワード線は、主ワ
ード線と区別するためにローカルワード線と呼ぶことが
できる。

【０００９】上記の構成では、ユニット単位でのカラム
選択動作が行われる。これにより、ＲＡＭは基本的に８
ビットの単位でのメモリアクセスが行われる。なお、カ
ラムスイッチを介して設けられる共通データ線（入出力
線）に対して選択回路を設けて、８対の共通データ線の
うち半分を選択できるようにすれば、ＲＡＭの外部から
は４ビット単位でのアクセスが可能となり、１対の共通
データ線のみを選択するようにすれば、外部から１ビッ
ト単位でのアクセスが可能となる。このようなメモリア
クセスの切り換えを、記憶手段として用いられるボンデ
ィングパッドへの電源電圧又は回路の接地電位等の選択
的な電位供給により切り換え可能にするものであっても
よい。

【００１０】図８は、メインワードドライバと、メモリ
マットの関係を示すレイアウト図である。メインワード
ドライバを中心にして、左右に８個ずつのメモリマット
が配置される。これにより、１つのメインワードドライ
バは、３２Ｋ×１６（約５１２Ｋビット）に対応したワ
ード線の選択を受け持つ。図９には、チップ全体のレセ
イアウト図が示されている。同図に示すように上記のメ
インワードドライバが全部で８個設けられるから、チッ
プ全体では約４Ｍビットのような記憶容量を持つように
される。

【００１１】チップは、全体として長方形とされその長
手方向の中央部に間接周辺の各回路や端子が設けられ
る。すなわち、チップのボンディングパッドとの接続は
公知のＬＯＣ技術により行われる。この発明に直接関係
がないので図示しないが、例えば上記中央部に沿って延
長される一対からなるリードを設け、複数からなる電源
用パッドと接地電位用のパッドが設けられる。このよう
にリードフレームのような低抵抗値からなる配線材料に
より、チップに対して複数箇所から回路の接地電位（Ｖ
ＣＣ＝０Ｖ）や電源電圧ＶＥＥが与えられるから、その
電位が与えられる回路の電源インピーダンスを小さく抑
えることができる。これにより、回路の動作電流による
電源線や接地線には発生するノイズを小さく抑えること
ができ、内部の回路の動作マージンや外部からの入力信
号のレベルマージンを大きくすることができる。

【００１２】アドレス入力用のボンディングパッドや制
御入力用のボンディングパッドも上記のようにチップの
中央部に配置し、それに対応してアドレスバッファやプ
リデコーダ回路及びコントロール回路のような周辺回路
が近接して設けられる。この構成では、チップの中央部
から約放射状に信号線が延びるような構成にできるか
ら、実質的な信号伝播距離をチップの大きさの約１／２
に短くすることができる。信号線の配線抵抗値は、配線
長に比例して大きくなり、配線容量も配線長に比例して
大きくなる。それ故、信号伝播遅延時間は、原理的には
信号伝播距離の二乗に比例して遅くなる。したがって、
上記のような信号伝播距離を実質的に１／２のように短
くすることにより、信号伝播遅延時間を１／４に減らす
ことができる。

【００１３】図１には、この発明に係るスタティック型
ＲＡＭの一実施例の要図回路図が示されている。同図の
メモリセルアレイは、一対の相補データ線ＤＬＴ，ＤＬ
Ｂとローカルワード線ＷＬ１〜ＷＬ５とこれらの交点に
設けられるメモリセルが代表として例示的に示されてい
る。

【００１４】例示的に示されている相補データ線ＤＬ
Ｔ，ＤＬＢとローカルワード線ＷＬ１〜ＷＬ５の交点に
は、スタティック型メモリセルＭＣ１〜ＭＣ５が設けら
れる。スタティック型メモリセルは、メモリセルＭＣ１
に具体的回路が示されているように、Ｐチャンネル型Ｍ
ＯＳＦＥＴＱ１，Ｑ３とＮチャンネル型ＭＯＳＦＥＴＱ
２，Ｑ４からそれぞれ構成されるＣＭＯＳインバータ回
路の入力と出力とを交差接続してラッチ形態にした記憶
部と、上記入出力端子と相補データ線ＤＬＴ，ＤＬＢと
の間に設けられるＮチャンネル型の伝送ゲートＭＯＳＦ
ＥＴＱ５，Ｑ６から構成さされる。上記伝送ゲートＭＯ
ＳＦＥＴＱ５，Ｑ６のゲートは、ローカルワード線ＷＬ
１に接続される。

【００１５】特に制限されないが、上記Ｐチャンネル型
ＭＯＳＦＥＴＱ１とＱ２は、通常のＣＭＯＳ回路におけ
るＰチャンネル型ＭＯＳＦＥＴとは大きく異なる。記憶
部を構成するＰチャンネル型ＭＯＳＦＥＴＱ１とＱ３
は、Ｎチャンネル型ＭＯＳＦＥＴＱ２とＱ４のゲート容
量に蓄えられる保持情報が、ＭＯＳＦＥＴのドレインリ
ーク電流等によって失われない程度の微小な電流供給能
力を持てばよい。それ故、Ｐチャンネル型ＭＯＳＦＥＴ
Ｑ１とＱ３は、ポリシリコン層を利用してソースとドレ
インとが構成される。このようなポリシリコン層にＰチ
ャンネル型ＭＯＳＦＥＴを形成する構成では、半導体基
板上にＰチャンネル型ＭＯＳＦＥＴを形成する場合のよ
うに、素子分離のためにＮチャンネル型ＭＯＳＦＥＴＱ
２，Ｑ４に対してＰチャンネル型ＭＯＳＦＥＴＱ１とＱ
３を離して形成する必要がないから、セルサイズの小型
化が可能になる。言い換えるならばら、前記約４Ｍビッ
トのような大記憶容量化が実現できる。

【００１６】メモリセルは、Ｐチャンネル型ＭＯＳＦＥ
ＴＱ１，Ｑ３に代えてポリシリコン高抵抗を用いるもの
であってもよい。しかし、ポリシリコン高抵抗を用いた
場合には、ポリシリコン高抵抗とオン状態の記憶ＭＯＳ
ＦＥＴとの間で定常的に直流電流が流れる。上記ポリシ
リコン高抵抗は、ＭＯＳＦＥＴのドレインリーク電流を
補うような微小電流しか流さないが、この実施例のよう
に約４Ｍビットもの大記憶容量化を図ったＲＡＭでは、
上記のようなリーク電流も無視できなくなるから、低消
費電力化の観点からもＣＭＯＳ構成の方が有利である。

【００１７】この実施例のスタティック型ＲＡＭは、４
層ポリシリコン配線技術により回路が構成される。例え
ば、１層目のポリシリコン層は記憶ＭＯＳＦＥＴとして
のＮチャンネル型ＭＯＳＦＥＴＱ２，Ｑ４のゲート電極
に、２層目ポリシリコン層は伝送ゲートＭＯＳＦＥＴと
してのＮチャンネル型ＭＯＳＦＥＴＱ５，Ｑ６のゲート
電極に、３層目ポリシリコン層は、Ｐチャンネル型ＭＯ
ＳＦＥＴＱ１とＮチャンネル型ＭＯＳＦＥＴＱ２のゲー
ト電極に、４層目ポリシリコン層はＰチャンネル型ＭＯ
ＳＦＥＴＱ１とＮチャンネル型ＭＯＳＦＥＴＱ２のソー
ス，ドレインとチンャネルに用いられる。また、特に制
限されないが、２層目ポリシリコン層は、後述するテス
ト回路に用いられるＭＯＳＦＥＴＱ１１〜Ｑ１５のゲー
ト電極を構成する。

【００１８】相補データ線ＤＬＴとＤＬＢには、データ
線負荷として、あるいはデータプルアップ回路として、
Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８が設けられる。
これらＭＯＳＦＥＴＱ７とＱ８は、書き込み信号ＷＥと
カラム選択信号ＹＳとにより書き込みモードのときに相
補データ線が選択されると、Ｐチャンネル型ＭＯＳＦＥ
ＴＱ７とＱ８がオフ状態になるようにされる。

【００１９】上記のような負荷ＭＯＳＦＥＴＱ７，Ｑ８
等を図７のようにカラムスイッチに近接して配置すると
いう構成を採ることにより、負荷ＭＯＳＦＥＴＱ７，Ｑ
８等をカラムスイッチに供給される選択信号を形成する
デコーダの出力信号を利用して簡単に制御できる。すな
わち、カラムデコーダ回路に書き込み動作を指示するラ
イトイネーブ信号ＷＥ等を供給して上記カラム選択信号
とを組み合わせることにより、実際に書き込みが行われ
る相補データ線ＤＬＴ，ＤＬＢに対応した負荷ＭＯＳＦ
ＥＴＱ７，Ｑ８をオフ状態にできる。

【００２０】これにより、相補データ線ＤＬＴ，ＤＬＢ
のそれぞれに１つの負荷ＭＯＳＦＥＴＱ７，Ｑ８を用
い、そのコンダクタンスを読み出しのみを考慮して比較
的大きく設定して読み出し時の信号振幅を制限して読み
出し動作時の高速化を図りつつ、書き込み動作のときに
負荷ＭＯＳＦＥＴＱ７，Ｑ８をオフ状態にして高速書き
込みが可能になる。また、上記のように負荷ＭＯＳＦＥ
ＴＱ７，Ｑ８のコンダクタンスを比較的大きく設定でき
ることにより、格別なライトリカバリ回路を設けること
なく、書き込み後の読み出し動作も高速にできる。

【００２１】ローカルワードドライバＷＤ１〜ＷＤ５
は、ローカルワード線ＷＬ１〜ＷＬ５の選択信号を形成
する。ローカルワードドライバＷＤ１〜ＷＤ５は、主ワ
ード線から伝えられる選択信号とそのメモリマットに対
応した選択信号とを受ける論理ゲート回路により形成さ
れた選択信号を受けて、ローカルワード線ＷＬ１〜ＷＬ
５を駆動する。このような論理ゲート部と駆動部とは一
体的に構成するものであってもよい。

【００２２】この実施例では、上記のようなローカルワ
ード線ＷＬ１と電源電圧ＶＣＣ（接地電位）との間で絶
縁不良等により抵抗ＲＳを介したショート不良の有無を
検出するために、次のようなテスト回路が設けられる。
この実施例のＲＡＭは、特に制限されないが、その入出
力インターフェイスがＥＣＬレベルとの互換性を持つよ
うにされる。それ故、電源電圧ＶＥＥは、−４．５Ｖ程
度の負電圧とされ、電源電圧ＶＣＣは回路の接地電位に
される。

【００２３】ローカルワード線ＷＬ１〜ＷＬ５は、Ｎチ
ャンネル型ＭＯＳＦＥＴＱ１１〜Ｑ１５のゲートにそれ
ぞれ接続される。これらのＭＯＳＦＥＴＱ１１〜Ｑ１５
のソースは上記電源電圧ＶＥＥが共通に与えら、ドレイ
ンは共通接続されてテスト用パッドＰＡＤに接続され
る。上記Ｎチャンネル型ＭＯＳＦＥＴＱ１１〜Ｑ１５
は、特に制限されないが、メモリセルにおける伝送ゲー
トＭＯＳＦＥＴと同じ構成のＭＯＳＦＥＴが用いられ
る。すなわち、メモリセルの伝送ゲートＭＯＳＦＥＴＱ
５，Ｑ６は、そのゲートがワード線に接続されるもので
あるから、前記実施例のように伝送ゲートＭＯＳＦＥＴ
Ｑ５，Ｑ６のゲートが第２層目ポリシリコン層ＳＧによ
り構成される場合、それに対応したＭＯＳＦＥＴＱ１１
のゲートも第２層目ポリシリコン層ＳＧにより構成され
る。そして、第３層目ポリシリコン層ＴＧからなるロー
カルワード線ＷＬ１に対して同様に接続される。

【００２４】この実施例のテスト回路による上記ショー
ト不良は、次のようにして検出される。ＲＡＭが半導体
ウェハ上に完成されたプロービング工程において、テス
ト用パッドＰＡＤにプローブが当てられ、ＭＯＳＦＥＴ
Ｑ１１〜Ｑ１５に電流が流れるか否かのテストが行われ
る。非選択のメモリマットではローカルワード線が全て
非選択のロウレベルにされる。しかし、前記のようなシ
ョート不良が存在すると、ローカルワードドライバＷＤ
１の出力インピーダンスと上記のようなショート抵抗Ｒ
Ｓとの抵抗分圧により、ローカルワード線ＷＬ１の電位
が中間レベルになる。このようなローカルワード線ＷＬ
１の中間レベルがＭＯＳＦＥＴＱ１１のしきい値電圧以
上にあると、その電圧レベルに対応した電流がＭＯＳＦ
ＥＴＱ１１に流れる。この電流は、上記テスト用パッド
ＰＡＤに当てられてプローブを介して接続される電流計
により検出できる。あるいは、プローブにより固定抵抗
を介して所定の電圧を供給すると、固定抵抗とＭＯＳＦ
ＥＴＱ１１のオン抵抗値に応じた電圧信号が得られる。
この電圧信号は、ＭＯＳＦＥＴＱ１１の導通の度合いに
応じて変化するから、間接的にローカルワード線ＷＬ１
のショート抵抗ＲＳの度合を検出することができる。

【００２５】図２には、この発明に係るスタティック型
ＲＡＭの他の一実施例の要図回路図が示されている。こ
の実施例では、テスト用パッドをＰＡＤ１とＰＡＤ２に
分けて、ローカルワード線ＷＬ１とＷＬ２、ＷＬ３とＷ
Ｌ４のように互いに隣接するローカルワード線に対応し
たＭＯＳＦＥＴＱ１１とＱ１２、Ｑ１３とＱ１４とが同
一のワイヤードオアを構成しないようにされる。言い換
えるならば、ローカルワード線ＷＬ１〜ＷＬ５は、奇数
番目に配置されるものと偶数番目に配置されるものとに
分けられ、それぞれに対応してＭＯＳＦＥＴＱ１１〜Ｑ
１５が並列形態に接続される。すなわち、奇数番目のＭ
ＯＳＦＥＴＱ１１とＱ１３、Ｑ１５がワイヤードオア構
成にされてテスト用パッドＰＡＤ１に対応され、偶数番
目のＭＯＳＦＥＴＱ１２、Ｑ１４がワイヤードオア構成
にされてテスト用パッドＰＡＤ２に対応される。

【００２６】この構成では、ローカルワード線が前記の
ように電源電圧ＶＣＣ側とショート不良した場合の他、
ローカルワード線ＷＬ１とＷＬ２のように隣接するもの
間でのショート不良も検出できる。すなわち、例えば、
テスト用パッドＰＡＤ１に電流又は電圧検出回路を接続
しておいて、偶数番目のローカルワード線ＷＬ２、ＷＬ
４を順次選択状態にする。これにより、ローカルワード
線ＷＬ２とＷＬ１との間でショート不良があると、ロー
カルワード線ＷＬ２の選択動作のときに、ショート不良
によって非選択であるべきローカルワード線ＷＬ１も前
記のように中間レベルとなり、ＭＯＳＦＥＴＱ１１に電
流が流れる。これをテスト用パッドＰＡＤ１に接続され
た電流又は電圧回路により検出することができる。

【００２７】ローカルワード線ＷＬ１〜ＷＬ５と電源電
圧ＶＣＣとの間のショート不良は、２つのテスト用パッ
ドＰＡＤ１とＰＡＤ２を用いて前記のような電流又は電
圧検出を行うことにより検出することができる。このよ
うな検出動作により、ショート不良が奇数又は偶数のい
ずれかに発生しているかを識別できる。このような不良
情報は、ローカルワード線等のレイアウト設計等に起因
する不良解析等に利用できる。

【００２８】この実施例においては、相補データ線ＤＬ
ＴとＤＬＢに設けられる負荷回路は、２つのＰチャンネ
ル型ＭＯＳＦＥＴＱ７，Ｑ９及びＱ８とＱ１０から構成
される。ＭＯＳＦＥＴＱ９とＱ１０は、そのゲートが電
源電圧ＶＥＥが供給されることにより定常的にオン状態
にされる。これらのＭＯＳＦＥＴＱ９とＱ１０は、書き
込み動作に対応して比較的大きな抵抗値を持つようにさ
れる。これに対してＭＯＳＦＥＴＱ７とＱ８は、並列接
続されるＭＯＳＦＥＴＱ９とＱ１０との合成抵抗値が読
み出し動作に対応して比較的小さな抵抗値を持つように
される。これらのＭＯＳＦＥＴＱ７，Ｑ８のゲートに
は、書き込み制御信号ＷＥが供給されて、書き込み動作
のときにオフ状態にされる。この構成では、負荷ＭＯＳ
ＦＥＴＱ７〜Ｑ１０は、前記のようにカラムスイッチ側
に設ける必要がなく、カラムスイッチに対して遠端側等
のように相補データ線ＤＬＴ，ＤＬＢ等の任意の位置に
配置することができる。

【００２９】図３には、この発明に係るスタティック型
ＲＡＭに設けられるテスト回路の他の一実施例の回路図
が示されている。この実施例のテスト回路は、前記のよ
うなショート不良か発生しているローカルワード線を特
定できるような機能を持つようにされる。

【００３０】ローカルワード線ＷＬ１とＷＬ２にゲート
が接続され、ソースに電源電圧ＶＥＥが供給され、ドレ
インが共通化されてテスト用パッドＰＡＤ１が設けられ
るＭＯＳＦＥＴＱ１１，Ｑ１２等は、前記ショート不良
の有無を検出するために設けられる。

【００３１】上記のようなワイヤードオア構成のＭＯＳ
ＦＥＴＱ１１、Ｑ１２等によりショート不良が検出され
た場合、いずれのローカルワード線においてショート不
良が存在するか否かを識別するために、次の回路が設け
られる。例示的に示されている隣接する２本のローカル
ワード線ＷＬ１とＷＬ２を１組としてそれぞれのワード
線ＷＬ１とＷＬ２にゲートが接続されて直列形態にされ
たＮチャンネル型ＭＯＳＦＥＴＱ２０とＱ２１及びＱ２
２とＱ２３からなる２対からなるＭＯＳＦＥＴを設け、
ＭＯＳＦＥＴＱ２０とＱ２２のソースを電源電圧ＶＥＥ
に接続し、ＭＯＳＦＥＴＱ２１とＱ２３のドレインを共
通化してテスト用パッドＰＡＤ２に接続する。他のロー
カルワード線においても同様なＭＯＳＦＥＴが設けられ
て、上記テスト用パッドＰＡＤ２に共通に接続される。

【００３２】テスト時間の短縮化のために、前記ワイヤ
ードオア構成のＭＯＳＦＥＴＱ１１，Ｑ１２等とテスト
用パッドＰＡＤ１を用いて、メモリマット内にショート
不良が存在すると判定されたなら、次のような動作によ
って、ショート不良が存在するローカルワード線を見つ
け出す。

【００３３】メモリマット内のローカルワード線を順次
に選択状態にさせる。このとき、上記のようにペアにさ
れたローカルワード線ＷＬ１とＷＬ２が正常のときに
は、ローカルワード線ＷＬ１とＷＬ２のうちいずれかが
選択状態にされるとき、直列形態にされたＭＯＳＦＥＴ
Ｑ２０とＱ２１及びＱ２２とＱ２３の両方が共にオン状
態にされることはない。これにより、テスト用パッドＰ
ＡＤ２にプローブを介して接続される電流又は電圧検出
回路では電流又電圧の変化が検出されない。

【００３４】上記のペアにされたローカルワード線ＷＬ
１にショート不良が発生している場合には、ローカルワ
ード線ＷＬ２を選択状態にしたとき、この選択状態にさ
れるローカルワード線ＷＬ２にゲートが接続されたＭＯ
ＳＦＥＴＱ２１とＱ２２がオン状態となり、非選択のロ
ウレベルであるべきローカルワード線ＷＬ１がショート
不良によって中間レベルにされるのを受けてＭＯＳＦＥ
ＴＱ２０及びＱ２３も中間レベルに対応してオン状態に
される。それ故、ローカルワード線ＷＬ１のショート状
態に応じて、言い換えるならば、ローカルワード線ＷＬ
１のショート不良による中間レベルに対応した電流が、
ＭＯＳＦＥＴＱ２０とＱ２１及びＱ２２とＱ２３の直列
回路に流れる。これにより、テスト用パッドＰＡＤ２に
おいて電流又は電圧の変化によるショート不良を識別で
きる。こときには、ローカルワード線ＷＬ２の選択状態
にすることによって、上記テスト用パッドＰＡＤ２に電
流又は電圧の変化が生じたものであることから、ローカ
ルワード線ＷＬ２とペアにされたローカルワード線ＷＬ
１においてショート不良が発生していることが判る。

【００３５】上記ワイヤードオア構成のＭＯＳＦＥＴＱ
１１，Ｑ１２等は省略できる。ただし、ローカルワード
線にショート不良が無い場合でも、メモリマットにおい
て１本ずつローカルワード線を選択状態にしないと、シ
ョート不良が存在しないことが判らない。このため、全
ＲＡＭにおいて逐一ローカルワード線を１本ずつ選択状
態にしなければ、ショート不良の有無が判定できないか
ら、テスト時間が長くなる。これに対して、前記のよう
なワイヤードオア構成のＭＯＳＦＥＴを設けておけば、
ショート不良の存在の有無が極く短時間で判定でき、シ
ョート不良とされたＲＡＭについてのみ、上記のような
ショート箇所を検出するためのワード線選択動作を行え
ばよいから、テスト時間の短縮化が可能になる。

【００３６】図４には、この発明に係るスタティック型
ＲＡＭに設けられるテスト回路の更に他の一実施例の回
路図が示されている。この実施例のテスト回路では、前
記のようなショート不良か発生しているローカルワード
線を特定できるような機能を持つととともに、テスト用
パッドの数が１つに減らされる。すなわち、この実施例
では、１つのテスト用パッドＰＡＤによって、メモリマ
ット内の複数からなるローカルワード線のショート不良
の有無を一括して検出できるとともに、ショート不良が
発生しているローカルワード線を特定できるようにされ
る

【００３７】前記のように隣接する２本のローカルワー
ド線ＷＬ１とＷＬ２を１組としてそれぞれのワード線Ｗ
Ｌ１とＷＬ２にゲートが接続されて直列形態にされたＮ
チャンネル型ＭＯＳＦＥＴＱ２０とＱ２１及びＱ２２と
Ｑ２３からなる２対からなるＭＯＳＦＥＴにおける直列
ＭＯＳＦＥＴの相互接続点間にＭＯＳＦＥＴＱ２４が設
けられる。このＭＯＳＦＥＴＱ２４のゲートは、他のペ
アとされるローカルワード線に設けられるテスト回路の
同様なＭＯＳＦＥＴのゲートと共通化されてテスト用制
御信号ＴＳＴが供給される。

【００３８】この実施例では、メモリマット内の複数か
らなるローカルワード線のいずれかにショート不良が存
在するか否かを試験するときには、テスト制御信号ＴＳ
Ｔがハイレベルにされる。これにより、ＭＯＳＦＥＴＱ
２４がオン状態にされる。この状態において、メモリマ
ット内のローカルワード線を全非選択状態にする。もし
も、例示的に示されているローカルワード線ＷＬ１にシ
ョート不良が存在し、そのレベルが中間レベルにされる
と、ＭＯＳＦＥＴＱ２０とＱ２３がオン状態にされる。
したがって、テスト用パッドＰＡＤと電源電圧ＶＥＥと
の間でＭＯＳＦＥＴＱ２３−Ｑ２４−Ｑ２０の直流電流
パスが形成される。このような電流の有無をテスト用パ
ッドＰＡＤに設けらた電流又は電圧検出回路により検出
して、ショート不良の存在を認識することができる。

【００３９】上記のようなショート不良が検出される
と、テスト制御信号ＴＳＴをロウレベルにし、上記ＭＯ
ＳＦＥＴＱ２４等をオフ状態にする。これにより、前記
図３の実施例と同様な回路にされるから、ローカルワー
ド線を順次に１本ずつ選択状態にしながら、上記のよう
な直列ＭＯＳＦＥＴでの電流の有無をテスト用パッドＰ
ＡＤに設けられた電流又は電圧検出回路により判定し
て、そのときのアドレス情報からショート不良の存在す
るローカルワード線を判別するものである。

【００４０】特に制限されないが、上記のようなテスト
回路は、メモリマット内に１列分だけメモリセル１個分
に対応した素子を作り込むことにより形成できる。すな
わち、メモリセルは、前記のようにＰチャンネル型ＭＯ
ＳＦＥＴをポリシリコン層に形成したときには、スイッ
チＭＯＳＦＥＴとしては不適当なものとなるから、１セ
ル当たり４個のＮチャンネル型ＭＯＳＦＥＴを活用でき
る。それ故、前記のようなショート不良が存在するロー
カルワード線を特定するためのテスト回路にあっても、
図３の実施例においても１本のローカルワード線当た
り、３個のＭＯＳＦＥＴしか使用しないから、上記１つ
のメモリセル分の回路を付加するだけで、前記のような
テスト回路を形成できる。図４の実施例では、１つのペ
アのローカルワード線において、全部で５個のＭＯＳＦ
ＥＴによりテスト回路が構成できるものである。

【００４１】上記のようなショート不良の存在するロー
カルワード線の特定は、欠陥ワード線の救済回路と密接
に関連する。上記のようなショート不良が存在するロー
カルワード線を特定することにより、そのローカルワー
ド線に対するメモリアクセスを検出すると、それに代わ
って予備のローカルワード線の選択動作に切り換えるよ
うにすることができる。単に、ローカルワード線のショ
ート不良の有無を検出しただけでは、ショート不良が存
在するＲＡＭを不良品として廃棄するか、もしくはショ
ート不良が存在するメモリマット全体をアクセスしない
ようにして、小さな記憶容量のＲＡＭとして用いるしか
できない。これに対して、ショート不良を特定すること
ができる機能を付加した場合には、予備のローカルワー
ド線を設けておいて、例えば不良ワード線へのアクセス
を検出すると予備のローカルワード線の選択に切りえる
ようにすることによって救済することができる。

【００４２】図５には、冗長回路に設けられるデコーダ
回路の一実施例の回路図が示されている。同図の回路素
子に付された回路記号は、前記図１等の回路記号と一部
重複するが、それぞれは別個の回路機能を持つのもであ
ると理解されたい。冗長回路は、ヒューズ手段Ｆの切断
により回路が活性化される。ヒューズ手段Ｆに対してＰ
チャンネル型ＭＯＳＦＥＴＱ１が直列形成に接続され
る。このＭＯＳＦＥＴＱ１のゲートには、電源電圧ＶＥ
Ｅが定常的に供給されることにより定常的にオン状態に
されて抵抗素子として作用する。ヒューズ手段Ｆが切断
されないときに、ヒューズ手段ＦとＭＯＳＦＥＴＱ１を
通して流れる直流電流を小さくすること、及びヒューズ
手段Ｆが切断されないときの信号レベルをハイレベルに
するため、ＭＯＳＦＥＴＱ１のオン状態での抵抗値はヒ
ューズ手段Ｆの抵抗値に比べて十分大きな抵抗値にされ
る。

【００４３】ヒューズＦが切断されると、ロウレベルの
出力信号が形成される。このロウレベルの信号は、イン
バータ回路Ｎ１とその入力に設けられるＭＯＳＦＥＴＱ
２からなるラッチ回路に保持される。すなわち、いった
んロウレベルの信号が供給されると、インバータ回路Ｎ
１の出力信号のハイレベルされてＭＯＳＦＥＴＱ２をオ
ン状態にし、このＭＯＳＦＥＴＱ２のオン状態によりイ
ンバータ回路Ｎ１の入力信号がロウレベルに固定され
る。上記インバータ回路Ｎ１の出力信号は、インバータ
回路Ｎ２とＮ３を介して出力され、冗長回路を活性化さ
せるイネーブル信号ＥＮとされる。

【００４４】不良ローカルワード線のアドレスに対応し
たプリデコード出力信号が供給されるナンドゲート回路
Ｇ１〜Ｇ３には、３つ分割されてなるプリデコード回路
ＰＤＣＲ１〜ＰＤＣＲ３の出力信号が、スイッチとヒュ
ーズ手段を介して供給される。上記各プリデコード回路
ＰＤＣＲ１〜ＰＤＣＲ３の出力信号に対応した４個ずつ
のヒューズ手段のうち、不良ローカルワード線に対応し
た１つを残して３つずつが切断される。このようなヒュ
ーズが切断により、そのアドレス記憶が行われる。

【００４５】上記不良アドレス記憶を行うヒューズ手段
が切断されない状態において、前記プリデコード出力の
競合を防止するため、その入力側にスイッチが設けられ
る。このスイッチは、特に制限されないが、相補データ
線の選択回路としてのカラムスイッチと同様にＮチャン
ネル型ＭＯＳＦＥＴとＰチャンネル型ＭＯＳＦＥＴとを
並列接続したＣＭＯＳスイッチ回路から構成される。こ
のＣＭＯＳスイッチは上記制御信号ＥＮによりスイッチ
制御される。上記ヒューズ手段Ｆを切断しない状態で
は、制御信号ＥＮがロウレベルとなって上記スイッチを
全てオフ状態にする。これにより、それぞれのプリデコ
ード出力が不良アドレス記憶用のヒューズ手段を介して
競合してしまうこうとがない。

【００４６】冗長回路を欠陥救済に用いる場合には、上
記ヒューズ手段Ｆが切断されて制御信号ＥＮがハイレベ
ルにされる。これにより、上記スイッチはオン状態にさ
れる。このときには、それぞれのプリデコード出力に対
して１つのヒューズ手段を残して、他のヒューズ手段が
切断されてアドレス記憶とともにその不良アドレスへの
アクセスが検出される。上記スイッチはヒューズ手段の
出力側（共通接続点側）に設ける構成としてもよい。

【００４７】この実施例では、プリデコード出力は、４
通りずつ３つに分けれている。それ故、４×４×４＝６
４通りのデコード出力に対応することになる。前記実施
例のメモリマットのように５１２本からなるローカルワ
ード線が存在する場合には、プリデコーダ回路を４分割
して、例えば８×４×４×４＝５１２にすればよい。こ
の構成では、２０本のヒューズ手段と小数の論理ゲート
とにより不良アドレスの記憶とアドレス比較機能が実現
できる。この構成に代えて、１／５１２の選択動作を行
う９ビットからなるアドレスに対応して９個のヒューズ
手段により不良アドレスを記憶させ、その記憶アドレス
と入力されたアドレスとを一致／不一致回路により比較
する構成としてもよい。この構成では、ヒューズ手段の
数は約半分にできるが、記憶回路やアドレス比較回路に
多数の素子を必要とするとともに、比較結果が得られる
まで多数の論理ゲートを通すことになるので、動作速度
が遅くなる。

【００４８】上記ヒューズ手段を通した信号は、アンド
ゲート回路Ｇ１〜Ｇ５によりアドレス比較動作が行われ
る。この実施例では、アンドゲート回路Ｇ５には、マッ
ト選択信号ＭＡＴｉが供給される。これにより、そのメ
モリマットが選択されて、かつプリデコード出力の組み
合わせが全て論理１のときに、不良ローカルワード線に
対するメモリアクセスを検出し、インバータ回路Ｎ４と
ローカルワードドライバとして作用するインバータ回路
Ｎ５を通して予備のローカルワード線ＲＷＬが選択され
る。また、上記インバータ回路Ｎ４の出力信号とインバ
ータ回路Ｎ６の出力信号は、オアゲート回路Ｇ６に供給
されてリセット信号ＲＴが形成される。このリセット信
号ＲＴは、次に説明するような回路によって不良ローカ
ルワード線を強制的にロウレベルにするために用いられ
る。

【００４９】図６には、上記のような欠陥救済に対応し
たメモリアレイ部の一実施例の回路図が示されている。
前記のようなローカルワード線に対して、同様に予備の
ローカルワード線ＲＷＬが設けられる。この予備のロー
カルワード線ＲＷＬにも他のローカルワード線と同様に
メモリセルＭＣが接続される。また、この予備のローカ
ルワード線ＲＷＬにおいてショート不良が存在しないこ
とを検出するためにワイヤードオア構成のＭＯＳＦＥＴ
Ｑ１６が設けられる。また、図示しないが、予備のロー
カルワード線も１対ペアとして設けて、テスト信号によ
り１つを選択するようにすればよい。

【００５０】各ローカルワード線ＷＬ１〜ＷＬ３と電源
電圧ＶＥＥとの間には、スイッチＭＯＳＦＥＴＱ２０〜
Ｑ２２が設けられる。これらのＭＯＳＦＥＴＱ２０〜Ｑ
２２のゲートには、前記リセット信号ＲＴが供給され
る。これにより、ショート不良が存在するローカルワー
ド線ＷＬ１は、予備のローカルワード線ＲＷＬが選択さ
れるときに強制的にロウレベルにされて、予備のメモリ
セルＲＭＣへの書き込み／読み出し動作に影響を及ぼさ
ない。また、他のローカルワード線ＷＬ２等が選択され
るときも、インバータ回路Ｎ４のハイレベルに応じて強
制的にロウレベルにされて、他のローカルワード線ＷＬ
２等のメモリセルへの書き込み／読み出し動作に影響を
及ぼさない。言い換えるならば、同じメモリマットに対
するメモリアクセスが行われるときには、ショート不良
が存在するローカルワード線が強制的にロウレベルにさ
れるから、ショート不良が存在するローカルワード線に
おいてメモリセルが半選択状態にされて、選択されたメ
モリセルへの書き込み／読み出し動作を遅くするよう作
用しないようにされる。

【００５１】図１０には、この発明に係る半導体記憶装
置に用いられるローカルワード線選択回路の一実施例の
具体的回路図が示されている。この実施例では、回路の
簡素化のために４つのローカルワード線ＷＬ１〜ＷＬ４
に対応して１つの主ワード線ＧＷＬが設けられる。主ワ
ード線ＧＷＬは、Ｐチャンネル型ＭＯＳＦＥＴＱ１〜Ｑ
４のゲートに供給される。これらＰチャンネル型ＭＯＳ
ＦＥＴＱ１〜Ｑ４には、ローカルワード線選択信号ＷＳ
１〜ＷＳ４を受けるＮチャンネル型ＭＯＳＦＥＴＱ５〜
Ｑ８がそれぞれ直列形態に接続される。これらのＮチャ
ンネル型ＭＯＳＦＥＴＱ５〜Ｑ８のソース側は共通化さ
れて、上記主ワード線ＧＷＬがゲートに接続されたＮチ
ャンネル型ＭＯＳＦＥＴＱ９が設けられる。

【００５２】この構成では、主ワード線ＧＷＬがハイレ
ベルの選択状態にされると、Ｐチャンネル型ＭＯＳＦＥ
ＴＱ１〜Ｑ４がオフ状態になり、上記Ｎチャンネル型Ｍ
ＯＳＦＥＴＱ９がオン状態になる。そして、ローカルワ
ード線選択信号ＷＳ１〜ＷＳ４のうちのいずれかの選択
信号がハイレベルにされ、ローカルワードライバＷＤ１
〜ＷＤ４のいずれか１つの入力信号をロウレベルに引き
抜く。この結果、４つの中の１つのローカルワード線が
ハイレベルの選択状態にされる。

【００５３】ローカルワード線ＷＬ１〜ＷＬ４と電源電
圧ＶＥＥとの間には、Ｎチャンネル型ＭＯＳＦＥＴＱ１
１〜Ｑ１４が設けられる。これらのＭＯＳＦＥＴＱ１１
〜Ｑ１４のゲートには、次に説明する主ワード線のヒュ
ーズ手段の切断信号φ２が供給される。また、これらＭ
ＯＳＦＥＴＱ１１〜Ｑ１４のゲートと回路の接地電位Ｖ
ＣＣとの間には、Ｐチャンネル型ＭＯＳＦＥＴＱ１０が
設けられる。このＭＯＳＦＥＴＱ１０は、そのゲートが
定常的に電源電圧ＶＥＥに接続されることによって、プ
ルアップ用の抵抗素子として作用する。

【００５４】図１１には、この発明に係る半導体記憶装
置に用いられる主（グローバル）ワード線選択回路の一
実施例の具体的回路図が示されている。主ワード線選択
信号ＧＷＳ１とＧＷＳ２は、Ｐチャンネル型ＭＯＳＦＥ
ＴとＮチャンネル型ＭＯＳＦＥＴからなるＣＭＯＳナン
ドゲート回路に供給される。このナンドゲート回路に
は、ヒューズ手段を介して電源電圧ＶＥＥが供給され
る。ナンドゲート回路の出力信号は、ワードドライバＧ
ＷＤに入力され、このワードドライバＧＷＤにより主ワ
ード線ＧＷＬの選択信号が形成される。上記ヒューズ手
段とナンドゲート回路を構成するＮチャンネル型ＭＯＳ
ＦＥＴとの接続点から、上記ヒューズ手段の切断信号φ
２が形成される。

【００５５】例えば、前記のようなテスト回路によっ
て、図１０のローカルワード線ＬＷＬ１にショート不良
が発生したとき、それに対応した図１１に示したような
主ワード線選択回路のヒューズ手段が切断される。これ
により、主ワード線選択信号を形成するナンドゲート回
路に電源電圧ＶＥＥが供給されないから、そこでの無駄
な電流消費を抑えるとともに、メモリアクセスの毎に発
生される主ワード線選択信号ＧＷＳ１又はＧＷＳ２のロ
ウレベルに応じて、ワードドライバＧＷＤの入力信号が
ハイレベルにチャージアップされるから、主ワード線Ｇ
ＷＬは実質的に非選択のロウレベルに固定される。この
ようにして、不良ローカルワード線に対応した主ワード
線の実質的な切離しが行われる。

【００５６】図１０に示すように、ショート不良のロー
カルワード線ＬＷＬ１を含むローカルワード線選択回路
側では、主ワード線ＧＷＬがロウレベルに固定されるこ
とに応じてローカルワードドライバＷＤ１〜ＷＤ４の入
力は全てハイレベルにされてローカルワード線ＷＬ１〜
ＷＬ４をロウレベルにさせる。しかし、ショート不良が
発生しているローカルワード線ＷＬ１ではＷＤ１の出力
インピーダンスとショート抵抗ＲＳに応じて中間レベル
になろうとする。この実施例では、ヒューズ手段の切断
信号がハイレベルにされるので、スイッチＭＯＳＦＥＴ
Ｑ１１〜Ｑ１４がオン状態になり、ショート不良が発生
しているローカルワード線ＷＬ１においても強制的に回
路の接地電位のようなロウレベルに設定できる。

【００５７】上記のようなショート不良により回路的に
切り離された主ワード線及びそれに関連するローカルワ
ード線は予備回路に切り換えられる。すなわち、予備の
主ワード線と各メモリマットに対応したローカルワード
線が設けられており、上記不良によって切り離された主
ワード線のアドレス情報を記憶し、そのアドレスへのメ
モリアクセスを検出したとき、予備の主ワード線を選択
させるようにすればよい。このようなアドレス記憶とア
ドレス比較動作のために、前記図５に示したようなヒュ
ーズ回路を用いることができる。

【００５８】図１２には、ローカルワードドライバの一
実施例の概略レイアウト図が示され、図１３にはそのａ
−ａ’断面図が示されている。この実施例では、前記の
うなスイッチＭＯＳＦＥＴＱ１１〜Ｑ１４によって、シ
ョート不良が発生したローカルワード線を強制的にロウ
レベルにする構成に代えて、ＦｉＢ技術によってショー
ト不良が発生したローカルワード線ＬＷＬに、回路のロ
ウレベルである電源電圧ＶＥＥを直接供給する。

【００５９】すなわち、図１２及び図１３において、Ｍ
１は１層目のメタル層であり、ローカルワード線ＬＷＬ
を構成するのに用いられる。このローカルワード線ＬＷ
Ｌは、素子分離領域ＬＯＣＯＳに囲まれた素子形成領域
に形成されたワードドライバを構成するＮチャンネル型
ＭＯＳＦＥＴのドレイン等にコンタクトＣＯＮＴを通し
て接続される。同図においては、ワードトライバを構成
する素子構造そのものは発明に直接関係がないので省略
されいるが、このコンタクトＣＯＮＴ部分には、ワード
トライバを構成するＭＯＳＦＥＴ等が形成されるもので
あると理解されたい。

【００６０】同図において斜線を付したメタル層Ｍ２
は、２層目のメタル層であり、右側のメタル層Ｍ２には
電源電圧ＶＥＥが供給される電源配線である。上記ロー
カルワード線ＷＬは、コンタクトホールＴＨ（ＴＣはそ
れに対応したコンタクト部分）を介して同図の左側部分
に形成された２層目のメタルＭ２を介して図外のＰチャ
ンネル型ＭＯＳＦＥＴのドレインに接続される。この２
つのメタル層Ｍ２間を、ＦｉＢ技術により接続すること
によって不良が発生したローカルワード線ＷＬに直接Ｖ
ＥＥを供給する。図１２のレイアウトでは、パターンが
複雑になるのでこのＦｉＢ技術による配線は図示されて
いないが、斜線を付したメタル層Ｍ２の最短距離の部分
に形成される。

【００６１】上記ＦｉＢ技術は、従来は開発中の半導体
集積回路装置において試験的に回路を接続するために用
いられるものであるが、この実施例ではこれを欠陥救済
技術に応用しようとするものである。すなわち、上記の
ようなショート不良が発生した回路を実質的に分離する
ために利用される。このＦｉＢ技術では、半導体ウェハ
上に回路が完成された後に、選択的に層間絶縁膜をエッ
チング除去して配線層を形成するものである。この構成
では、ショート不良が発生しているローカルワード線の
電位を強制的にロウレベルに固定するスイッチＭＯＳＦ
ＥＴを省略することができるものである。

【００６２】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、（１）メモリアレイにおける複数からなるワード線に
それぞれゲートが接続された複数からなるＭＯＳＦＥＴ
と、これら複数からなるＭＯＳＦＥＴのソースとドレイ
ンとの間に流れる電流の有無を検出するテスト用端子と
を含むテスト回路を設けることにより、ワード線が電源
と短絡してＭＯＳＦＥＴのしきい値電圧以上の中間電位
であれば、それに対応してＭＯＳＦＥＴに電流が流れる
からテスト用パッドＰＡＤでの電流又は電圧測定により
短絡の有無を正確に検出することができるという効果が
得られる。

【００６３】（２）上記テスト回路を構成する複数か
らなるＭＯＳＦＥＴを隣接するワード線が異なるよう２
ブロックに分けてそれぞれのブロックに対応して電流の
有無を検出するテスト用端子を設けることにより、電源
ショートの他に隣接ワード線間のショートも検出できる
という効果が得られる。

【００６４】（３）複数からなるワード線と複数から
なるデータ線との交点にそれぞれメモリセルが接続され
てなるメモリアレイと、上記メモリアレイにおける複数
からなるワード線のうち、隣接する２本のワード線を１
組としてそれぞれのワード線にゲートが接続されて直列
形態に接続された２対からなるＭＯＳＦＥＴと、これら
直列ＭＯＳＦＥＴに流れる電流の有無を検出するテスト
用パッドを設けることにより、ショート不良が発生して
いるワード線を特定することができるという効果が得ら
れる。

【００６５】（４）上記のようなショート不良を特定
できるテスト用回路に、前記（１）のようなワイヤード
オア構成のＭＯＳＦＥＴを設けて一括してショート不良
を検出できるテスト回路とを設け、先に一括ショート不
良が存在するものにたいしてのみショート不良を特定す
ることによりテスト時間の短縮化が可能になるという効
果が得られる。

【００６６】（５）上記（４）における２対からなる
直列ＭＯＳＦＥＴの相互接続点間には、テスト用制御信
号が供給されるスイッチＭＯＳＦＥＴが設けて選択的に
オン状態にさせることにより、１つのテスト用パッドに
よって一括ショート不良の検出と、ショート不良箇所の
特定とを行うことができるという効果が得られる。

【００６７】（６）複数に分割されてなるメモリアレ
イに設けられ、メインワード線を通して伝えられる選択
信号とメモリアレイ選択信号とにより選択されるるロー
カルワード線にテスト用回路を設けることにより、マッ
ト選択動作により全ローカルワード線を非選択状態にで
きるから、前記一括してのショート不良の検出が簡単に
行えるという効果が得られる。

【００６８】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本願発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。例えば、
ワード線は、主ワード線とローカルワード線に分けて構
成するもの他、デコーダ回路よりワード線を直接に選択
するような構成にしてもよい。テスト用パッドは、外部
端子として設ける構成であってもよい。この場合には、
ＲＡＭが完成された後でもショート不良のワード線を探
し出すことができる。不良アドレスを記憶する等に用い
られるヒューズ手段は、ポリシリコン層や細いアルミニ
ュウム配線を用い、それをレーザー光線等のようなエネ
ルギービームにより切断するもの他、ポリシリコン層に
比較的大きな電流を流して溶断させるもの、あるいはポ
リシリコン層にレーザーアルニールを施してその抵抗値
を変化させることにより等価的に切断と同様な電気的特
性の変化を生じしめるようにするもの等種々の実施例形
態を採ることができる。

【００６９】スタティック型ＲＡＭの半導体チップ上の
レイアウトは前記実施例の他、メモリマット群をチップ
の中央部に配置し、周辺回路をチップの周辺に配置する
等種々の実施形態を採ることができる。

【００７０】スタティック型ＲＡＭの周辺回路は、ＣＭ
ＯＳ回路とバイポーラ型トランジスタを組み合わせたＢ
ｉ−ＣＭＯＳ回路から構成されてもよい。入出力インタ
ーフェイスは、ＥＣＬインターフェイスの他、ＣＭＯＳ
インターフェイスあるいはＴＴＬインターフェイスを採
るものであってもよい。このようなＣＭＯＳインターフ
ェイス又はＴＴＬインターフェイスを採る場合には、動
作電圧としては約５Ｖあるいは低電圧動作のもので３Ｖ
程度の正電圧ＶＣＣが用いられる。

【００７１】低消費電力化と高速化のために内部回路の
動作電圧は３Ｖ程度に低く設定するものであってもよ
い。この場合、５Ｖ系のスタティック型ＲＡＭとの互換
性を持たせるために、外部からは５Ｖ系の電源電圧を供
給し、それを内部降圧回路で降圧して上記約３Ｖ程度の
電圧にするものであってもよい。この場合には、入力バ
ッファや出力バッファには、５Ｖ系の信号に変換するめ
たのレベル変換機能が付加される。この発明は、スタテ
ィック型ＲＡＭの他、ＲＯＭあるいはプログラマブルＲ
ＯＭ等のような半導体記憶装置に広く利用できる。

【００７２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、メモリアレイにおける複数
からなるワード線にそれぞれゲートが接続された複数か
らなるＭＯＳＦＥＴと、これら複数からなるＭＯＳＦＥ
Ｔのソースとドレインとの間に流れる電流の有無を検出
するテスト用端子とを含むテスト回路を設けることによ
り、ワード線が電源と短絡してＭＯＳＦＥＴのしきい値
電圧以上の中間電位であれば、それに対応してＭＯＳＦ
ＥＴに電流が流れるからテスト用パッドＰＡＤでの電流
又は電圧測定により短絡の有無を正確に検出することが
できる。

【図面の簡単な説明】

【図１】この発明に係るスタティック型ＲＡＭの一実施
例を示す要図回路図である。

【図２】この発明に係るスタティック型ＲＡＭの他の一
実施例を示す要図回路図である。

【図３】この発明に係るスタティック型ＲＡＭに設けら
れるテスト回路の他の一実施例を示す回路図である。

【図４】この発明に係るスタティック型ＲＡＭに設けら
れるテスト回路の更に他の一実施例を示す回路図であ
る。

【図５】この発明に係る冗長回路に設けられるデコーダ
回路の一実施例を示す回路図である。

【図６】欠陥救済に対応したメモリアレイ部の一実施例
を示す回路図である。

【図７】この発明に係るスタティック型ＲＡＭにおける
１つのメモリマット（メモリブロック）のレイアウト図
である。

【図８】この発明に係るスタティック型ＲＡＭにおける
メインワードドライバを中心にしたメモリマットの一実
施例を示すレイアウト図である。

【図９】この発明に係るスタティック型ＲＡＭの一実施
例を示すチップレイアウト図である。

【図１０】この発明に係る半導体記憶装置に用いられる
ローカルワード線選択回路の一実施例を示す具体的回路
図である。

【図１１】この発明に係る半導体記憶装置に用いられる
主ワード線選択回路の一実施例を示す具体的回路図であ
る。

【図１２】この発明に係るローカルワードドライバの一
実施例を示す概略レイアウト図である。

【図１３】図１２のレイアウト図におけるａ−ａ’断面
図である。

【符号の説明】

ＭＣ１〜ＭＣ５…メモリセル、ＷＤ１〜ＷＤ５…ローカ
ルワードドライバ、ＰＡＤ，ＰＡＤ１，ＰＡＤ２…テス
ト用パッド、ＷＬ１〜ＷＬ５…ローカルワード線、ＲＷ
Ｌ…予備ローカルワード線、ＤＬＴ，ＤＬＢ…相補デー
タ線。Ｇ１〜Ｇ６…ゲート回路、Ｎ１〜Ｎ６…インバー
タ回路、Ｆ…ヒューズ手段。ＧＷＤ…ワードドライバ。
ＧＷＬ…主ワード線。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｇ１１Ｃ 11/413 Ｈ０１Ｌ 21/66 Ｆ 8406−4ＭＳ 8406−4Ｍ 6741−5ＬＧ１１Ｃ 11/34 ３４１Ｄ

Claims

【特許請求の範囲】

【請求項１】複数からなるワード線と複数からなるデ
ータ線との交点にそれぞれメモリセルが接続されてなる
メモリアレイと、上記メモリアレイにおける複数からな
るワード線にそれぞれゲートが接続された複数からなる
ＭＯＳＦＥＴと、これら複数からなるＭＯＳＦＥＴのソ
ースとドレインとの間に流れる電流の有無を検出するテ
スト用端子とを含むテスト回路とを備えてなることを特
徴とする半導体記憶装置。
【請求項２】上記テスト回路を構成する複数からなる
ＭＯＳＦＥＴは、隣接するワード線が異なるよう複数ブ
ロックに分けられ、それぞれの複数ブロックに対応して
電流の有無を検出するテスト用端子が設けられるもので
あることを特徴とする請求項１の半導体記憶装置。
【請求項３】複数からなるワード線と複数からなるデ
ータ線との交点にそれぞれメモリセルが接続されてなる
メモリアレイと、上記メモリアレイにおける複数からな
るワード線のうち、隣接する２本のワード線を１組とし
てそれぞれのワード線にゲートが接続されて直列形態に
接続された２対からなるＭＯＳＦＥＴと、これら直列Ｍ
ＯＳＦＥＴに流れる電流の有無を検出するテスト用端子
とを含むテスト回路とを備えてなることを特徴とする半
導体記憶装置。
【請求項４】上記メモリアレイにおける複数からなる
ワード線にそれぞれゲートが接続された複数からなるＭ
ＯＳＦＥＴと、これら複数からなるＭＯＳＦＥＴのソー
スとドレインとの間に流れる電流の有無を検出するテス
ト用端子が設けられるものであることを特徴とする請求
項３の半導体記憶装置。
【請求項５】上記２対からなる直列ＭＯＳＦＥＴの相
互接続点間には、テスト用制御信号が供給されるスイッ
チＭＯＳＦＥＴが設けられるものであることを特徴とす
る請求項３の半導体記憶装置。
【請求項６】上記テスト用端子は半導体基板上に形成
された電極からなるものであることを特徴とする請求項
１、請求項２、請求項３、請求項４又は請求項５の半導
体記憶装置。
【請求項７】上記ワード線は複数に分割されてなるメ
モリアレイに設けられ、主ワード線を通して伝えられる
選択信号とローカルワード線選択信号とにより選択され
るローカルワード線であることを特徴とする請求項１、
請求項２、請求項３、請求項４、請求項５又は請求項６
の半導体記憶装置。
【請求項８】上記主ワード線の駆動回路には、一対一
に対応してヒューズ手段が設けられ、このヒューズ手段
の切断により主ワード線の駆動回路は定常的に非選択レ
ベルの出力信号を形成し、上記ヒューズ手段の切断信号
によりメモリセルが結合されたローカルワード線を強制
的にロウレベルにさせるスイッチＭＯＳＦＥＴをオン状
態にすることを特徴とする請求項７の半導体記憶装置。