JPH09128999A - 集積回路メモリ装置の単一ビット欠陥テスト回路及び方法 - Google Patents

Abstract

(57)【要約】 【課題】 集積回路メモリ装置の単一ビット欠陥を解析
する構成体及び方法を提供する。 【解決手段】 本発明に基づく集積回路メモリ装置の単
一ビット欠陥を解析する構成体においては、集積回路メ
モリ装置（１０）のビット線負荷装置（１４，１６）が
テストモード信号によって制御され、該信号の状態はい
つテストモードに入るかを決定する。これらのビット線
負荷装置は「真」ビット線（１８）及び「補元」ビット
線（２０）へ接続しており、それらのビット線はメモリ
セル（２４）へ接続している。列選択トランジスタ（３
４，３６）等の選択装置がこれらのビット線へ接続して
おり、該選択装置は更に例えば書込バス（３８，４
０）、読取バス（３８′，４０′）又は書込／読取バス
（３９，４５）等のバスによってドライバ回路（４４，
４６；５２，５４）へ接続している。ドライバ回路は供
給電圧及び信号が供給される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、大略、集積回路メ
モリ装置の単一ビット欠陥のテスト技術に関するもので
あって、更に詳細には、集積回路メモリ装置の単一ビッ
ト欠陥をテストするための回路及び方法に関するもので
ある。

【０００２】

【従来の技術】集積回路メモリ装置の機能性及び信頼性
を確かめるために、集積回路メモリ装置の製造及び組立
過程中にテストが行なわれる。集積回路メモリ装置の内
部セルの電気的特性をテストすることは、メモリ装置の
単一ビット欠陥の根本原因を決定する場合にますます有
用なものとなっている。単一ビット欠陥は、例えばコン
タクト過剰エッチング条件、粒子欠陥、回路内の短絡、
ホトリソグラフィ欠陥等の回路に対する機械的損傷等の
設計上の問題又は本質的なプロセス上の問題等の多様な
条件によって発生される場合がある。

【０００３】集積回路メモリ装置の単一ビットをテスト
するための内部セル電気的測定の従来の方法は、最初に
何等かのタイプの機能テストによって解析すべきあるセ
ルを選択することによって行なわれる。次いで、フォー
カストイオンビーム（ＦＩＢ）及び／又はレーザによっ
て、テストすべきセルへアクセスし且つそれと関連する
負荷及び内部セル電気測定に提供を与えるようなその他
の回路から切断するための処理が行なわれる。ＦＩＢ技
術は、集積回路メモリ装置のビット線に対するコンタク
トを形成するために使用することが可能であり、その場
合に列負荷を切断し且つＦＩＢビット線パッドに変調を
与えながらメモリ装置のＩ−Ｖ（電流−電圧）特性を測
定する。ＦＩＢ技術は、更に、集積回路メモリ装置のメ
タルラインを切断するか、又は破断したメタルラインを
再度接続するためにメタルを付着するため、又はダイ上
でプローブすることの可能なパッドを構成するために使
用することが可能である。最後に、実際の測定を行なう
ためには、厄介で且つ時間のかかるセルの内部マイクロ
プローブ動作が必要である。

【０００４】単一ビット欠陥の内部セル電気測定は現在
手作業によって行なわれており、従って労力を必要とす
るものであるので、単一ビット欠陥の解析を行なう集積
回路メモリ装置のテストモード特徴は当該技術分野にお
いて非常に有用なものである。

【０００５】

【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、集積回路メモリ装置の単一
ビット欠陥を効率的に解析することを可能とする装置及
び方法を提供することを目的とする。

【０００６】

【課題を解決するための手段】本発明によれば、集積回
路メモリ装置の単一ビット欠陥を解析する方法及び装置
（構成体）が提供される。集積回路メモリ装置の単一ビ
ット欠陥を解析する方法によれば、集積回路メモリ装置
は、テストモード信号によって制御されるテストモード
へ入る。次いで、メモリセルと関連するビット線負荷装
置がターンオフされる。次いで、集積回路メモリ装置の
単一ビットが選択され且つ集積回路メモリ装置は書込モ
ードとされる。その単一ビットと関連していない集積回
路メモリ装置の複数個の「真」ビット線及び複数個の
「補元」ビット線は低論理レベルに設定される。尚、本
明細書において、「真」及び「補元」は互いに相補的な
関係にある。次いで、その単一ビットと関連している
「真」ビット線及び「補元」ビット線を、夫々、「真」
供給バス及び「補元」供給バスへ接続し、それらのバス
はテストパッドへ接続されている。最後に、テストパッ
ド上において該単一ビットの電気的特性をモニタするこ
とが可能である。

【０００７】本発明装置（構成体）によれば、集積回路
メモリ装置のビット線負荷装置がテストモード信号によ
って制御され、テストモード信号の状態は、いつテスト
モードに入るかを決定する。これらのビット線負荷装置
は、メモリセルへ接続されている「真」ビット線及び
「補元」ビット線へ接続されている。列選択トランジス
タ等の選択装置が「真」ビット線及び「補元」ビット線
へ接続しており、それらは、更に、例えば書込バス、読
取バス、又は書込／読取バス等の「真」バス及び「補
元」バスによってドライバ回路へ接続されている。該ド
ライバ回路は、「真」及び「補元」供給電圧及び「真」
データ信号及び「補元」データ信号が供給される。集積
回路メモリ装置を介してのドライバ回路のマルチ配置
は、１つの「真」供給バス及び１つの「補元」供給バス
の使用を共用する。更に、バッファ回路は、テスト中の
単一ビットに関連していない「真」ビット線及び「補
元」ビット線を低論理レベルとさせることを可能とす
る。ダミー構成体がマイクロプローブ動作の必要性なし
で、集積回路メモリ装置のビット線を直接モニタする可
能性を与えている。

【０００８】

【発明の実施の形態】本発明は、効率的な態様で集積回
路メモリ装置の単一ビットに関する診断テスト動作を行
なうテスト方法及び回路を提供している。本発明テスト
技術は、フォーカストイオンビーム（ＦＩＢ）及びレー
ザ技術を使用する従来の手作業により単一ビットをテス
トする技術と比較して好適なものである。ＳＲＡＭ（ス
タティックランダムアクセスメモリ）、ＦＩＦＯ（先入
先出）、ＤＲＡＭ（ダイナミックランダムアクセスメモ
リ）、ＥＰＲＯＭ（電気的にプログラム可能なリードオ
ンリメモリ）及びメモリを内蔵する論理装置等の装置を
包含する多様な集積回路メモリ装置は本発明を使用する
ことが可能である。更に、本発明を使用することの可能
な内蔵メモリを具備した多数のその他の集積回路装置が
あり、例えばマイクロプロセサ、ＲＩＳＣ（縮少命令セ
ットチップ）グラフィックスチップ及びコントローラ等
がある。

【０００９】図１を参照すると、ＳＲＡＭ集積回路メモ
リ装置の単一ビットをテストするための回路１０が示さ
れている。図１のＳＲＡＭ回路１０は一例であって、本
発明はＳＲＡＭへ限定されるべきものであることを意味
するものではない。テストモード信号１２がプルアップ
ビット線負荷トランジスタ１４及び１６のゲートへ供給
され、プルアップビット線負荷トランジスタ１４が
「真」ビット線１８へ接続しており、一方プルアップビ
ット線負荷トランジスタ１６が「補元」ビット線２０へ
接続している。メモリセル２４は「真」ビット線１８と
「補元」ビット線２０との間に存在しており且つ抵抗２
５及び２６、トランジスタ２７，２８，２９，３０を有
している。抵抗２５は一方の端子がＶ_cc等の供給電圧へ
電気的に接続しており且つ他方の端子はノードＡへ電気
的に接続しており、抵抗２６の第一端子は、同様に、Ｖ
_cc等の供給電圧へ電気的に接続しており且つ第二端子は
ノードＢへ電気的に接続している。トランジスタ２７は
第一ソース／ドレインを有しており、それは「真」ビッ
ト線１８へ電気的に接続しており、トランジスタ２７の
第二ソース／ドレインはノードＡへ電気的に接続してお
り、且つそのゲートはワード線バス２２へ電気的に接続
している。トランジスタ２８は「補元」ビット線２０へ
電気的に接続している第一ソース／ドレインと、ノード
へ電気的に接続している第二ソース／ドレインと、ワー
ド線バス２２へ電気的に接続しているゲートとを有して
いる。トランジスタ２９は、ノードＡへ電気的に接続し
ている第一ソース／ドレインと、例えばＶ_ss等の接地電
圧へ電気的に接続している第二ソース／ドレインと、ノ
ードＢへ接続しているゲートとを有している。最後に、
トランジスタ３０は、ノードＢへ電気的に接続している
第一ソース／ドレインと、Ｖ_ssへ電気的に接続している
第二ソース／ドレインと、ノードＡへ接続しているゲー
トとを有している。上述した接続から容易に推測するこ
とが可能であるように、ノードＡは、トランジスタ２７
の第二ソース／ドレインと、抵抗２５の第二端子と、ト
ランジスタ２９の第一ソース／ドレインと、トランジス
タ３０のゲートとによって構成されている電気的接続部
であり、同様に、ノードＢは、抵抗２６の第二端子と、
トランジスタ２８の第二ソース／ドレインと、トランジ
スタ３０の第一ソース／ドレインと、トランジスタ２９
のゲートとによって構成されている電気的接続部であ
る。

【００１０】列選択トランジスタ３４の第一ソース／ド
レインは「真」ビット線１８へ電気的に接続しており、
一方第二ソース／ドレインは「真」書込バス３８へ電気
的に接続している。列選択トランジスタ３６の場合に
は、トランジスタ３６の第一ソース／ドレインが、「補
元」ビット線２０へ電気的に接続しており、一方第二ソ
ース／ドレインが「補元」書込バス４０へ電気的に接続
している。列バス３２は列選択トランジスタ３４及び３
６のゲートへ接続している。「真」書込バス３８はトラ
ンジスタ５２と５４との間の共通ノードへ電気的に接続
している。「真」供給バス５０はトランジスタ５２のソ
ース／ドレインへ電圧を供給し且つ「補元」データバス
５６はＰチャンネルトランジスタ５２及びＮチャンネル
トランジスタ５４の両方のゲートへ接続している。トラ
ンジスタ５４の第二ソース／ドレインは接地電圧即ちＶ
_ssへ電気的に接続している。「補元」書込バス４０はト
ランジスタ４４と４６との間の共通ノードへ電気的に接
続している。「補元」供給バス４２はトランジスタ４４
のソース／ドレインへ接続しており且つデータバス４８
はＰチャンネルトランジスタ４４及びＮチャンネルトラ
ンジスタ４６のゲートへ接続している。トランジスタ４
６の第二ソース／ドレインは接地電圧Ｖ_ssへ電気的に接
続している。

【００１１】メモリセル２４は通常Ｐｏｌｙ−Ｒ（ポリ
シリコン抵抗）メモリＳＲＡＭセルと呼ばれる。何故な
らば、抵抗２５及び２６が集積回路メモリ装置のポリシ
リコン層内に形成されるからである。然しながら、メモ
リセル２４の代りにその他のメモリセルを本発明におい
て使用することも可能であり、例えば６トランジスタ
（６Ｔ）メモリセル、ＴＦＴ（薄膜トランジスタ）メモ
リセル、及びその他のタイプのメモリセルを使用するこ
とも可能である。これらの変更は本発明に対し何等著し
い変更を施すことなく回路１０において行なうことが可
能である。例えば、図１Ａを参照すると、６Ｔメモリセ
ルが示されている。このメモリセルも「真」ビット線１
８と「補元」ビット線２０との間に設けられている。こ
の場合にも図１のトランジスタ２７，２８，２９，３０
が設けられており、トランジスタ２７及び２８のゲート
はワード線バス２２へ接続している。図１の抵抗２５及
び２６はトランジスタ３１及び３３によって置換されて
６Ｔメモリセルを形成している。トランジスタ２９及び
３１のゲートはトランジスタ２８のソース／ドレインへ
接続しており、一方トランジスタ３０及び３３のゲート
はトランジスタ２７のソース／ドレインへ接続してい
る。

【００１２】図１の回路は読取バス及び書込バスを包含
するように拡張することが可能である。図１ｂを参照す
ると、書込ドライバへ接続する「真」書込バス３８及び
「補元」書込バス４０に加えて、センスアンプ回路へ接
続する「真」読取バス３８′及び「補元」読取４０′を
設けることが可能である。図１の「真」書込バス３８及
び「補元」書込バス４０もセンスアンプ回路へ接続する
ことが可能である。「真」読取バス３８′はＰチャンネ
ルトランジスタ３５を介して「真」ビット線１８へ接続
しており、一方「補元」読取バス４０′はＰチャンネル
トランジスタ３７を介して「補元」ビット線２０へ接続
している。Ｐチャンネルトランジスタ３５及び３７のゲ
ートは「補元」列バス３１によって駆動される。

【００１３】更に、書込及び読取バス機能は、図１ｃに
示したように、１個の「真」及び「補元」バスへ結合さ
せることが可能である。読取及び書込バス機能は、各ビ
ット線上にパスゲートを形成することによって結合させ
ることが可能である。従って、パスゲート４１は「真」
ビット線１８へ電気的に接続しており、一方パスゲート
４３は「補元」ビット線２０へ電気的に接続している。
両方のパスゲート４１及び４３は、図示したように、列
バス３２及び「補元」列バス３１によって制御される。
パスゲート４１は「真」読取／書込バス３９へ接続して
おり、該バス３９は図１ｄに示した「真」読取／書込ド
ライバ及びセンスアンプ回路へ接続している。同様に、
パスゲート４３は、図１ｄに示したドライバ回路と同様
の「補元」読取／書込ドライバ及びセンスアンプ回路へ
接続している。

【００１４】図１ｄを参照すると、図１ｃと共に使用す
べきドライバ回路の一例が示されている。「真」読取／
書込バス３９はトランジスタ５２及び５４によって形成
された「真」読取／書込ドライバへ接続している。書込
ドライバは読取サイクル期間中トライステート状態でな
ければならないので、イネーブル信号５７及び「補元」
イネーブル信号５５がトランジスタ５３及び５１のゲー
トへ夫々供給される。図示したように、トランジスタ５
１のソース／ドレインは「真」供給バスへ接続してい
る。イネーブル信号５７は低論理状態へ移行し、且つ
「補元」イネーブル信号５５は高論理状態へ移行して該
書込ドライバをディスエーブル即ち動作不能状態とさせ
る。図１の場合におけるように、「補元」データバス５
６がトランジスタ５２及び５４のゲートへ接続されてい
る。図１ｃの「補元」読取／書込バス４５は図１ｄに示
したものと同様のドライバ回路へ接続している。

【００１５】再度図１を参照すると、「補元」供給バス
４２及び「真」供給バス５０の両方がテストパッドへ電
気的に接続しており、そのことは集積回路メモリ装置の
単一ビットのテスト動作を容易なものとさせている。図
２ａを参照すると、「補元」供給バス４２等の供給信号
をテストパッド５８へ接続させることが可能であり、テ
ストパッド５８は究極的にＶｃｃへダウンボンディング
させることが可能である。ダウンボンディング（ｄｏｗ
ｎ−ｂｏｎｄｉｎｇ）が必要とされないような態様で供
給信号をテストパッドへ接続（供給）する別の方法を図
２ｂ及び図２ｃに示してある。図２ｂを参照すると、
「補元」供給バス４２はスイッチングトランジスタ６０
及び６２の第一ソース／ドレインへ接続している。トラ
ンジスタ６２のソース／ドレインはテストパッド６６へ
接続している。テストモード信号１２がＰチャンネルト
ランジスタ６０のゲートへ供給され且つ「補元」テスト
モード信号６４がＰチャンネルトランジスタ６２のゲー
トへ供給される。テストモードにおいては、テストモー
ド信号１２は高論理レベルであり、一方「補元」テスト
モード信号６４は低論理レベルであって、テストパッド
６６を「補元」供給信号４２へ接続させる。図２ｃを参
照すると、「真」供給バス５０がスイッチングトランジ
スタ６０及び６２の第一ソース／ドレインへ接続してい
る。トランジスタ６２の第二ソース／ドレインは、テス
トパッド６６へ接続している。「補元」テストモード信
号６４がＰチャンネルトランジスタ６０のゲートへ供給
され且つテストモード信号１２がＰチャンネルトランジ
スタ６２のゲートへ供給される。テストモードにおいて
は、テストモード信号１２は高論理レベルであり、一方
「補元」テストモード信号６４は低論理レベルであって
テストパッド６６を「真」供給信号５０へ接続させる。

【００１６】図１に示したように、「真」書込ドライバ
はトランジスタ５２及び５４によって形成されており、
一方「補元」書込ドライバはトランジスタ４４及び４６
によって形成されている。ドライバを形成するトランジ
スタはデータバス信号を反転させる。任意の与えられた
集積回路メモリ装置においては「真」及び「補元」の両
方の複数個の書込ドライバが設けられており、このよう
な書込ドライバの数は装置の寸法に依存する。集積回路
メモリ装置に対して「真」書込ドライバ及び「補元」書
込ドライバをマルチ配置させる場合があるが、集積回路
メモリ装置の全てのドライバは共通の「真」共通バスか
又は共通の「補元」共通バスのいずれかへ接続すること
が可能である。従って、「真」供給バス５０は「真」ビ
ット線１８と関連しており、且つトランジスタ５２及び
５４から構成される「真」書込ドライバへ接続し、且つ
「補元」供給バス４２は「補元」ビット線２０と関連し
ており且つトランジスタ４４及び４６から構成される
「補元」書込ドライバへ接続しており、そのことは集積
回路メモリ装置の全ての列に対して同様である。注意す
べきことであるが、集積回路メモリ装置は１個を超えた
「真」供給バス及び１個を超えた「補元」供給バスを有
することが可能なものであって、例えば１つの「真」供
給バス及び１つの「補元」供給バスが集積回路メモリ装
置の指定した部分、例えば該装置の左側及び右側に対し
て動作するようにすることが可能である。

【００１７】テストモード信号１２は「真」高信号であ
って、従ってテストモードにおいては、高論理レベルへ
移行し、ビット線負荷トランジスタ１４及び１６をター
ンオフさせる。図２ｂのスイッチングトランジスタ６０
及び６２が使用される場合には、「補元」供給バス４２
及び「真」供給バス５０へのＶｃｃ接続もターンオフさ
れる。テストされるべき単一ビットはその行アドレスと
列アドレスの関数として選択される。従って、テストす
べき単一ビットを選択するために、ワード線バス２２及
び列バス３２は両方とも高論理状態に等しい。テストさ
れるべき単一ビットを選択した後に、集積回路メモリ装
置は書込モードとされる。メモリ装置が×８メモリ装
置、例えば８Ｋ×８ＲＡＭである場合には、８本ビット
線（「真」ビット線１８又は「補元」ビット線２０）を
プルダウンするために８個のドライバがアクティブ即ち
活性状態である。１個のメモリセル、従って１つの列の
みの電流をモニタすることが必要であるが、全てのドラ
イバが同一の「補元」供給バス４２及び「真」供給バス
５０を共用しているという問題がある。メモリ装置がよ
り幅広となり、例えば８Ｋ×８ＲＡＭよりも幅広となる
と、各データ線に対して別個の「補元」供給バス４２及
び「真」供給バス５０を設けることはより厄介なことと
なり、例えば、×３２メモリ装置は、２×３２即ち６４
個の別個のバス及びテストパッドを必要とすることとな
る。

【００１８】この別個の「補元」供給バス４２及び
「真」供給バス５０を設けることの困難性は、集積回路
メモリ装置のビット線を適宜操作することによって対処
される。再度×８メモリ装置を仮定すると、テスト中の
ビットと関連していないメモリ装置のその他の７個のド
ライバはテストモードとされ、その場合に各ドライバと
関連する「真」ビット線１８及び「補元」ビット線２０
の両方が論理低状態である。データバス４８及び「補
元」データバス５６の両方が高論理レベルと等しく、且
つ「真」ビット線１８及び「補元」ビット線２０は低論
理レベルに等しく、そのことはテスト中の単一ビットと
関連していない列に対して言える。その結果、×８メモ
リ装置のその他の７個のドライバは「真」供給バス５０
又は「補元」供給バス４２を「真」書込バス３８及び
「補元」書込バス４０へ又は「真」ビット線１８及び
「補元」ビット線２０へ夫々駆動することはない。従っ
て、「真」供給バス５０及び「補元」供給バス４２は、
夫々、「真」ビット線１８及び「補元」ビット線２０か
らこれら７個のドライバに対して分離されている。テス
ト中の単一ビットと関連している８番目のドライバは
「真」ビット線１８及び「補元」ビット線２０から分離
されていない。

【００１９】次いで、テスト中の単一ビットの列は、そ
の「真」ビット線１８及び「補元」ビット線２０を夫々
「真」供給バス５０及び「補元」供給バス４２へ接続さ
せることが可能である。テストパッド電圧をスイープし
且つ各テストパッドの電流をモニタすることが可能であ
る。「補元」データバス５６が低論理レベルに等しい場
合には、その「真」ビット線１８は「真」供給バス５０
へ接続し、同様に、データバス４８が低論理レベルに等
しい場合には、その「補元」ビット線２０が「補元」供
給バス４２へ接続される。このように、供給バスの変調
はそれと関連するビット線を変調させる効果を有してい
る。従って、テスト中のビット線と関連するメモリ装置
のデータピン（ＤＱ）の状態、「真」供給バス５０の状
態、及び「補元」供給バス４２の状態は問題のメモリセ
ルのビット線の電圧レベルを制御する。

【００２０】本発明の別の条件は、テスト中の単一ビッ
トの両方のビット線、即ち「真」ビット線１８及び「補
元」ビット線２０は同時的に変調されねばならず、その
ことはデータバス４８及び「補元」データバス５６の両
方が同時に低論理レベルと等しいことを必要とするとい
うことである。このことは、メモリ装置が書込モードに
はなく、その代わりに読取又はチップ非選択モードにあ
る場合に発生する場合がある。従って、集積回路メモリ
装置は書込モードから抜け出されねばならない。然しな
がら、メモリ装置を書込モードから抜け出させること
は、メモリ装置のセンスアンプを活性化させる場合があ
り且つ関連するセンスアンプが活性化されるためにビッ
ト線に悪影響を与える場合があり、従ってこのアプロー
チは問題となる場合がある。

【００２１】別のアプローチは、一方のビット線が低論
理レベルであり、且つ他方のビット線が高論理レベルで
ある状態で集積回路メモリ装置の出力イネーブル（「補
元」Ｇ）ピン上の低論理レベルが通常のデータをメモリ
装置内へ駆動し、一方メモリ装置の出力イネーブルピン
上の高論理レベルがデータバス４８及び「補元」データ
バス５６の両方を低論理レベルと等しくさせ、その際に
擬似的読取モードを画定させるように、書込サイクル期
間中にテストモードを画定することである。

【００２２】注意すべきことであるが、ビット線１８及
び「補元」ビット線２０は、データバス４８又は「補
元」データバス５６が高論理レベルにある場合には、夫
々ドライバプルダウンＮチャンネルトランジスタ５４及
び４６を介して０Ｖへプルされる場合があり、又は、デ
ータバス４８又は「補元」データバス５６が低論理レベ
ルである場合に「真」供給バス５０又は「補元」供給バ
ス４２のいずれかの電圧レベルがＶ_TPより低い場合に
は、Ｖ_TP（Ｐチャンネルトランジスタのスレッシュホー
ルド電圧）を介して０Ｖへプルされる場合がある。
「真」供給バス５０又は「補元」供給バス４２がＶ_TPよ
り低い場合には、書込ドライバのＰチャンネルトランジ
スタ（夫々、トランジスタ５２又は４４）は、ビット線
電圧がＶ_TPより低い場合には、ターンオフする。然しな
がら、「真」供給バス５０又は「補元」供給バス４２が
Ｖ_TPよりも高い場合には、「真」ビット線１８及び「補
元」ビット線２０は書込ドライバに追従するが、書込の
ためにＮチャンネルパスゲートのみが使用される場合に
は、Ｖ_COL −Ｖ_TNによってクランプされ、尚Ｖ_COL は列
バス３２の電圧に等しく且つＶ_TNはＮチャンネルトラン
ジスタのスレッシュホールド電圧に等しい。書込のため
にＰチャンネルトランジスタも使用される場合には、ク
ランプが発生することはない。そうでなければ、ビット
線上で所望の電圧を得るためにＶ_ccが調節され且つ必要
な場合には５Ｖを超える場合がある。更に、両方のビッ
ト線を低論理レベルへプルする場合には、全てのＤＱ
（集積回路メモリ装置のデータ出力ピン）が連続するビ
ット線に対して連続してグループ化されている場合に
は、メモリセル２４に隣接するメモリセルが維持され、
且つメモリセル２４に隣接する列は両方のビット線を低
状態へプルするために選択されることはない。一方、ビ
ット線は、その負荷トランジスタがオフである場合に
は、接地電圧へ放電される場合がある。後述するよう
に、これらの制限事項は図４の回路によって対処され
る。

【００２３】本発明は、再度×８集積回路メモリ装置を
仮定して、８個のＤＱのうちの７個をこのような「両方
のビット線が低状態」モードとさせる幾つかの方法を提
供している。例えば、この「両方のビット線が低状態」
テストモードは、テストモード期間中又はテストモード
に入る場合にメモリ装置のデータ入力バッファ内のレジ
スタ内にロードさせることが可能である。一例として、
テストモードに入る場合にＤＱが低論理レベルである場
合には、これをラッチ入力させて「両方のビット線が低
状態」を表わすことが可能である。ＤＱが高論理レベル
である場合には、これがＤＱを変調させることを表わ
し、且つラッチ動作は発生せず、従ってこのＤＱはテス
トモードで動作させることが可能である。このようなデ
ータ入力バッファ回路の一例を図３に示してある。

【００２４】図３を参照すると、データ入力バッファ回
路７０は、集積回路メモリ装置（不図示）のＤＱピンへ
接続しているＤＱパッド７２、インバータ７４，７６，
８０，８２，９８，１１４，１２８、パスゲート７８、
ＡＮＤ論理ゲート８４，１１２、ＮＡＮＤ論理ゲート１
０８、トランジスタ８６，８８，９０，９２，９４，９
６，１１６，１１８，１２０，１２２，１２４，１２６
を有している。ＤＱパッド７２上のＤＱ信号はデータ入
力バッファ回路７０に対してＴＴＬ（トランジスタ・ト
ランジスタ・ロジック）バッファとして作用するインバ
ータ７４を介して通過する。ＴＴＬバッファ７４の出力
信号７５はインバータ７６及び１１４への入力信号とし
て作用し、且つトランジスタ８８及び９２のゲートを駆
動する。同様に、出力信号７５はトランジスタ１１８及
び１２２のゲートを駆動する前にインバータ１１４を介
して通過する。パスゲート７８はテストモード信号１０
６及び「補元」テストモード信号１０７によって制御さ
れ、それらの信号はいつインバータ７６の出力信号が反
転され次いでＡＮＤ論理ゲート８４への入力信号として
供給されるかを決定する。テストモード信号１０６はＡ
ＮＤ論理ゲート８４への第二入力信号である。ラッチル
ープがインバータ８０及び８２によって形成されてい
る。ＡＮＤ論理ゲート８４の出力信号８５はＰチャンネ
ルプルアップトランジスタ８６及び１１６のゲート及び
Ｎチャンネルプルダウントランジスタ９６及び１２６の
ゲートを駆動する。

【００２５】出力イネーブル（「補元」Ｇ）信号１０４
及びテストモード信号１０６はＮＡＮＤ論理ゲート１０
８への入力信号であり、ＮＡＮＤ論理ゲート１０８の出
力信号１０９はＡＮＤ論理ゲート１１２への第一入力信
号であり、一方書込信号１１０はＡＮＤ論理ゲート１１
２への第二入力信号を与える。前述した如く、出力イネ
ーブル信号１０４、即ち「真」低信号、を高論理レベル
へ駆動し、その際にデータバス１３０及び「補元」デー
タバス１０２の両方を低論理レベルと等しくさせること
によって擬似的読取モードを確立することが可能であ
る。

【００２６】図３の回路７０において具体化されている
通常のデータ入力バッファに対する変更は、「真」又は
「補元」ビット線が接地電圧に等しくない電圧において
変調することが必要である場合に必要とされるに過ぎな
い。「真」ビット線又は「補元」ビット線のいずれかが
接地電圧に等しい場合には、集積回路メモリ装置全体に
わたっての他の７つのＤＱ信号のデータ状態を、興味の
あるＤＱ信号のみを検査するように、それらのＤＱピン
の操作を介して反転させることが可能である。０Ｖ及び
Ｖ_TP≦Ｖ_BL≦Ｖ_CC−Ｖ_TNにおいて「真」及び「補元」ビ
ット線を変調する上で困難性がある場合には、図４に示
したように、図１の書込ドライバを０ＶとＶ_TPとの間で
動作することを可能とするように調節することが可能で
ある。Ｖ_BLはビット線の電圧に等しい。図４の書込ドラ
イバ回路１４０は図１の「補元」供給信号４２と類似し
た「補元」供給信号１５２を有しており、それはＮチャ
ンネルトランジスタ１４６及びＰチャンネルトランジス
タ１４８の第一ソース／ドレインへ供給される。「補
元」書込バス信号１４２はＮチャンネルトランジスタ１
４６及びＰチャンネルトランジスタ１４８の第二ソース
／ドレイン及びプルダウントランジスタ１５０の第一ソ
ース／ドレインへ供給され、トランジスタ１５０の第二
ソース／ドレインは図示した如く接地電圧へ接続してい
る。図１のデータバス信号４８と類似したデータバス信
号１５４はトランジスタ１４８及び１５０のゲートを駆
動し、且つインバータ１４４によって反転された後にト
ランジスタ１４６のゲートも駆動する。図４の書込ドラ
イバ回路１４０は０≦Ｖ_BL≦Ｖ_CC−Ｖ_TNとして定義され
るビット線電圧レベルの動作を可能とする。

【００２７】図５は、例えば図１のワード線バス２２を
駆動するワード線ドライバの電源の変調のためにパッド
へもってくることが可能であることを示している。論理
信号１６２はトランジスタ１６４及び１６６のゲートを
駆動する。トランジスタ１６４の第一ソース／ドレイン
はワード線供給信号１６４（ワード線ドライバの電源）
へ接続されており、一方トランジスタ１６４の第二ソー
ス／ドレイン及びトランジスタ１６６の第一ソース／ド
レインはワード線１６８へ接続している。トランジスタ
１６６の第二ソース／ドレインは接地電圧へ接続してい
る。

【００２８】これまで説明した特徴に加えて、本発明
は、更に、問題の実際のビット線をマイクロプローブ動
作することの必要性なしに、興味のある実際のビット線
電圧の典型的なモニタ動作を行なうことを可能とする。
このことは、特定のビット線上の電圧を検証することが
必要である場合に特に有用である。例えば、与えられた
ビット線が例えばＶ_CC−Ｖ_T 等の特定の電圧を有するか
否かを確かめることが望ましい場合がある。代表的モニ
タ動作は図６に示したダミー構成体を使用して実行する
ことが可能である。

【００２９】図６のダミーメモリ構成体１７０は回路１
８５を有しており、それは図３のデータ入力バッファ回
路７０と類似した回路を包含しているブロック２２０へ
接続している図１の回路に類似している。回路１８５
は、図１の回路１０と同様に第一抵抗１７５、第二抵抗
１７６、第一トランジスタ１７７、第二トランジスタ１
７８、交差結合したトランジスタ１７９及び１８０を具
備するメモリセルを有している。このメモリセルはトラ
ンジスタ１７７及び１７８のソース／ドレインへの接続
を介して夫々「真」ビット線１８８及び「補元」ビット
線１９０の間に位置されている。「真」ビット線１８８
の電圧はテストパッド１７２を介してモニタすることが
可能であり、一方「補元」ビット線１９０の電圧はテス
トパッド１７４を介してモニタすることが可能である。

【００３０】トランジスタ１７７及び１７８のゲートは
ワード線バス１８９へ接続しており、その電圧は所望に
より例えばＶ_cc等の供給電圧（電源電圧）へ接続するこ
とも可能なテストパッド１８６を介してモニタすること
が可能である。列選択トランジスタ２０６及び１９４の
ゲートは列バス１９２によって共通接続されており且つ
図示したようにＶ_cc電圧へプルアップされている。トラ
ンジスタ２００，２０２，２０４及びインバータ１９６
から構成されている「真」書込ドライバはトランジスタ
２００及び２０２の第一ソース／ドレインを介して
「真」供給バス信号１９８が供給される。「真」書込ド
ライバはトランジスタ２００及び２０２の第二ソース／
ドレイン及びトランジスタ２０４の第一ソース／ドレイ
ンによって列選択トランジスタ１９４へ接続している。
トランジスタ２０４の第二ソース／ドレインは接地電圧
Ｖ_ssへ接続している。ブロック２２０によって与えられ
る「補元」データバス２２４は、インバータ１９６を介
してトランジスタ２００のゲートへ信号を供給し且つト
ランジスタ２０２及び２０４のゲートへ信号を供給す
る。トランジスタ２１０，２１２，２１４及びインバー
タ２０８から構成されている「補元」書込ドライバはト
ランジスタ２１０及び２１２の第一ソース／ドレインを
介して「補元」供給バス信号２１６が供給される。「補
元」書込ドライバはトランジスタ２１０及び２１２の第
二ソース／ドレイン及びトランジスタ２１４の第一ソー
ス／ドレインによって負荷トランジスタ２０６へ接続し
ている。トランジスタ２１４の第二ソース／ドレインは
接地電圧Ｖ_ssへ接続している。ブロック２２０の図３の
回路によって与えられるデータバス２２２がインバータ
２０８を介してトランジスタ２１０のゲートへ信号を与
え且つトランジスタ２１４及び２１２のゲートへ信号を
与える。ブロック２２０の図３の回路は、メモリ装置の
ＤＱピンとすることの可能なテストパッド２１８へ供給
されるＤＱ入力信号２１９によって駆動される。ブロッ
ク２２０のデータバス２２２出力信号は図３のデータバ
ス信号１３０と類似している。同様に、ブロック２２０
の「補元」データバス２２４は図３の「補元」データバ
ス信号１０２と類似している。

【００３１】図６のダミーメモリ構成体回路１７０は、
テストパッド２１８上に入力信号を供給した後にテスト
パッド１７２及び１７４上のビット線電圧レベルをモニ
タすることが可能であるという利点を提供している。更
に、ワード線バス１８９をオフとしたままビット線のテ
ストを行なうことが必要である場合には、テストパッド
１８６上の信号を適宜操作することによって行なうこと
が可能である。例えば「真」アドレス及び「補元」アド
レスが非活性化状態へジャムした場合又はテスト信号が
メモリ装置の行デコード経路内の入力信号である場合
等、長い書込テスト期間中に図１のワード線バス２２を
ターンオフすることが望ましい場合がある。従って、単
一ビット解析、長い書込テスト、行と列との短絡及びそ
の他のメモリ装置の欠陥を解析することが可能である。

【００３２】本発明の内部セル電気測定を行なわせるテ
ストモードは集積回路メモリ装置の内部セル性能を特性
付けるための多様な適用場面において使用することが可
能である。歩留まり改善解析、信頼性解析、及び欠陥性
メモリ装置の顧客／フィールドからの返品に対する欠陥
解析は、本発明によって直接的に恩恵をこうむることが
可能である。更に、本発明の効率は、単一ビット欠陥に
関するより多くの統計的に有意性のあるデータを獲得す
るために従来のものよりもより多くのセルを検査するこ
とを可能としている。

【００３３】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。

【図面の簡単な説明】

【図１】 本発明に基づく集積回路メモリ装置の単一ビ
ットテスト回路を示した概略図。

【図１ａ】 ６Ｔメモリセルを示した概略図。

【図１ｂ】 本発明に基づく別個の読取及び書込バス回
路を示した概略図。

【図１ｃ】 本発明に基づく結合させた読取及び書込バ
ス回路を示した概略図。

【図１ｄ】 本発明に基づく図１ｃの回路と関連して使
用すべき書込ドライバ回路を示した概略図。

【図２ａ】 本発明に基づいて供給バスをテストパッド
へ物理的に接続させるための回路を示した概略図。

【図２ｂ】 本発明に基づいてダウンボンディングが必
要とされないような態様で供給バスをテストパッドへ接
続する回路を示した概略図。

【図２ｃ】 本発明に基づいてダウンボンディングが必
要とされないような態様で供給バスをテストパッドへ接
続する回路を示した概略図。

【図３】 本発明に基づくバッファ回路におけるデータ
を示した概略図。

【図４】 本発明に基づいて０ＶとＶ_TPとの間での動作
を可能とする書込ドライバ回路を示した概略図。

【図５】 本発明に基づいてワード線ドライバの電源を
変調用テストパッドへ接続する回路を示した概略図。

【図６】 本発明に基づくダミーメモリ構成体を示した
概略図。

【符号の説明】

１０ 単一ビットテスト回路 １２ モード信号 １４，１６ プルアップビット線負荷トランジスタ １８ 「真」ビット線 ２０ 「補元」ビット線 ２４ メモリセル ２５，２６ 抵抗 ２７，２８，２９，３０ トランジスタ ３４，３６ 列選択トランジスタ ３８ 「真」書込バス ４０ 「補元」書込バス ５０ 「真」供給バス ５６ 「補元」データバス

───────────────────────────────────────────────────── フロントページの続き (72)発明者 デイビッド シー． マククルーア アメリカ合衆国， テキサス 75007， カーロルトン， エリザベス ドライブ 3701 (72)発明者 マーク エイ． ライシンガー アメリカ合衆国， テキサス 75007， カーロルトン， リージェンシー ストリ ート 2118 (72)発明者 フランク ジェイ． シグマンド アメリカ合衆国， テキサス 75019， コッペル， ジブス クロッシング 1039 (72)発明者 ジョン エイ． ミクロウスキー アメリカ合衆国， テキサス 75007， カーロルトン， ケンシントン ドライブ 1913

Claims (40)

【特許請求の範囲】
1. 【請求項１】 集積回路メモリ装置の単一ビットテスト
   方法において、 集積回路メモリ装置のテストモード信号を第一論理状態
   へ設定することによってテストモードへ入り、 前記集積回路メモリ装置のメモリセルのビット線負荷装
   置をターンオフし、その場合に前記集積回路メモリ装置
   の前記メモリセルは前記ビット線負荷装置を介して第一
   供給電圧へ接続されているビット線へ接続しており、 テストされるべき前記集積回路メモリ装置のメモリセル
   の単一ビットをアドレス選択によって選択し、その場合
   に前記ビット線は前記単一ビットと関連しており、 前記集積回路メモリ装置を書込モードとさせ、 前記単一ビットと関連していない前記集積回路メモリ装
   置の複数個のビット線を第二論理状態に設定し、その場
   合に前記第一論理状態は前記第二論理状態と等しいもの
   ではなく、 前記単一ビットと関連している前記ビット線を供給バス
   へ接続し、尚前記供給バスはテストパッドへ接続してお
   り、 前記テストパッド上の前記単一ビットの電気的特性をモ
   ニタする、上記各ステップを有することを特徴とする方
   法。
2. 【請求項２】 請求項１において、前記単一ビットと関
   連していない前記集積回路メモリ装置の前記複数個のビ
   ット線の論理状態は、前記テストモードに入る場合に画
   定されることを特徴とする方法。
3. 【請求項３】 請求項１において、前記集積回路メモリ
   装置の単一ビットを選択するステップが、前記メモリセ
   ルへ接続しているワード線バスを前記第一論理状態へ設
   定し且つ選択装置を制御する選択バスを前記第一論理状
   態へ設定することによって実施されることを特徴とする
   方法。
4. 【請求項４】 請求項３において、前記選択装置が列選
   択トランジスタであり且つ前記選択バスが列バスである
   ことを特徴とする方法。
5. 【請求項５】 請求項１において、前記単一ビットと関
   連していない複数個のビット線を前記第二論理状態へ設
   定するステップがバッファ回路によって実施されること
   を特徴とする方法。
6. 【請求項６】 請求項１において、前記テストパッド上
   の単一ビットの電気的特性をモニタするステップが、マ
   イクロプローブ動作なしで前記ビット線の電気的特性を
   モニタすることを可能とすることを特徴とする方法。
7. 【請求項７】 集積回路メモリ装置の単一ビットテスト
   方法において、 テストすべき集積回路メモリ装置のテストモード信号を
   第一論理状態へ設定することによってテストモードへ入
   り、 前記集積回路メモリ装置のメモリセルの第一ビット線負
   荷装置及び第二ビット線負荷装置をターンオフし、尚前
   記集積回路メモリ装置の前記メモリセルは「真」ビット
   線及び「補元」ビット線へ接続しており、且つ前記
   「真」ビット線は前記第一ビット線負荷装置を介して第
   一供給電圧へ接続しており且つ前記「補元」ビット線は
   前記第二ビット線負荷装置を介して前記第一供給電圧へ
   接続しており、 テストされるべき集積回路メモリ装置のメモリセルの単
   一ビットをアドレス選択によって選択し、尚、前記
   「真」ビット線及び「補元」ビット線は前記単一ビット
   と関連しており、 前記集積回路メモリ装置を書込モードとさせ、 前記単一ビットと関連していない前記集積回路メモリ装
   置の複数個の「真」ビット線及び複数個の「補元」ビッ
   ト線を第二論理状態へ設定し、 前記単一ビットと関連している「真」ビット線及び「補
   元」ビット線を「真」供給バス及び「補元」供給バスへ
   夫々接続し、尚前記「真」供給バスは第一テストパッド
   へ接続しており且つ「補元」供給バスは第二テストパッ
   ドへ接続しており、 前記第一テストパッド及び前記第二テストパッド上で前
   記単一ビットの電気的特性をモニタする、 上記各ステップを有することを特徴とする方法。
8. 【請求項８】 請求項７において、前記単一ビットと関
   係していない前記集積回路メモリ装置の前記複数個の
   「真」ビット線及び「補元」ビット線の論理状態は、前
   記テストモードに入る場合に画定されることを特徴とす
   る方法。
9. 【請求項９】 請求項７において、前記集積回路メモリ
   装置の単一ビットを選択するステップが、前記メモリセ
   ルへ接続しているワード線バスを前記第一論理状態へ設
   定し且つ第一選択装置及び第二選択装置を制御する選択
   バスを前記第一論理状態へ設定することによって実施さ
   れ、尚前記第一選択装置は「真」ビット線へ接続してお
   り且つ前記第二選択装置は「補元」ビット線へ接続して
   いることを特徴とする方法。
10. 【請求項１０】 請求項９において、前記第一選択装置
    は第一列選択トランジスタであり、前記第二選択装置は
    第二列選択トランジスタであり、且つ前記選択バスは列
    バスであることを特徴とする方法。
11. 【請求項１１】 請求項７において、前記単一ビットと
    関連していない集積回路メモリ装置の複数個の「真」ビ
    ット線及び複数個の「補元」ビット線を第二論理状態へ
    設定するステップがバッファ回路によって実施されるこ
    とを特徴とする方法。
12. 【請求項１２】 請求項７において、前記「真」ビット
    線を前記「真」供給バスへ接続するステップが「真」ビ
    ット線へ接続している第一選択装置及び前記第一選択装
    置へ接続している第一ドライバによって実施され、且つ
    前記「補元」ビット線を前記「補元」供給バスへ接続す
    るステップが前記「補元」ビット線へ接続している第二
    選択装置及び前記第二選択装置へ接続している第二ドラ
    イバによって実施されることを特徴とする方法。
13. 【請求項１３】 請求項７において、前記第一テストパ
    ッド及び第二テストパッド上の単一ビットの電気的特性
    をモニタするステップが、マイクロプローブ動作なしで
    前記単一ビットと関連している前記「真」ビット線の電
    気的特性及び前記「補元」ビット線の電気的特性をモニ
    タすることを可能としていることを特徴とする方法。
14. 【請求項１４】 請求項１３において、前記「真」ビッ
    ト線の電気的特性は電圧であり且つ前記「補元」ビット
    線の電気的特性は電圧であることを特徴とする方法。
15. 【請求項１５】 請求項１３において、前記「真」ビッ
    ト線の電気的特性は電流であり且つ前記「補元」ビット
    線の電気的特性は電流であることを特徴とする方法。
16. 【請求項１６】 集積回路のメモリ装置の単一ビットを
    テストする集積回路メモリ装置構成体において、 集積回路メモリ装置のメモリセルが設けられており、 第一供給電圧へ接続しており且つテストモード信号によ
    って制御されるビット線負荷装置が設けられており、前
    記テストモード信号が第一論理状態と等しい場合には、
    前記集積回路メモリ装置は、テストモードにあり、その
    期間中に前記メモリセルの単一ビットをテストすること
    が可能であり、 ワード線バスが前記メモリセルへ接続しており、 ビット線が前記ビット線負荷装置及び前記メモリセルへ
    接続しており、 前記ビット線へ接続しており且つ選択バスによって制御
    される選択装置が設けられており、 バスによって前記選択装置へ接続されているドライバが
    設けられており、前記ドライバはデータ入力信号を受取
    り且つテストパッドへ電気的に接続される電圧供給信号
    によって制御され且つ前記単一ビットの電気的特性は前
    記テストパッド上でモニタすることが可能であり、 前記単一ビットと関連していない前記集積回路メモリ装
    置の複数個の「真」ビット線及び複数個の「補元」ビッ
    ト線を前記テストモード期間中に第二論理状態へ設定す
    る手段が設けられている、ことを特徴とする集積回路メ
    モリ装置構成体。
17. 【請求項１７】 集積回路メモリ装置の単一ビットをテ
    ストするための集積回路メモリ装置構成体において、 集積回路メモリ装置のメモリセルが設けられており、 第一供給電圧へ接続されており且つテストモード信号に
    よって制御される第一ビット線負荷装置が設けられてお
    り、前記テストモード信号が第一論理状態に等しい場合
    に、前記集積回路メモリ装置はテストモードにあり、そ
    の期間中に前記メモリセルの単一ビットをテストするこ
    とが可能であり、 前記第一供給電圧へ接続されており且つテストモード信
    号によって制御される第二ビット線負荷装置が設けられ
    ており、 ワード線バスが前記メモリセルへ接続しており、 「真」ビット線が前記第一ビット線負荷装置及び前記メ
    モリセルへ接続しており、 「補元」ビット線が前記第二ビット線負荷装置及び前記
    メモリセルへ接続しており、 前記「真」ビット線へ接続しており且つ選択バスによっ
    て制御される第一選択装置が設けられており、 前記「補元」ビット線へ接続しており且つ前記選択バス
    によって制御される第二選択装置が設けられており、 「真」バスによって前記第一選択装置へ接続されている
    第一ドライバが設けられており、前記第一ドライバは
    「補元」データ入力信号を受取り且つ第一テストパッド
    へ電気的に接続されている「真」電圧供給信号によって
    制御され、 「補元」バスによって前記第二選択装置へ接続されてい
    る第二ドライバが設けられており、前記第二ドライバは
    「真」データ入力信号を受取り第二テストパッドへ電気
    的に接続している「補元」電圧供給信号によって制御さ
    れ、前記単一ビットの電気的特性は前記第一テストパッ
    ド及び前記第二テストパッド上でモニタすることが可能
    であり、 前記単一ビットと関連していない前記集積回路メモリ装
    置の複数個の「真」ビット線及び複数個の「補元」ビッ
    ト線をテストモード期間中に第二論理状態へ設定する手
    段が設けられている、ことを特徴とする集積回路メモリ
    装置構成体。
18. 【請求項１８】 請求項１７において、前記「真」電圧
    供給信号が前記集積回路メモリ装置の複数個のドライバ
    へ供給されることを特徴とする集積回路メモリ装置構成
    体。
19. 【請求項１９】 請求項１７において、前記「補元」電
    圧供給信号が前記集積回路メモリ装置の複数個のドライ
    バへ供給されることを特徴とする集積回路メモリ装置構
    成体。
20. 【請求項２０】 請求項１７において、前記第一ビット
    線負荷装置がトランジスタであり、且つ前記第二ビット
    線負荷装置がトランジスタであることを特徴とする集積
    回路メモリ装置構成体。
21. 【請求項２１】 請求項１７において、前記メモリセル
    がポリシリコン抵抗メモリセルであることを特徴とする
    集積回路メモリ装置構成体。
22. 【請求項２２】 請求項１７において、前記メモリセル
    が６Ｔメモリセルであることを特徴とする集積回路メモ
    リ装置構成体。
23. 【請求項２３】 請求項１７において、前記第一ドライ
    バが第一インバータを形成する第一トランジスタと第二
    トランジスタとを有しており、前記第一トランジスタは
    前記「真」電圧供給信号によって制御され、前記第二ト
    ランジスタは第二供給電圧へ接続しており、且つ前記第
    一トランジスタのゲート及び前記第二トランジスタのゲ
    ートは「補元」データ入力信号へ接続され、前記第二ド
    ライバは第二インバータを形成する第三トランジスタと
    第四トランジスタとを有しており、前記第三トランジス
    タは「補元」電圧供給信号によって制御され、前記第四
    トランジスタは前記第二供給電圧へ接続しており、且つ
    前記第三トランジスタのゲート及び前記第四トランジス
    タのゲートは「真」データ入力信号へ接続されることを
    特徴とする集積回路メモリ装置構成体。
24. 【請求項２４】 請求項２３において、前記第一ドライ
    バが「真」書込ドライバであり、前記「真」バスは
    「真」書込バスであり、前記第二ドライバは「補元」書
    込ドライバであり、前記「補元」バスは「補元」書込バ
    スであることを特徴とする集積回路メモリ装置構成体。
25. 【請求項２５】 請求項１７において、前記「真」供給
    バス信号は第一スイッチングトランジスタ回路によって
    前記第一テストパッドへ電気的に接続され、且つ前記
    「補元」供給バス信号は第二スイッチングトランジスタ
    回路によって前記第二テストパッドへ電気的に接続され
    ることを特徴とする集積回路メモリ装置構成体。
26. 【請求項２６】 請求項２５において、前記第一スイッ
    チングトランジスタ回路が第一トランジスタと第二トラ
    ンジスタとを有しており、前記第一トランジスタの第一
    端子は前記第一供給電圧へ接続しており、前記第一トラ
    ンジスタの第二端子は前記「真」供給バス信号へ接続さ
    れ、前記第一トランジスタのゲートは「補元」テストモ
    ード信号によって制御され、前記第二トランジスタの第
    一端子は前記第一テストパッドへ接続しており、前記第
    二トランジスタの第二端子は前記第一トランジスタの第
    二端子及び前記「真」供給バス信号へ接続され、前記第
    二トランジスタのゲートは前記テストモード信号によっ
    て制御され、前記第二スイッチングトランジスタ回路は
    第三トランジスタと第四トランジスタとを有しており、
    前記第三トランジスタの第一端子は前記第一供給電圧へ
    接続しており、前記第三トランジスタの第二端子は前記
    「補元」供給バス信号へ接続され、前記第三トランジス
    タのゲートは前記テストモード信号によって制御され、
    前記第四トランジスタの第一端子は前記第二テストパッ
    ドへ接続しており、前記第四トランジスタの第二端子
    は、前記第三トランジスタの第二端子及び前記「補元」
    供給バス信号へ接続され、且つ前記第四トランジスタの
    ゲートは「補元」テストモード信号によって制御される
    ことを特徴とする集積回路メモリ装置構成体。
27. 【請求項２７】 請求項１７において、前記第一テスト
    パッド及び前記第二テストパッドが前記第一供給電圧へ
    ダウンボンディングされていることを特徴とする集積回
    路メモリ装置構成体。
28. 【請求項２８】 請求項１７において、前記第一ドライ
    バ及び前記第二ドライバが、前記「真」ビット線及び
    「補元」ビット線上の電圧レベルが０≦Ｖ_BL≦Ｖ_CC−Ｖ
    _TNとして定義されるＶ_BLとなることを可能とし、尚Ｖ_CC
    が第一供給電圧を表わすものであり且つＶ_TNがＮチャン
    ネルトランジスタのスレッシュホールド電圧を表わすも
    のであることを特徴とする集積回路メモリ装置構成体。
29. 【請求項２９】 請求項１７において、前記第一ドライ
    バが第一トランジスタと、第二トランジスタと、第三ト
    ランジスタと、第一インバータとを有しており、前記第
    一トランジスタのゲートは前記第二トランジスタのゲー
    トへ接続しており、前記第一インバータの第一端子は前
    記第一トランジスタのゲート及び前記第二トランジスタ
    のゲートへ接続しており、前記第一インバータの第二端
    子は前記第三トランジスタのゲートへ接続しており、前
    記第一インバータ、第一トランジスタ、第二トランジス
    タは「補元」データ入力信号によって制御され、前記第
    一トランジスタの第一端子及び前記第三トランジスタの
    第一端子が「真」電圧供給信号へ接続され、前記第一ト
    ランジスタの第二端子、前記第二トランジスタの第一端
    子、前記第三トランジスタの第二端子が「真」バスへ接
    続しており、且つ前記第二トランジスタの第二端子が第
    二供給電圧へ接続していることを特徴とする集積回路メ
    モリ装置構成体。
30. 【請求項３０】 請求項１７において、前記第二ドライ
    バが、第一トランジスタと、第二トランジスタと、第三
    トランジスタと、第一インバータとを有しており、前記
    第一トランジスタのゲートが前記第二トランジスタのゲ
    ートへ接続しており、前記第一インバータの第一端子が
    前記第一トランジスタのゲート及び前記第二トランジス
    タのゲートへ接続しており、前記第一インバータの第二
    端子が前記第三トランジスタのゲートへ接続しており、
    前記第一インバータ、第一トランジスタ、第二トランジ
    スタが「真」データ入力信号によって制御され、前記第
    一トランジスタの第一端子及び前記第三トランジスタの
    第一端子が「補元」電圧供給信号へ接続しており、前記
    第一トランジスタの第二端子、前記第二トランジスタの
    第一端子、前記第三トランジスタの第二端子が「補元」
    バスへ接続しており、前記第二トランジスタの第二端子
    が第二供給電圧へ接続していることを特徴とする集積回
    路メモリ装置構成体。
31. 【請求項３１】 請求項１７において、前記メモリセル
    へ接続しているワード線バスを制御する論理要素の電源
    は前記ワード線バスの電源を第一トランジスタの第一端
    子へ接続し、前記第一トランジスタの第二端子を第二ト
    ランジスタの第一端子へ接続し、前記第一トランジスタ
    の第二端子及び前記第二トランジスタの第一端子を前記
    ワード線バスへ接続し、前記第一トランジスタのゲート
    及び前記第二トランジスタのゲートを論理信号で駆動
    し、且つ前記第二トランジスタの第二端子を第二供給電
    圧へ接続することによって変調させることが可能である
    ことを特徴とする集積回路メモリ装置構成体。
32. 【請求項３２】 請求項１７において、前記単一ビット
    と関連していない集積回路メモリ装置の複数個の「真」
    ビット線及び複数個の「補元」ビット線を前記第二論理
    状態へ設定する手段が、前記複数個の「真」ビット線の
    各「真」ビット線及び前記複数個の「補元」ビット線の
    各「補元」ビット線と関連しているバッファ回路である
    ことを特徴とする集積回路メモリ装置構成体。
33. 【請求項３３】 請求項３２において、前記「真」ビッ
    ト線又は「補元」ビット線のいずれかが接地電圧と等し
    くないことを特徴とする集積回路メモリ装置構成体。
34. 【請求項３４】 請求項３２において、前記バッファ回
    路が、 集積回路メモリ装置の出力ピンへ接続しているパッド、 前記パッドへ接続しているＴＴＬ（トランジスタ・トラ
    ンジスタ・ロジック）バッファ、尚前記パッド上の信号
    は前記ＴＴＬバッファの入力信号である、 前記ＴＴＬバッファへ接続しており前記ＴＴＬバッファ
    の出力信号を入力信号として受取る第一インバータ、 前記第一インバータへ接続しており且つ前記テストモー
    ド信号及び「補元」テストモード信号によって制御され
    るパスゲート、尚前記テストモード信号及び「補元」テ
    ストモード信号は前記テストモード信号を第二入力信号
    として有する第一論理要素に対していつ前記第一インバ
    ータの出力信号を反転し且つ第一入力信号として供給す
    るかを決定し、且つ前記第一インバータの出力信号は前
    記第一論理要素への第一入力信号として供給される前に
    第三インバータへ接続している第二インバータから構成
    されるラッチを介して通過し、 出力イネーブル入力信号、入力信号として前記テストモ
    ード、及び出力信号を有する第二論理要素、 第一入力信号として前記第二論理要素の出力信号、第一
    入力信号として書込信号、出力信号を有する第三論理要
    素、 第一トランジスタ、第二トランジスタ、第三トランジス
    タ、第四トランジスタ、第五トランジスタ及び第六トラ
    ンジスタ、尚前記第一トランジスタのゲート及び前記第
    六トランジスタのゲートは前記第一論理要素の出力信号
    によって制御され、前記第一トランジスタの第一端子は
    前記第一供給電圧へ接続しており前記第一トランジスタ
    の第二端子は前記第二トランジスタの第一端子及び前記
    第三トランジスタの第一端子へ接続しており、前記第二
    トランジスタのゲート及び前記第四トランジスタのゲー
    トは前記ＴＴＬバッファの出力信号によって制御され、
    前記第三トランジスタのゲート及び前記第五トランジス
    タのゲートは前記第三論理要素の出力信号によって制御
    され、前記第二トランジスタの第二端子、前記第三トラ
    ンジスタの第二端子、前記第四トランジスタの第一端
    子、前記第六トランジスタの第一端子は前記「補元」デ
    ータ入力信号へ接続され、前記第四トランジスタの第二
    端子は前記第五トランジスタの第一端子へ接続されてお
    り、前記第五トランジスタの第二端子及び前記第六トラ
    ンジスタの第二端子は第二供給電圧へ接続されており、 第七トランジスタ、第八トランジスタ、第九トランジス
    タ、第十トランジスタ、第十一トランジスタ及び第十二
    トランジスタ、尚前記第七トランジスタのゲートは前記
    第一論理要素の出力信号、前記第一トランジスタのゲー
    ト、前記第六トランジスタのゲート、前記第十二トラン
    ジスタのゲートへ接続され、前記第七トランジスタの第
    一端子は前記第一供給電圧へ接続され、前記第七トラン
    ジスタの第二端子は前記第八トランジスタの第一端子及
    び前記第九トランジスタの第一端子へ接続され、前記第
    八トランジスタのゲート及び前記第十トランジスタのゲ
    ートは前記ＴＴＬバッファの出力信号の反転信号によっ
    て制御され、前記第九トランジスタのゲート及び前記第
    十一トランジスタのゲートは前記第三論理要素の出力信
    号によって制御され、前記第八トランジスタの第二端
    子、前記第九トランジスタの第二端子、前記第十トラン
    ジスタの第一端子、前記第十二トランジスタの第一端子
    は、前記「真」データ入力信号ヘ接続され、前記第十ト
    ランジスタの第二端子は前記第十一トランジスタの第一
    端子へ接続され、前記第十一トランジスタの第二端子及
    び前記第十二トランジスタの第二端子は前記第二供給電
    圧へ接続されている、ことを特徴とする集積回路メモリ
    装置構成体。
35. 【請求項３５】 請求項３４において、前記ＴＴＬバッ
    ファがインバータであり、前記第一論理要素がＡＮＤ論
    理ゲートであり、前記第二論理要素がＮＡＮＤ論理ゲー
    トであり、前記第三論理要素がＡＮＤ論理ゲートである
    ことを特徴とする集積回路メモリ装置構成体。
36. 【請求項３６】 請求項３４において、前記第一トラン
    ジスタ、第二トランジスタ、第三トランジスタ、第七ト
    ランジスタ、第八トランジスタ、第九トランジスタがＰ
    チャンネルトランジスタであり、且つ前記第四トランジ
    スタ、第五トランジスタ、第六トランジスタ、第十トラ
    ンジスタ、第十一トランジスタ、第十二トランジスタが
    Ｎチャンネルトランジスタであることを特徴とする集積
    回路メモリ装置構成体。
37. 【請求項３７】 集積回路メモリ装置のビット線電圧を
    モニタする構成体において、 集積回路メモリ装置のメモリセル、 前記メモリセルへ接続している「真」ビット線、 前記メモリセルへ接続している「補元」ビット線、 前記メモリセルへ接続しているワード線バス、 前記「真」ビット線へ接続しており且つ第一供給電圧へ
    接続している選択バスによって制御される第一選択装
    置、 前記「補元」ビット線へ接続しており且つ前記選択バス
    によって制御される第二選択装置、 「真」バスによって前記第一選択装置へ接続しており且
    つ第二テストパッドへ接続している第一ドライバ、尚前
    記第一ドライバは「補元」データ入力信号を受取り且つ
    「真」電圧供給信号によって制御され、 「補元」バスによって前記第二選択装置へ接続しており
    且つ第三テストパッドへ接続している第二ドライバ、尚
    前記第二ドライバは「真」データ入力信号を受取り且つ
    「補元」電圧供給信号によって制御され、 前記「補元」データ入力信号を前記第一ドライバへ供給
    し且つ前記「真」データ入力信号を前記第二ドライバへ
    供給するバッファ回路、 第四テストパッド、尚前記第四テストパッド上の信号は
    前記バッファ回路の入力信号であり、を有することを特
    徴とする構成体。
38. 【請求項３８】 請求項３７において、前記バッファ回
    路が、更に、 前記集積回路メモリ装置の出力ピンへ接続しているパッ
    ド、 前記パッドへ接続しているＴＴＬ（トランジスタ・トラ
    ンジスタ・ロジック）バッファ、尚前記パッド上の信号
    は前記ＴＴＬバッファの入力信号であり、 入力信号として前記ＴＴＬバッファの出力信号を有して
    おり前記ＴＴＬバッファへ接続している第一インバー
    タ、 前記第一インバータへ接続しており且つ前記テストモー
    ド信号及び「補元」テストモード信号によって制御され
    るパスゲート、尚前記テストモード信号及び「補元」テ
    ストモード信号は、いつ前記第一インバータの出力信号
    が反転され且つ第二入力信号として前記テストモード信
    号を有する第一論理要素への第一入力信号として供給す
    るかを決定し、且つ前記第一インバータの出力信号は前
    記第一論理要素への第一入力信号として供給される前に
    第三インバータへ接続している第二インバータから構成
    されるラッチを介して通過し、 出力イネーブル信号、入力信号としての前記テストモー
    ド、出力信号を有する第二論理要素、 第一入力信号として前記第二論理要素の出力信号、第一
    入力信号として書込信号、出力信号を有する第三論理要
    素、 第一トランジスタ、第二トランジスタ、第三トランジス
    タ、第四トランジスタ、第五トランジスタ、第六トラン
    ジスタ、尚前記第一トランジスタのゲート及び前記第六
    トランジスタのゲートは前記第一論理要素の出力信号に
    よって制御され、前記第一トランジスタの第一端子は前
    記第一供給電圧へ接続され、前記第一トランジスタの第
    二端子は前記第二トランジスタの第一端子及び前記第三
    のトランジスタの第一端子へ接続され、前記第二トラン
    ジスタのゲート及び前記第四トランジスタのゲートは前
    記ＴＴＬバッファの出力信号によって制御され、前記第
    三トランジスタのゲート及び前記第五トランジスタのゲ
    ートは前記第三論理要素の出力信号によって制御され、
    前記第二トランジスタの第二端子、前記第三トランジス
    タの第二端子、前記第四トランジスタの第一端子、前記
    第六トランジスタの第一端子は前記「補元」データ入力
    信号へ接続され、前記第四トランジスタの第二端子は前
    記第五トランジスタの第一端子へ接続され、前記第五ト
    ランジスタの第二端子及び前記第六トランジスタの第二
    端子は第二供給電圧へ接続され、 第七トランジスタ、第八トランジスタ、第九トランジス
    タ、第十トランジスタ、第十一トランジスタ、第十二ト
    ランジスタ、尚前記第七トランジスタのゲートは前記第
    一論理要素の出力信号、前記第一トランジスタのゲー
    ト、前記第六トランジスタのゲート、前記第十二トラン
    ジスタのゲートへ接続され、前記第七トランジスタの第
    一端子は前記第一供給電圧へ接続され、前記第七トラン
    ジスタの第二端子は前記第八トランジスタの第一端子及
    び前記第九トランジスタの第一端子へ接続され、前記第
    八トランジスタのゲート及び前記第十トランジスタのゲ
    ートは前記ＴＴＬバッファの出力信号の反転信号によっ
    て制御され、前記第九トランジスタのゲート及び前記第
    十一トランジスタのゲートは前記第三論理要素の出力信
    号によって制御され、前記第八トランジスタの第二端
    子、前記第九トランジスタの第二端子、前記第十トラン
    ジスタの第一端子、前記第十二トランジスタの第一端子
    は前記「真」データ入力信号へ接続され、前記第十トラ
    ンジスタの第二端子は前記第十一トランジスタの第一端
    子へ接続され、前記第十一トランジスタの第二端子及び
    前記第十二トランジスタの第二端子は前記第二供給電圧
    へ接続され、を有することを特徴とする構成体。
39. 【請求項３９】 請求項３８において、前記ＴＴＬバッ
    ファがインバータであり、前記第一論理要素がＡＮＤ論
    理ゲートであり、前記第二論理要素がＮＡＮＤ論理ゲー
    トであり、前記第三論理要素がＡＮＤ論理ゲートである
    ことを特徴とする構成体。
40. 【請求項４０】 請求項３８において、前記第一トラン
    ジスタ、第二トランジスタ、第三トランジスタ、第七ト
    ランジスタ、第八トランジスタ、第九トランジスタがＰ
    チャンネルトランジスタであり、且つ前記第四トランジ
    スタ、第五トランジスタ、第六トランジスタ、第十トラ
    ンジスタ、第十一トランジスタ、第十二トランジスタが
    Ｎチャンネルトランジスタであることを特徴とする構成
    体。