TWI534819B - 於靜態電流測試下檢測全域字元線缺陷 - Google Patents

於靜態電流測試下檢測全域字元線缺陷 Download PDF

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Description

於靜態電流測試下檢測全域字元線缺陷
本發明涉及一種檢測裝置，尤指一種檢測記憶體缺陷的裝置。
現今，由於半導體製程及個人電腦的進步，電腦記憶體(computer memory)已成為個人電腦不可或缺的電子裝置，電腦記憶體是一種藉由半導體製程技術做成的電子裝置，用以儲存資料。
一般而言，電腦記憶體可以根據儲存能力及電源的關係分為兩類：揮發性記憶體(volatile memory)及非揮發性記憶體(non-volatile memory)。揮發性記憶體為當電源供應中斷時，記憶體儲存的資料便會消失。非揮發性記憶體為即使電源供應中斷，記憶體儲存的資料並不會消失，並且，再重新供應電源後，就能夠再讀取記憶體的資料。
此外，揮發性記憶體主要包括：靜態隨機存取記憶體(Statistic Random Access Memory；SRAM)及動態隨機存取記憶體(Dynamic Random Access Memory；DRAM)。靜態隨機存取記憶體的優點是速度快，但是單元所佔用的資源較動態隨機存取記憶體多。另外，動態隨機存取記憶體的優點是單元所佔用的資源及空間較小，但是速度比靜態隨機存取記憶體慢。一般電腦記憶體多由動態隨機存取記憶體組成。
然而，在習知的技術中，由於先進的半導體製程，使得記憶體中的複數全域字元線(global word line；GWL)彼此之間的距離極小，尤其是動態隨機存取記憶體內的複數全域字元線。因此，對於上述動態隨機存取記憶體的測試變得極為重要，但在實際環境中，由於動態隨機存取記憶體內部的複數電晶體之漏電流極小，無法準確地量測動態隨機存取記憶體內的複數全域字元線彼此之間是否存在短路的情況，因此，為了解決無法 直接地及準確地量測動態隨機存取記憶體中的複數全域字元線彼此之間是否存在短路的問題，本發明提出一種有效地量測動態隨機存取記憶體中的複數全域字元線彼此之間是否存在缺陷(如短路)。
因此，如何提出一種能讓使用者在量測時，於實際環境中仍能有效地量測全域字元線彼此之間是否存在缺陷及無需對動態隨機存取記憶體電路作修改的特點，同時兼顧實用性及穩定性、降低測試成本及簡易使用的特性，實為目前各界亟欲解決之技術問題。
鑒於上述習知技術之缺點，本發明之一主要目的為藉由靜態電流測試(IDDQ testing)方法具有測試積體電路缺陷的功能，提供使用者能以原記憶體電路的方式，無須額外的元件或電路設計，可直接對動態隨機存取記憶體(Dynamic Random Access Memory；DRAM)的內部全域字元線進行測試，從而減少製造動態隨機存取記憶體產生的缺陷。
為達上述目的及其他目的，本發明提供一種檢測記憶體缺陷的裝置，包括：一第一全域字元線(global word line)，包括一寄生電容；一第二全域字元線；一全域字元線前端電路；一全域字元線驅動電路，連接至該全域字元線前端電路及驅動該第一全域字元線；一區域字元線驅動電路，連接至該第一全域字元線及驅動一區域字元線；以及一壓控電流電晶體，包括一第一端、一第二端及一第三端，其中，該第一端連接至該第一全域字元線，該第二端連接至該全域字元線前端電路及該全域字元線驅動電路之間，以及該第三端輸出測試電流。
此外，依據本發明實施例，該全域字元線前端電路包括複數全域字元線前端電晶體，該全域字元線驅動電路包括複數全域字元線驅動電晶體，以及該區域字元線驅動電路包括複數區域字元線驅動電晶體。
另外，依據本發明實施例，該壓控電流電晶體可為場效電晶體，且該壓控電流電晶體之該第二端及該第三端可互換。
再者，依據本發明實施例，在檢測記憶體缺陷時，該壓控電流電晶體操作於飽和區，用以線性放大該測試電流。
基於此檢測裝置，當浮接該全域字元線驅動電路時，該壓控電流電晶體的該第三端將輸出測試電流。
此外，依據本發明實施例，除了該第一全域字元線及該第二全域字元線之外，該裝置亦可包括複數全域字元線。
相較於習知技術，本發明不但可以檢測記憶體內的全域字元線之缺陷(例如，由於半導體製程，導致兩全域字元線之間短路)，亦可檢測記憶體內的全域字元線與電源供給線之間的缺陷，而且在檢測複數全域字元線之缺陷時，能夠使使用者基於本身記憶體電路直接進行檢測，無需另行設計額外的測試電路。因此，本發明的檢測裝置具有降低測試成本及簡易操作的優點。
10‧‧‧全域字元線前端電路
20‧‧‧全域字元線驅動電路
30‧‧‧區域字元線驅動電路
32‧‧‧全域字元線之寄生電容
40‧‧‧壓控電流電晶體
42‧‧‧第一端
44‧‧‧第二端
46‧‧‧第三端
50‧‧‧兩全域字元線之間短路或電源供給線及全域字元線之間短路
60‧‧‧電流
GWL0‧‧‧第一全域字元線
GWL1‧‧‧第二全域字元線
第1圖為說明依據本發明實施例之檢測記憶體缺陷的裝置之方塊圖；以及第2圖為說明依據本發明實施例之檢測記憶體缺陷的裝置之波形圖。
以下係藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。本發明亦可藉由其他不同的具體實例加以施行或應用，本發明說明書中的各項細節亦可基於不同觀點與應用在不悖離本發明之精神下進行各種修飾與變更。
須知，本說明書所附圖式繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應落在本發明所揭示之技術內容得能涵蓋之範圍內。
為了解決上述問題，如第1圖所示，藉由靜態電流測試(IDDQ testing)方法，本發明提供一種檢測記憶體缺陷的裝置，包括一第一全域字 元線(global word line)GWL0，包括一寄生電容；一第二全域字元線GWL1；一全域字元線前端電路10；一全域字元線驅動電路20，連接至該全域字元線前端電路10及驅動該第一全域字元線GWL0；一區域字元線驅動電路30，連接至該第一全域字元線GWL0及驅動一區域字元線；以及一壓控電流電晶體40，包括一第一端42、一第二端44及一第三端46，其中，該第一端42連接至該第一全域字元線GWL0，該第二端44連接至該全域字元線前端電路10及該全域字元線驅動電路20之間，以及該第三端46輸出測試電流Ipp。
此外，本發明的壓控電流電晶體40可為場效電晶體，且該壓控電流電晶體40之該第二端44及該第三端46可互換。
依據本發明的實施例，該全域字元線前端電路10包括複數全域字元線前端電晶體，該全域字元線驅動電路20包括複數全域字元線驅動電晶體，以及該區域字元線驅動電路30包括複數區域字元線驅動電晶體。
換句話說，依據本發明的實施例，當檢測記憶體內的全域字元線GWL0及GWL1之間是否短路50時，或者在檢測記憶體內的全域字元線GWL0及電源供給線之間是否短路50時，浮接該全域字元線驅動電路20，若記憶體內的兩全域字元線GWL0及GWL1之間(或者，全域字元線GWL0及電源供給線之間)為短路50，則將具有一電流60流經兩全域字元線GWL0及GWL1(或者，流經電源供給線及全域字元線GWL0)，且對該第一全域字元線之寄生電容32進行充電，該寄生電容32產生的電壓將促使該壓控電流電晶體40導通，以及該壓控電流電晶體40將操作於飽和區(saturation region)，用以線性放大該測試電流Ipp，因此，該壓控電流電晶體40的該第三端46將可輸出較大的測試電流Ipp(如80μA)。較佳地，該壓控電流電晶體輸出的測試電流Ipp可為大於80μA。
依據本發明的實施例，除了該第一全域字元線GWL0及該第二全域字元線GWL1之外，該裝置亦包括複數全域字元線。
第2圖為說明依據本發明實施例之檢測記憶體缺陷的裝置之波形圖。
如第2圖所示，同時配合第1圖所示的方塊圖，藉以方便說明本發明之檢測記憶體缺陷的裝置之技術特徵。本發明之實施例僅例示性說 明本發明之功效，而非用於限制本發明。
依據本發明的實施例，首先，輸入一低邏輯位準至該全域字元線前端電路10之輸入端PXY，用以選擇該第一全域字元線GWL0作為測試的全域字元線。
接著，輸入一高邏輯位準至該全域字元線驅動電路20之控制端VNWLX，用以浮接該全域字元線驅動電路20。
再者，設定本發明之測試模式處於一段期間(如20μs~40μs)，較佳地可設定為10μs~50μs。
因此，依據本發明的實施例，若記憶體內的兩全域字元線(如第一全域字元線GWL0及第二全域字元線GWL1之間為短路50，則將具有一電流60流經此兩全域字元線GWL0及GWL1，且對該第一全域字元線GWL0之寄生電容32進行充電，該寄生電容32產生的電壓將促使該壓控電流電晶體40導通，以及該壓控電流電晶體40將操作於飽和區，用以線性放大測試電流Ipp，所以，該壓控電流電晶體40的該第三端46將可輸出較大的測試電流Ipp(如80μA)。較佳地，該壓控電流電晶體輸出的測試電流Ipp可為大於80μA。
依據本發明的另一實施例，若記憶體內的第一全域字元線GWL0及電源供給線之間為短路50，則將具有一電流60流經此該第一全域字元線GWL0及電源供給線，且對該第一全域字元線GWL0之寄生電容32進行充電，該寄生電容32產生的電壓將促使該壓控電流電晶體40導通，以及該壓控電流電晶體40將操作於飽和區，用以線性放大測試電流Ipp，所以，該壓控電流電晶體40的該第三端46將可輸出較大的測試電流Ipp(如80μA)。較佳地，該壓控電流電晶體輸出的測試電流Ipp可為大於80μA。
應注意到，本發明的該壓控電流電晶體40可為場效電晶體，且該壓控電流電晶體40之該第二端44及該第三端46可互換。
另外，除了第1圖所示的該第一全域字元線及該第二全域字元線之外，該裝置亦可包括複數全域字元線。
此外，該全域字元線前端電路10包括複數全域字元線前端電晶體，該全域字元線驅動電路20包括複數全域字元線驅動電晶體，以及該區域字元線驅動電路包括複數區域字元線驅動電晶體。因此，本發明能使使 用者在檢測複數全域字元線之缺陷時，無需另行設計額外的測試電路，即可基於本身記憶體電路進行檢測。
綜上所述，本發明提出一種能適用於記憶體之檢測全域字元線之缺陷，其只需進行簡易的設定，從而讓使用者基於本身記憶體電路直接進行檢測，無需另行設計額外的測試電路。因此，不但解決了現有技術無法對於全域字元線之缺陷進行檢測的問題，並且更進一步降低測試成本及提高測試穩定性。
上述實施例僅例示性說明本發明之功效，而非用於限制本發明，任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修飾與改變。此外，在上述該些實施例中之元件的數量僅為例示性說明，亦非用於限制本發明。因此本發明之權利保護範圍，應如以下之申請專利範圍所列。
10‧‧‧全域字元線前端電路
20‧‧‧全域字元線驅動電路
30‧‧‧區域字元線驅動電路
32‧‧‧全域字元線之寄生電容
40‧‧‧壓控電流電晶體
42‧‧‧第一端
44‧‧‧第二端
46‧‧‧第三端
50‧‧‧兩全域字元線之間短路/電源供給線及全域字元線之間短路
60‧‧‧電流
GWL0‧‧‧第一全域字元線
GWL1‧‧‧第二全域字元線

Claims (6)

  1. 一種檢測記憶體缺陷的裝置，包括：一第一全域字元線，包括一寄生電容；一第二全域字元線；一全域字元線前端電路；一全域字元線驅動電路，連接至該全域字元線前端電路及驅動該第一全域字元線；一區域字元線驅動電路，連接至該第一全域字元線及驅動一區域字元線；以及一壓控電流電晶體，包括一第一端、一第二端及一第三端，其中，該第一端連接至該第一全域字元線，該第二端連接至該全域字元線前端電路及該全域字元線驅動電路之間，以及該第三端輸出測試電流。
  2. 依據申請專利範圍第1項所述的裝置，其中，該全域字元線前端電路包括複數全域字元線前端電晶體，該全域字元線驅動電路包括複數全域字元線驅動電晶體，以及該區域字元線驅動電路包括複數區域字元線驅動電晶體。
  3. 依據申請專利範圍第1項所述的裝置，其中，該壓控電流電晶體為場效電晶體，且該壓控電流電晶體之該第二端及該第三端可互換。
  4. 依據申請專利範圍第1項所述的裝置，其中，在檢測記憶體缺陷時，該壓控電流電晶體操作於飽和區，用以線性放大該測試電流。
  5. 依據申請專利範圍第1項所述的裝置，其中，當浮接該全域字元線驅動電路時，該壓控電流電晶體的該第三端將輸出測試電流。
  6. 依據申請專利範圍第1項所述的裝置，其中，除了該第一全域字元線及該第二全域字元線之外，該裝置包括複數全域字元線。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102590991B1 (ko) * 2016-08-08 2023-10-19 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 이를 위한 저항 보상 회로

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2647546B2 (ja) * 1990-10-11 1997-08-27 シャープ株式会社 半導体記憶装置のテスト方法
JPH05282898A (ja) * 1992-03-30 1993-10-29 Hitachi Ltd 半導体記憶装置
JP2978329B2 (ja) * 1992-04-21 1999-11-15 三菱電機株式会社 半導体メモリ装置及びそのビット線の短絡救済方法
US5440516A (en) * 1994-01-27 1995-08-08 Sgs-Thomson Microelectronics, Inc. Testing circuitry of internal peripheral blocks in a semiconductor memory device and method of testing the same
JP4727785B2 (ja) * 2000-01-26 2011-07-20 富士通セミコンダクター株式会社 半導体記憶装置及び半導体記憶装置のワード線欠陥検出方法
DE10345469A1 (de) * 2003-09-30 2005-05-12 Infineon Technologies Ag Schaltungsanordnung zur Einstellung einer Spannungsversorgung für einen Testbetrieb eines integrierten Speichers
EP2103572A1 (fr) * 2008-03-19 2009-09-23 Rolex Sa Email
JP5346835B2 (ja) * 2010-02-08 2013-11-20 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の異常検出方法

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