JPH0936307A - Ｍｏｓキャパシタ - Google Patents
ＭｏｓキャパシタInfo
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- JPH0936307A JPH0936307A JP8192569A JP19256996A JPH0936307A JP H0936307 A JPH0936307 A JP H0936307A JP 8192569 A JP8192569 A JP 8192569A JP 19256996 A JP19256996 A JP 19256996A JP H0936307 A JPH0936307 A JP H0936307A
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- mos capacitor
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
- H01L29/94—Metal-insulator-semiconductors, e.g. MOS
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Abstract
(57)【要約】
【課題】 通常使用範囲における容量が一定で同一面積
での容量増加が可能であり、尚且つゲート絶縁膜の破損
し難いＭＯＳキャパシタを提供する。 【解決手段】 Ｎ形ウェル２０は、電極３をコンタクト
する際の保護用である保護膜５の形成部分を除いて設け
られ、このＮ形ウェル２０内に拡散領域９がゲート領域
を囲うようにして形成される。この構造によれば、ゲー
ト領域に大部分形成されたＮ形ウェル２０によりバイア
ス電圧の変化に対し容量を一定とすることができ、同一
面積でより大容量を実現することが可能である。且つ一
方で、保護膜５による段差の部分に対しては拡散領域９
と異なる導電形の半導体基板２が存在するので、ゲート
絶縁膜１１の脆弱部分についてはＰＮ接合の電位障壁分
の電圧降下によりバイアス電圧による影響が軽減され、
当該部分の亀裂発生を抑制することができる。
での容量増加が可能であり、尚且つゲート絶縁膜の破損
し難いＭＯＳキャパシタを提供する。 【解決手段】 Ｎ形ウェル２０は、電極３をコンタクト
する際の保護用である保護膜５の形成部分を除いて設け
られ、このＮ形ウェル２０内に拡散領域９がゲート領域
を囲うようにして形成される。この構造によれば、ゲー
ト領域に大部分形成されたＮ形ウェル２０によりバイア
ス電圧の変化に対し容量を一定とすることができ、同一
面積でより大容量を実現することが可能である。且つ一
方で、保護膜５による段差の部分に対しては拡散領域９
と異なる導電形の半導体基板２が存在するので、ゲート
絶縁膜１１の脆弱部分についてはＰＮ接合の電位障壁分
の電圧降下によりバイアス電圧による影響が軽減され、
当該部分の亀裂発生を抑制することができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子のＭＯＳ
キャパシタに関する。
キャパシタに関する。
【０００２】
【従来の技術】一般に、ＭＯＳキャパシタ(Metal Oxide
Semiconductor Capacitor) における重点は、同一面積
内で有効容量を増加させること、そして、印加電圧によ
る電界で破壊されないゲート絶縁膜を有することであ
る。現在、ＭＯＳ工程で形成されるＭＯＳキャパシタに
は２つの代表的構造があり、その１つを図１に示す。
Semiconductor Capacitor) における重点は、同一面積
内で有効容量を増加させること、そして、印加電圧によ
る電界で破壊されないゲート絶縁膜を有することであ
る。現在、ＭＯＳ工程で形成されるＭＯＳキャパシタに
は２つの代表的構造があり、その１つを図１に示す。
【０００３】図１中には、ＭＯＳキャパシタの等価回路
図（左）、平面図（中央）、断面図（右）を示してい
る。このＭＯＳキャパシタは、３価不純物をドーピング
したＰ形（第１導電形）とされ、接地電圧端子１から接
地電圧を受ける半導体基板２と、半導体基板２の主表面
部にゲート領域を間において５価不純物を拡散させたＮ
形（第２導電形）の拡散領域９と、拡散領域９の間に形
成したゲート領域の中央部分に形成され、酸化工程(Oxi
dation) による酸化膜としたコンタクト保護用の保護膜
５と、拡散領域９上部に端部がかかるようにして拡散領
域９間のゲート領域上に形成されたシリコン窒化膜のゲ
ート絶縁膜１１と、ゲート絶縁膜１１上に形成されたポ
リシリコンのゲート端子７と、をもち、アルミニウム配
線の第１電極３が保護膜５の形成部分上でゲート端子７
とコンタクトし、そして第２電極１０が拡散領域９とコ
ンタクトする。拡散領域９は例えば平面図に示すように
ゲート領域を囲うように形成してドレイン・ソース共通
の１端子とする。
図（左）、平面図（中央）、断面図（右）を示してい
る。このＭＯＳキャパシタは、３価不純物をドーピング
したＰ形（第１導電形）とされ、接地電圧端子１から接
地電圧を受ける半導体基板２と、半導体基板２の主表面
部にゲート領域を間において５価不純物を拡散させたＮ
形（第２導電形）の拡散領域９と、拡散領域９の間に形
成したゲート領域の中央部分に形成され、酸化工程(Oxi
dation) による酸化膜としたコンタクト保護用の保護膜
５と、拡散領域９上部に端部がかかるようにして拡散領
域９間のゲート領域上に形成されたシリコン窒化膜のゲ
ート絶縁膜１１と、ゲート絶縁膜１１上に形成されたポ
リシリコンのゲート端子７と、をもち、アルミニウム配
線の第１電極３が保護膜５の形成部分上でゲート端子７
とコンタクトし、そして第２電極１０が拡散領域９とコ
ンタクトする。拡散領域９は例えば平面図に示すように
ゲート領域を囲うように形成してドレイン・ソース共通
の１端子とする。
【０００４】この図１のＭＯＳキャパシタでは、第１電
極３に＋の電圧を印加し、第２電極１０に−の電圧を印
加すると、拡散領域９間における半導体基板２のゲート
領域表面にできる空乏層及びゲート絶縁膜１１で拡散領
域９による電子が捕らえられ、これらが容量として働く
ことになる。このとき、第１電極３及び第２電極１０に
かけられるバイアス電圧の変化に応じて容量が変わると
いう特性がある。図２に、図１のＭＯＳキャパシタの特
性図を示し説明する。
極３に＋の電圧を印加し、第２電極１０に−の電圧を印
加すると、拡散領域９間における半導体基板２のゲート
領域表面にできる空乏層及びゲート絶縁膜１１で拡散領
域９による電子が捕らえられ、これらが容量として働く
ことになる。このとき、第１電極３及び第２電極１０に
かけられるバイアス電圧の変化に応じて容量が変わると
いう特性がある。図２に、図１のＭＯＳキャパシタの特
性図を示し説明する。
【０００５】図示のように、接地電圧０Ｖから電源電圧
Ｖｃｃまでバイアス電圧を変えていくと、そのバイアス
電圧の増加に従い容量も変化して増加している。つま
り、通常の使用範囲においてバイアス電圧の印加条件に
従い容量が異なってしまい、一定の容量を得ようとする
には問題があるし、低電圧下では容量が小さいことにな
る。
Ｖｃｃまでバイアス電圧を変えていくと、そのバイアス
電圧の増加に従い容量も変化して増加している。つま
り、通常の使用範囲においてバイアス電圧の印加条件に
従い容量が異なってしまい、一定の容量を得ようとする
には問題があるし、低電圧下では容量が小さいことにな
る。
【０００６】この点を改良したもう１つのＭＯＳキャパ
シタ構造を図３に示す。このＭＯＳキャパシタは、拡散
領域９及びその間のゲート領域を共に低濃度のＮ形ウェ
ル２０内に形成してある。即ち、Ｎ形ウェル２０によ
り、バイアス電圧印加以前に既に空乏層がゲート領域表
面にできているような状態がつくられるので、その分、
低バイアス電圧下の容量が増す結果となり、従って、接
地電圧から電源電圧までの一般的なバイアス使用範囲に
おいて容量が一定になる。これが、図４の特性図に示さ
れている。
シタ構造を図３に示す。このＭＯＳキャパシタは、拡散
領域９及びその間のゲート領域を共に低濃度のＮ形ウェ
ル２０内に形成してある。即ち、Ｎ形ウェル２０によ
り、バイアス電圧印加以前に既に空乏層がゲート領域表
面にできているような状態がつくられるので、その分、
低バイアス電圧下の容量が増す結果となり、従って、接
地電圧から電源電圧までの一般的なバイアス使用範囲に
おいて容量が一定になる。これが、図４の特性図に示さ
れている。
【０００７】同図からわかるように図３のＭＯＳキャパ
シタでは、バイアス電圧が接地電圧０Ｖから電源電圧Ｖ
ｃｃになる間で、最初から最大容量をもって一定に推移
する。つまり、印加されるバイアス電圧が通常の使用範
囲で変化しても容量が一定になり、その結果、同一面積
で図１のＭＯＳキャパシタよりも大容量のＭＯＳキャパ
シタを提供することが可能となる。
シタでは、バイアス電圧が接地電圧０Ｖから電源電圧Ｖ
ｃｃになる間で、最初から最大容量をもって一定に推移
する。つまり、印加されるバイアス電圧が通常の使用範
囲で変化しても容量が一定になり、その結果、同一面積
で図１のＭＯＳキャパシタよりも大容量のＭＯＳキャパ
シタを提供することが可能となる。
【０００８】しかしながら、図３のＭＯＳキャパシタに
は、その工程から発する次のような構造上の弱点が存在
している。第１電極３の形成にあたってはポリシリコン
のゲート端子７にコンタクトホールを開けることになる
が、このゲート端子７の下にはゲート絶縁膜１１が薄く
形成されているのみになるために、コンタクト保護用と
して、コンタクト部分について厚い保護膜５を形成する
ようにしている。従って、図３中の断面図からわかるよ
うに、この盛り上がった保護膜５の縁部分で段差が発生
し、この部分のゲート絶縁膜１１が脆弱になる。この脆
弱な部分に対し、第１電極３及び第２電極１０による高
いバイアス電圧がかかると亀裂が誘発され、ＭＯＳキャ
パシタが破損してしまう。
は、その工程から発する次のような構造上の弱点が存在
している。第１電極３の形成にあたってはポリシリコン
のゲート端子７にコンタクトホールを開けることになる
が、このゲート端子７の下にはゲート絶縁膜１１が薄く
形成されているのみになるために、コンタクト保護用と
して、コンタクト部分について厚い保護膜５を形成する
ようにしている。従って、図３中の断面図からわかるよ
うに、この盛り上がった保護膜５の縁部分で段差が発生
し、この部分のゲート絶縁膜１１が脆弱になる。この脆
弱な部分に対し、第１電極３及び第２電極１０による高
いバイアス電圧がかかると亀裂が誘発され、ＭＯＳキャ
パシタが破損してしまう。
【０００９】図１の場合には、ゲート領域がアクセプタ
ドープのＰ形基板２になっているので、ゲート絶縁膜１
１の脆弱部分に実際にかかる電界はＰＮ接合の電位障壁
分低められる結果となり、従って、図３の場合よりもゲ
ート絶縁膜１１は強い。即ち、図１の場合にゲート絶縁
膜１１へ印加される電圧は第１電極３及び第２電極１０
によるバイアス電圧からＭＯＳキャパシタのしきい値電
圧を引いた値となる。これに対して図３のＭＯＳキャパ
シタにおいては、ゲート端子７下部のゲート領域が全体
的にＮ形ウェルとされており、ゲート絶縁膜１１に実際
にかかる電界は第１電極３及び第２電極１０によるバイ
アス電圧そのままである。従って、図１のＭＯＳキャパ
シタよりもゲート絶縁膜１１にかかる電圧は大きくな
り、脆弱部分に亀裂を生じやすい。
ドープのＰ形基板２になっているので、ゲート絶縁膜１
１の脆弱部分に実際にかかる電界はＰＮ接合の電位障壁
分低められる結果となり、従って、図３の場合よりもゲ
ート絶縁膜１１は強い。即ち、図１の場合にゲート絶縁
膜１１へ印加される電圧は第１電極３及び第２電極１０
によるバイアス電圧からＭＯＳキャパシタのしきい値電
圧を引いた値となる。これに対して図３のＭＯＳキャパ
シタにおいては、ゲート端子７下部のゲート領域が全体
的にＮ形ウェルとされており、ゲート絶縁膜１１に実際
にかかる電界は第１電極３及び第２電極１０によるバイ
アス電圧そのままである。従って、図１のＭＯＳキャパ
シタよりもゲート絶縁膜１１にかかる電圧は大きくな
り、脆弱部分に亀裂を生じやすい。
【００１０】
【発明が解決しようとする課題】上記従来技術に鑑みて
本発明の目的は、通常使用範囲における容量が一定で同
一面積での容量増加が可能であり、尚且つゲート絶縁膜
の破損し難いＭＯＳキャパシタを提供することにある。
本発明の目的は、通常使用範囲における容量が一定で同
一面積での容量増加が可能であり、尚且つゲート絶縁膜
の破損し難いＭＯＳキャパシタを提供することにある。
【００１１】
【課題を解決するための手段】この目的のために本発明
では、第１導電形の半導体基板に設けた第２導電形のウ
ェルと、該ウェル内でゲート領域を間において形成され
た第２導電形の拡散領域と、前記ゲート領域に部分的に
形成されたコンタクト保護用の保護膜と、前記ゲート領
域上に形成されたゲート絶縁膜と、該ゲート絶縁膜上の
ゲート端子と、を備えたＭＯＳキャパシタにおいて、前
記ゲート領域内の保護膜形成部分を第１導電形にするこ
とを特徴とする。
では、第１導電形の半導体基板に設けた第２導電形のウ
ェルと、該ウェル内でゲート領域を間において形成され
た第２導電形の拡散領域と、前記ゲート領域に部分的に
形成されたコンタクト保護用の保護膜と、前記ゲート領
域上に形成されたゲート絶縁膜と、該ゲート絶縁膜上の
ゲート端子と、を備えたＭＯＳキャパシタにおいて、前
記ゲート領域内の保護膜形成部分を第１導電形にするこ
とを特徴とする。
【００１２】或いは、第１導電形の半導体基板にゲート
領域を間において形成された第２導電形の拡散領域と、
前記ゲート領域に部分的に形成されたコンタクト保護用
の保護膜と、前記ゲート領域上に形成されたゲート絶縁
膜と、該ゲート絶縁膜上のゲート端子と、を備えたＭＯ
Ｓキャパシタにおいて、前記保護膜形成部分を除いた前
記ゲート領域内に第２導電形不純物をドーピングするこ
とを特徴とする。この場合、保護膜形成部分を除いて設
けた第２導電形のウェル内にゲート領域を間においた第
２導電形の拡散領域を形成するようにすると好ましい。
領域を間において形成された第２導電形の拡散領域と、
前記ゲート領域に部分的に形成されたコンタクト保護用
の保護膜と、前記ゲート領域上に形成されたゲート絶縁
膜と、該ゲート絶縁膜上のゲート端子と、を備えたＭＯ
Ｓキャパシタにおいて、前記保護膜形成部分を除いた前
記ゲート領域内に第２導電形不純物をドーピングするこ
とを特徴とする。この場合、保護膜形成部分を除いて設
けた第２導電形のウェル内にゲート領域を間においた第
２導電形の拡散領域を形成するようにすると好ましい。
【００１３】
【発明の実施の形態】以下、本発明の実施形態につき添
付図面を参照して詳細に説明する。
付図面を参照して詳細に説明する。
【００１４】図５に、本発明によるＭＯＳキャパシタの
一実施形態について、等価回路図（左）、平面図（中
央）、断面図（右）でそれぞれ示している。
一実施形態について、等価回路図（左）、平面図（中
央）、断面図（右）でそれぞれ示している。
【００１５】このＭＯＳキャパシタの構造は、Ｎ形ウェ
ル２０内に高濃度のＮ形拡散領域９を形成する点は図３
の場合と同じであるが、保護膜５の形成部分について
は、Ｎ形ウェル２０を形成せずにおいてＰ形半導体基板
２で囲うようにしてある点で異なっている。即ち、ゲー
ト端子７下のゲート領域の大部分はＮ形ウェル２０とし
てあるが、保護膜５の形成部分だけは半導体基板２がそ
のまま残されている。
ル２０内に高濃度のＮ形拡散領域９を形成する点は図３
の場合と同じであるが、保護膜５の形成部分について
は、Ｎ形ウェル２０を形成せずにおいてＰ形半導体基板
２で囲うようにしてある点で異なっている。即ち、ゲー
ト端子７下のゲート領域の大部分はＮ形ウェル２０とし
てあるが、保護膜５の形成部分だけは半導体基板２がそ
のまま残されている。
【００１６】この構造によれば、ゲート領域に大部分形
成されたＮ形ウェル２０により、ゲート領域の大部分は
Ｎ形不純物をドーピングした状態となるので、図３の場
合と同じように作用してバイアス電圧の変化に対し容量
を一定とすることができ、同一面積でより大容量を実現
することが可能である。且つ一方で、保護膜５による段
差の部分に対しては拡散領域９と異なる導電形の半導体
基板２が存在するので図１の場合と同じように作用し
て、ゲート絶縁膜１１の脆弱部分についてはＰＮ接合の
電位障壁分の電圧降下によりバイアス電圧による影響が
軽減され、当該部分の亀裂発生を抑制することができ
る。
成されたＮ形ウェル２０により、ゲート領域の大部分は
Ｎ形不純物をドーピングした状態となるので、図３の場
合と同じように作用してバイアス電圧の変化に対し容量
を一定とすることができ、同一面積でより大容量を実現
することが可能である。且つ一方で、保護膜５による段
差の部分に対しては拡散領域９と異なる導電形の半導体
基板２が存在するので図１の場合と同じように作用し
て、ゲート絶縁膜１１の脆弱部分についてはＰＮ接合の
電位障壁分の電圧降下によりバイアス電圧による影響が
軽減され、当該部分の亀裂発生を抑制することができ
る。
【００１７】特に、ゲート端子７にドナードープのＮ形
ポリシリコンゲートが用いられる場合には保護膜５周辺
をアクセプタドープのＰ形半導体基板２とし、反対に、
ゲート端子７にＰ形ポリシリコンゲートが用いられる場
合には保護膜５周辺をＮ形半導体基板２とするときに、
いっそうの効果を期待できる。ゲート端子７としてはポ
リサイド、つまりポリ層にタングステンシリサイドなど
のシリサイド層を加えて複合層としたポリシリコンゲー
トとすることも可能である。また、保護膜５の形成部分
を除いてゲート領域にＮ形不純物がドーピングしてあれ
ば容量増加に寄与するので、図示のようにウェル２０を
用いた構造でなくともよいが、Ｎ形ウェル２０を設ける
方が工程的には簡単であるので好ましい。
ポリシリコンゲートが用いられる場合には保護膜５周辺
をアクセプタドープのＰ形半導体基板２とし、反対に、
ゲート端子７にＰ形ポリシリコンゲートが用いられる場
合には保護膜５周辺をＮ形半導体基板２とするときに、
いっそうの効果を期待できる。ゲート端子７としてはポ
リサイド、つまりポリ層にタングステンシリサイドなど
のシリサイド層を加えて複合層としたポリシリコンゲー
トとすることも可能である。また、保護膜５の形成部分
を除いてゲート領域にＮ形不純物がドーピングしてあれ
ば容量増加に寄与するので、図示のようにウェル２０を
用いた構造でなくともよいが、Ｎ形ウェル２０を設ける
方が工程的には簡単であるので好ましい。
【００１８】
【発明の効果】本発明によれば、バイアス電圧の高低に
よる容量変化を解消してより大容量を実現すると共に、
保護膜による段差が発生する脆弱な部分にかかる電圧は
軽減してゲート絶縁膜の破損を防止することができるの
で、信頼性の高いＭＯＳキャパシタの提供に大きく寄与
する。
よる容量変化を解消してより大容量を実現すると共に、
保護膜による段差が発生する脆弱な部分にかかる電圧は
軽減してゲート絶縁膜の破損を防止することができるの
で、信頼性の高いＭＯＳキャパシタの提供に大きく寄与
する。
【図１】従来技術によるＭＯＳキャパシタの一例を示す
説明図。
説明図。
【図２】図１のＭＯＳキャパシタの特性図。
【図３】従来技術によるＭＯＳキャパシタの他の例を示
す説明図。
す説明図。
【図４】図３のＭＯＳキャパシタの特性図。
【図５】本発明によるＭＯＳキャパシタの説明図。
２ 半導体基板 ３ 第１電極 ５ 保護膜 ７ ゲート端子 ９ 拡散領域 １０ 第２電極 ２０ ウェル
Claims (7)
- 【請求項１】 第１導電形の半導体基板に設けた第２導
電形のウェルと、該ウェル内でゲート領域を間において
形成された第２導電形の拡散領域と、前記ゲート領域に
部分的に形成されたコンタクト保護用の保護膜と、前記
ゲート領域上に形成されたゲート絶縁膜と、該ゲート絶
縁膜上のゲート端子と、を備えたＭＯＳキャパシタにお
いて、前記ゲート領域内の保護膜形成部分を第１導電形
にすることを特徴とするＭＯＳキャパシタ。 - 【請求項２】 第１導電形の半導体基板にゲート領域を
間において形成された第２導電形の拡散領域と、前記ゲ
ート領域に部分的に形成されたコンタクト保護用の保護
膜と、前記ゲート領域上に形成されたゲート絶縁膜と、
該ゲート絶縁膜上のゲート端子と、を備えたＭＯＳキャ
パシタにおいて、前記保護膜形成部分を除いた前記ゲー
ト領域内に第２導電形不純物をドーピングすることを特
徴とするＭＯＳキャパシタ。 - 【請求項３】 保護膜形成部分を除いて設けた第２導電
形のウェル内にゲート領域を間においた第２導電形の拡
散領域を形成する請求項２記載のＭＯＳキャパシタ。 - 【請求項４】 第１導電形がＰ形で、第２導電形がＮ形
である請求項１〜３のいずれか１項に記載のＭＯＳキャ
パシタ。 - 【請求項５】 保護膜が酸化膜である請求項１〜４のい
ずれか１項に記載のＭＯＳキャパシタ。 - 【請求項６】 ゲート絶縁膜がシリコン窒化膜である請
求項５記載のＭＯＳキャパシタ。 - 【請求項７】 ゲート端子がポリシリコンゲートとされ
る請求項１〜６のいずれか１項に記載のＭＯＳキャパシ
タ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950021631A KR0144242B1 (ko) | 1995-07-21 | 1995-07-21 | 반도체 메모리장치의 모오스 캐패시터의 크랙 방지구조 |
| KR1995P21631 | 1995-07-21 |
Publications (2)
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