JPH01146351A - 半導体装置 - Google Patents
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- JPH01146351A JPH01146351A JP30610587A JP30610587A JPH01146351A JP H01146351 A JPH01146351 A JP H01146351A JP 30610587 A JP30610587 A JP 30610587A JP 30610587 A JP30610587 A JP 30610587A JP H01146351 A JPH01146351 A JP H01146351A
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- mos capacitor
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Links
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Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔′産業上の利用分野〕
この発明は容量素子としてM OS (MetalOz
ide Sem1conductor )キャパシタが
用いられる半導体装置に関するものである。
ide Sem1conductor )キャパシタが
用いられる半導体装置に関するものである。
[従来の技術]
半導体装置に形成さねる容量素子は種々の用途に利用さ
れる。アナログ・ディジタル(以下、A−Dと称す)変
換器におけるコンパレータ、ダイナミツy RA M
(Random Access Memory )の電
荷保持等はその代表例である。上記容量素子として一一
般にMO5構造を有する、いわゆるMOSキャパシタが
用いられるが、上記コンパレータにこのMOSキャパシ
タを適用する場合、その客層の精度が直接−A−D変換
の精度を左右することになるため一高精度なものが要求
される。
れる。アナログ・ディジタル(以下、A−Dと称す)変
換器におけるコンパレータ、ダイナミツy RA M
(Random Access Memory )の電
荷保持等はその代表例である。上記容量素子として一一
般にMO5構造を有する、いわゆるMOSキャパシタが
用いられるが、上記コンパレータにこのMOSキャパシ
タを適用する場合、その客層の精度が直接−A−D変換
の精度を左右することになるため一高精度なものが要求
される。
従来、MOSキャパシタとして多用されるものに、半導
体基板上に設けられた酸化膜を挾んで一方には電圧印加
用の、他方には接地用の各電極が配設され−また上記半
導体基板の表層部に上記他方の両極と一部が重なるチャ
ネル層が配設される構造のものがある。
体基板上に設けられた酸化膜を挾んで一方には電圧印加
用の、他方には接地用の各電極が配設され−また上記半
導体基板の表層部に上記他方の両極と一部が重なるチャ
ネル層が配設される構造のものがある。
第5図3よひ第6図はこの種の従来のMOSキャパシタ
を用いた半導体装置を示す図で、第5図はそのMOSキ
ャパシタ部の平面図−第6図は第5図のMll線におけ
る断面図である。
を用いた半導体装置を示す図で、第5図はそのMOSキ
ャパシタ部の平面図−第6図は第5図のMll線におけ
る断面図である。
図において、(1)はP is ’1lk−+型(以下
、P型と称す。
、P型と称す。
なお、NS電型については、以下、N型と称す)のシリ
コン単結晶等からなる半導体基板(以下、基板と称す)
、(2)はリン(P)イオン等の不純物か低濃度に選択
イオン注入され、上記基板(1)の−土面に形成された
浅いN型のチャネルドープ層、(3)はこのチャネルド
ープ層(2)を含み上記基板(1)の−主面上に形成さ
れた絶縁膜となるゲート酸化膜で、シリコン酸化膜等よ
りなっている。(4)は上記チャネルドープ層(2)の
領域内の上記ゲート酸化膜(3)上に形成されたドープ
ド多結晶シリコン等よりなる第1のゲート電極、(5)
は上記第1のゲート電極(4)の周辺領域における上記
基板(1)の−土面に、上記チャネルドープ層(2)の
周辺領域に沿って形成された不純物領域である第1のN
拡散層である。この第1のへ 拡散層(5)は、上記
第1のゲート電極(4)をマスクとして、リン(P)イ
オン等による不純物を尚濃度に注入し、しかる後に、そ
のイオン注入〜か熱処理されて不純物が拡散され、上記
チャネルドープ層(2)よりも深い領域にわたる高濃度
層となされるものである。また、上記第1のN 拡散層
(5)の内周部は、熱処理による横方向拡散によって上
記第1のゲート電極(4)の外周部よりも内側に入り込
んだ状態となっている。このように、上記ゲート酸化膜
(3)を挾んで、上には一方の電極となる上記第1のゲ
ートia & +41か配設され、下にはチャネル層と
なり、上記チャネルドープ層(2)と一部が連接して他
方の電極となる第1のN 拡散層(5)が配設されるも
のであって、これら第1のゲートN極(4)、ゲート酸
化膜(3)、第1のN 拡散層(5)でMOSキャパシ
タが構成される。
コン単結晶等からなる半導体基板(以下、基板と称す)
、(2)はリン(P)イオン等の不純物か低濃度に選択
イオン注入され、上記基板(1)の−土面に形成された
浅いN型のチャネルドープ層、(3)はこのチャネルド
ープ層(2)を含み上記基板(1)の−主面上に形成さ
れた絶縁膜となるゲート酸化膜で、シリコン酸化膜等よ
りなっている。(4)は上記チャネルドープ層(2)の
領域内の上記ゲート酸化膜(3)上に形成されたドープ
ド多結晶シリコン等よりなる第1のゲート電極、(5)
は上記第1のゲート電極(4)の周辺領域における上記
基板(1)の−土面に、上記チャネルドープ層(2)の
周辺領域に沿って形成された不純物領域である第1のN
拡散層である。この第1のへ 拡散層(5)は、上記
第1のゲート電極(4)をマスクとして、リン(P)イ
オン等による不純物を尚濃度に注入し、しかる後に、そ
のイオン注入〜か熱処理されて不純物が拡散され、上記
チャネルドープ層(2)よりも深い領域にわたる高濃度
層となされるものである。また、上記第1のN 拡散層
(5)の内周部は、熱処理による横方向拡散によって上
記第1のゲート電極(4)の外周部よりも内側に入り込
んだ状態となっている。このように、上記ゲート酸化膜
(3)を挾んで、上には一方の電極となる上記第1のゲ
ートia & +41か配設され、下にはチャネル層と
なり、上記チャネルドープ層(2)と一部が連接して他
方の電極となる第1のN 拡散層(5)が配設されるも
のであって、これら第1のゲートN極(4)、ゲート酸
化膜(3)、第1のN 拡散層(5)でMOSキャパシ
タが構成される。
このMOSキャパシタは所定電圧が印加されると第7図
に示すような動作特性を示す。すなわち−まず、第1の
ゲート電極(4)に所定の正電圧か−」加されると、チ
ャネルドープ層(2)の負電荷が表層部に引き寄せられ
て蓄積され、蓄積状態となる。この状態から次第に正電
圧を小さくしてゆくと、所定の負電圧まではこの状態が
保持されるが、さらに負電圧gl11にしてゆくと負電
荷は次第に基板(1)の内側方向に押しやられ空乏層が
拡がり、所定負電圧までは空乏状態となる。そして、空
乏層幅が最大値に達すると、所定負電圧以下では、反転
層が形成されるようになって反転状態となる。このよう
な動作において、MOSキャパシタの容量Cは、上記基
板(1)表層部の不純物濃度が高い場合にはゲート酸化
膜(3)の誘電的性質だけで決まるが、この場合の上記
チャネルドープ層(2)のように不純物濃度が低いと、
上記基板(1)表層部の空乏層並びに反転層の容1ic
sxが、上記ゲート酸化膜(3)の容量CQxと直列に
現われるものとなる。従って、MOSキャパシタの容#
kC1は第8図に示すように直列接続となることから次
式で表わされる。
に示すような動作特性を示す。すなわち−まず、第1の
ゲート電極(4)に所定の正電圧か−」加されると、チ
ャネルドープ層(2)の負電荷が表層部に引き寄せられ
て蓄積され、蓄積状態となる。この状態から次第に正電
圧を小さくしてゆくと、所定の負電圧まではこの状態が
保持されるが、さらに負電圧gl11にしてゆくと負電
荷は次第に基板(1)の内側方向に押しやられ空乏層が
拡がり、所定負電圧までは空乏状態となる。そして、空
乏層幅が最大値に達すると、所定負電圧以下では、反転
層が形成されるようになって反転状態となる。このよう
な動作において、MOSキャパシタの容量Cは、上記基
板(1)表層部の不純物濃度が高い場合にはゲート酸化
膜(3)の誘電的性質だけで決まるが、この場合の上記
チャネルドープ層(2)のように不純物濃度が低いと、
上記基板(1)表層部の空乏層並びに反転層の容1ic
sxが、上記ゲート酸化膜(3)の容量CQxと直列に
現われるものとなる。従って、MOSキャパシタの容#
kC1は第8図に示すように直列接続となることから次
式で表わされる。
(a)式を変侯して、容thtC1は次式で求められる
。
。
上式において、容量COxは上記ゲート酸化膜(3)の
膜厚に依存して一定となるか、容量Cslは1例えば空
乏層幅が印加されるゲート電圧vOによって、その最大
値となるまでは変化するものであるため、電圧に依存し
て変化する可変容量となる。このものは、上記第1のゲ
ート電極(4)直下の基板(1)表層部が低濃度層で占
められ、電圧依存性の小さい高濃度層の第1のN 拡散
層(5)が上記チャネルドープ層(21の周辺領域に所
定幅で形成される構造となっているため一容量C1に占
める可変容量cslの割合が大きなものとなり、電圧依
存性の大きい容量特性を示すものとなる。
膜厚に依存して一定となるか、容量Cslは1例えば空
乏層幅が印加されるゲート電圧vOによって、その最大
値となるまでは変化するものであるため、電圧に依存し
て変化する可変容量となる。このものは、上記第1のゲ
ート電極(4)直下の基板(1)表層部が低濃度層で占
められ、電圧依存性の小さい高濃度層の第1のN 拡散
層(5)が上記チャネルドープ層(21の周辺領域に所
定幅で形成される構造となっているため一容量C1に占
める可変容量cslの割合が大きなものとなり、電圧依
存性の大きい容量特性を示すものとなる。
〔発明が解決しようとする問題点]
従来の半導体装置は以上のように構成され、ゲート酸化
膜(31を介して第1のゲー) 4 & 第4)の下に
基板(1)と逆導電型に形成される層は一上記第1のゲ
ート南極(4)の外周部に相当する領域のみが高濃度の
不純物層である第1のN 拡散層(5)に形成さn、内
央部の他の広い領域が低濃度の不純物層であるチャネル
ドープ層(2)に形成されている。そのため、形成され
るMOSキャパシタの各ff1C1は、上記ゲート酸化
膜(3)の膜厚によって一定となる酸化膜の容1cOx
に対して一空乏層並ひに反転層の容量Cs1.つまり、
上記第1のゲート電極(4)に印加されるゲート重圧v
Gによって値が変化する可変容量成分の割合が多いもの
となり、電圧依存性の大きな特性となる。このようなM
OSキャパシタを、単に電荷蓄積や遅延時間等の機能を
持たす容童累子として使用する場合には、可変容量Cs
1の割合が多くなっても、特に大きな問題にはならない
が、A−09換器のコンパレータ等の用途に供するよう
な場合、大きな問題となる。
膜(31を介して第1のゲー) 4 & 第4)の下に
基板(1)と逆導電型に形成される層は一上記第1のゲ
ート南極(4)の外周部に相当する領域のみが高濃度の
不純物層である第1のN 拡散層(5)に形成さn、内
央部の他の広い領域が低濃度の不純物層であるチャネル
ドープ層(2)に形成されている。そのため、形成され
るMOSキャパシタの各ff1C1は、上記ゲート酸化
膜(3)の膜厚によって一定となる酸化膜の容1cOx
に対して一空乏層並ひに反転層の容量Cs1.つまり、
上記第1のゲート電極(4)に印加されるゲート重圧v
Gによって値が変化する可変容量成分の割合が多いもの
となり、電圧依存性の大きな特性となる。このようなM
OSキャパシタを、単に電荷蓄積や遅延時間等の機能を
持たす容童累子として使用する場合には、可変容量Cs
1の割合が多くなっても、特に大きな問題にはならない
が、A−09換器のコンパレータ等の用途に供するよう
な場合、大きな問題となる。
すなわち、印加されるゲート電圧■Gによって。
その容Hcstが変化すると、変換精度を決める電流比
、基T$、電圧等に影響を及ぼすことになって、商精度
なA−L)変換を行うことかできない。そのため、半導
体装置の性能が損われたものになってしまうという問題
点があった。
、基T$、電圧等に影響を及ぼすことになって、商精度
なA−L)変換を行うことかできない。そのため、半導
体装置の性能が損われたものになってしまうという問題
点があった。
この発明は上記のような問題点を解消するためになされ
たもので、電圧依存性の大きい可変容量の割合が低減さ
れ一高精度な容量となるMOSキャパシタが形成されて
高性能化か図られる半導体装置を得ることを目的とする
。
たもので、電圧依存性の大きい可変容量の割合が低減さ
れ一高精度な容量となるMOSキャパシタが形成されて
高性能化か図られる半導体装置を得ることを目的とする
。
この発明に係る半導体装置は、−導電型の半導体基数の
一生面に形成された逆導電型の不純物層を被覆する絶縁
膜上に設けられる第1の導電層と一上記不純物層に上記
不純物層より高い不純物濃度の不純物領域が形成され、
この不純物領域が上記第1の導゛市層の外周部と対向す
る領域に配設されるとともに−その内側領域に選択的に
配設される構造を有する第2の導電層とを備えたもので
ある。
一生面に形成された逆導電型の不純物層を被覆する絶縁
膜上に設けられる第1の導電層と一上記不純物層に上記
不純物層より高い不純物濃度の不純物領域が形成され、
この不純物領域が上記第1の導゛市層の外周部と対向す
る領域に配設されるとともに−その内側領域に選択的に
配設される構造を有する第2の導電層とを備えたもので
ある。
[作用]
この発明における不純物領域は一第1の導電層の下の不
純物濃度の低い不純物層にも形成されて基板表層部にお
ける不純物濃度の高い層の面積を増大させる。従って、
形成されるMOSキャパシタの容量は、印加される電圧
によって変化する可変容量成分の割合が小さいものとな
り一電圧依存性が低減せしめられる機能を有する。
純物濃度の低い不純物層にも形成されて基板表層部にお
ける不純物濃度の高い層の面積を増大させる。従って、
形成されるMOSキャパシタの容量は、印加される電圧
によって変化する可変容量成分の割合が小さいものとな
り一電圧依存性が低減せしめられる機能を有する。
以下、この発明の一実施例を図について説明する。なお
、従来の技術の説明と重複する部分は。
、従来の技術の説明と重複する部分は。
適宜その説明を省略する。
第1図および第2図はこの発明の一実施例による半導体
装置を示す図であり一第1図はそのMOSキャパシタ部
の平面図、第2図は第1図の■−■線における断面図で
ある。同図1において、(1)〜(31は従来と同じも
の−(6)は第1の導電層となる矩形状の第2のゲート
電極、(7)は矩形状に形成された開孔−(8)は第2
の導電層となる不純物領域である第2のN 拡散層であ
る。このものの上記第2のゲート電極(6)は、縦およ
び横方向にそれぞれ5個の上記開孔(7)か配設される
ものであり、また−上記第2のN 拡散層(8)は、チ
ャネルドープ層(2)の周辺部の一上記第2のゲート電
極(6)の外周部に相当する領域に形成されるほかに一
上記開孔(7)に対向する領域にも形成されるものであ
り−これらの点が第5図および第6図に示すものの構成
と大きく異なる点である。上記$2のゲート電極(6)
−第2のへ 拡散層(8)は、大略−次のようにして形
成される。なお−ゲート酸化膜(3)が形成される工程
までは従来の技術の説明番こ示した工程と同じであり−
その説明は省略する。
装置を示す図であり一第1図はそのMOSキャパシタ部
の平面図、第2図は第1図の■−■線における断面図で
ある。同図1において、(1)〜(31は従来と同じも
の−(6)は第1の導電層となる矩形状の第2のゲート
電極、(7)は矩形状に形成された開孔−(8)は第2
の導電層となる不純物領域である第2のN 拡散層であ
る。このものの上記第2のゲート電極(6)は、縦およ
び横方向にそれぞれ5個の上記開孔(7)か配設される
ものであり、また−上記第2のN 拡散層(8)は、チ
ャネルドープ層(2)の周辺部の一上記第2のゲート電
極(6)の外周部に相当する領域に形成されるほかに一
上記開孔(7)に対向する領域にも形成されるものであ
り−これらの点が第5図および第6図に示すものの構成
と大きく異なる点である。上記$2のゲート電極(6)
−第2のへ 拡散層(8)は、大略−次のようにして形
成される。なお−ゲート酸化膜(3)が形成される工程
までは従来の技術の説明番こ示した工程と同じであり−
その説明は省略する。
上記ゲート酸化膜(3)が形成された後、その上の全面
にドープド多結晶シリコン膜等よりなる電極膜が堆積さ
れ、この電極膜にパターニング処理が施されて上記開孔
(7)を有する第2のゲート電極(6)が形成される。
にドープド多結晶シリコン膜等よりなる電極膜が堆積さ
れ、この電極膜にパターニング処理が施されて上記開孔
(7)を有する第2のゲート電極(6)が形成される。
この後−上記第2のゲート電極(6)をマスクとしてリ
ン(P)イオン等の不純物が高濃度にイオン注入されて
イオン注入層が形成され−しかる後に一熱処理によって
不純物を拡散し一第2のN 拡散層(8)が形成される
。これにより、上記ゲー)[12化膜(3)を挾んで上
記第2のゲート電極(6)、第2のN+拡散層(8)を
画電極とするMOSキャパシタが得られる。
ン(P)イオン等の不純物が高濃度にイオン注入されて
イオン注入層が形成され−しかる後に一熱処理によって
不純物を拡散し一第2のN 拡散層(8)が形成される
。これにより、上記ゲー)[12化膜(3)を挾んで上
記第2のゲート電極(6)、第2のN+拡散層(8)を
画電極とするMOSキャパシタが得られる。
この場合のMOSキャパシタは、上記第2のゲート南極
(6)自体が従来のものと同じ面積となっているが一上
記開孔(7)か形成されたことによってその形成領域が
、従来のものよりわずかに大きなものとなっている。と
ころか−上記第2のN 拡散層(8)は、上記第2のゲ
ート軍h (61の外周部に相当する領域と、上記開孔
(7)部に相当する領域とに形成されているため、横方
向拡散ΔXの領域も高濃度不純物層であり−それらの累
計面積分が従来に比べて高濃度不純物層の増大したもの
となる。
(6)自体が従来のものと同じ面積となっているが一上
記開孔(7)か形成されたことによってその形成領域が
、従来のものよりわずかに大きなものとなっている。と
ころか−上記第2のN 拡散層(8)は、上記第2のゲ
ート軍h (61の外周部に相当する領域と、上記開孔
(7)部に相当する領域とに形成されているため、横方
向拡散ΔXの領域も高濃度不純物層であり−それらの累
計面積分が従来に比べて高濃度不純物層の増大したもの
となる。
このようrl M OSキャパシタは従来のものと同じ
ように動作されるものであるが−その動作特性は異なる
ものとなる。
ように動作されるものであるが−その動作特性は異なる
ものとなる。
すなわち、この場合、MOSキャパシタの容量C!は、
酸化膜の容ftcOx、基板(1)表層部の空乏層並び
に反転層の容1icstから第3図に示すような直列接
続となり− で表わされる。これより一容世C2は となる。上式において、容*C8mは上記第2のゲート
電& +61に印加されるゲート電圧■Gによって変化
する可変容量であるが、低濃度不純物層における高濃度
不純物Iψの割合が多くなっており、容量C!に占める
可変容*CStの割合が小さいものとなる。従って、こ
の場合のMOSキャパシタの容量C!は、電圧依存性が
低減されるものとなって精度の良いものとなり、確度の
高い動作特性を示すものとなる。
酸化膜の容ftcOx、基板(1)表層部の空乏層並び
に反転層の容1icstから第3図に示すような直列接
続となり− で表わされる。これより一容世C2は となる。上式において、容*C8mは上記第2のゲート
電& +61に印加されるゲート電圧■Gによって変化
する可変容量であるが、低濃度不純物層における高濃度
不純物Iψの割合が多くなっており、容量C!に占める
可変容*CStの割合が小さいものとなる。従って、こ
の場合のMOSキャパシタの容量C!は、電圧依存性が
低減されるものとなって精度の良いものとなり、確度の
高い動作特性を示すものとなる。
このように、上記MOSキャパシタは一可変容量成分の
占める割合が低減され、その影響が抑制されたものとな
るため−特に精度が要求される、例えばA−D変換器の
コンパレータ等のような用途に供しても、変換精度の良
いものとなって高性能化が図られるものである。
占める割合が低減され、その影響が抑制されたものとな
るため−特に精度が要求される、例えばA−D変換器の
コンパレータ等のような用途に供しても、変換精度の良
いものとなって高性能化が図られるものである。
第4図はこの発明による他の一実施例を示す図である。
このものは、チャネルドープ層(2)の周辺領域の、第
1の導電層となるべき第1のゲート電極(4)の周辺部
と対向する領域に形成された第2の導電層となるべき第
1のへ 拡散層(5)の内央側に一第3のへ 拡散層(
9)が設けられた構造を有してい+ る。この第3のN 拡散層(9)は、上記チャネルドー
プjfi +21の形成後、引き続いて、リン(P)イ
オン等の不純物が所定マスクを介して高濃度にイオン注
入され、この後、例えば上記第1のN 拡散層(5)の
形成の際の熱処理によって拡散層に形成されるものであ
る。なお、上記所定マスクは上記イオン注入後に除去さ
れるものであって一他の工程は第5図および第6図に示
すものと同じであり、その説明は省略する。この場合に
おいても、低a度の不純物層である上記チャネルドープ
層(2)に占める高濃度の不純物知域である上記第1の
N 拡散層(5)、@ 3 o)N 拡散層(9)の
割合が大きいものとなり、第1図および第2図に示すも
のと同様の動作特性を示すものとなる。
1の導電層となるべき第1のゲート電極(4)の周辺部
と対向する領域に形成された第2の導電層となるべき第
1のへ 拡散層(5)の内央側に一第3のへ 拡散層(
9)が設けられた構造を有してい+ る。この第3のN 拡散層(9)は、上記チャネルドー
プjfi +21の形成後、引き続いて、リン(P)イ
オン等の不純物が所定マスクを介して高濃度にイオン注
入され、この後、例えば上記第1のN 拡散層(5)の
形成の際の熱処理によって拡散層に形成されるものであ
る。なお、上記所定マスクは上記イオン注入後に除去さ
れるものであって一他の工程は第5図および第6図に示
すものと同じであり、その説明は省略する。この場合に
おいても、低a度の不純物層である上記チャネルドープ
層(2)に占める高濃度の不純物知域である上記第1の
N 拡散層(5)、@ 3 o)N 拡散層(9)の
割合が大きいものとなり、第1図および第2図に示すも
のと同様の動作特性を示すものとなる。
なお、上記一実施例の説明において、基板(1)はP型
を用い、その−平面に低濃度の不純物層、高a度の不純
物領域がN型に形成される場合を示したが、これら梶電
型がそれぞれ逆であっても良く−その場合、各社−電圧
特性が逆となるか上記と同様の動作特性を示すものであ
る。
を用い、その−平面に低濃度の不純物層、高a度の不純
物領域がN型に形成される場合を示したが、これら梶電
型がそれぞれ逆であっても良く−その場合、各社−電圧
特性が逆となるか上記と同様の動作特性を示すものであ
る。
また、第1および第2のゲート電極+41 telは矩
形状に形成され、第2のゲート電極(6)に開孔(7)
か設けられるものにあってはその形状が矩形状であって
、縦および横方向に各5個配列される場合を示したが、
これらに限定されるものでなく、用途等に応じて上記各
ゲート電極+41 +61の形状や上記開孔(7)の形
状、個数等を適当に設定させたものとすれば良く、上記
と同様の効果を奏するものである。
形状に形成され、第2のゲート電極(6)に開孔(7)
か設けられるものにあってはその形状が矩形状であって
、縦および横方向に各5個配列される場合を示したが、
これらに限定されるものでなく、用途等に応じて上記各
ゲート電極+41 +61の形状や上記開孔(7)の形
状、個数等を適当に設定させたものとすれば良く、上記
と同様の効果を奏するものである。
以上のように、この発明によれば基板の一生面に不純物
層が形成され、さらにその上に絶縁膜と第1の導電層と
が形成されて2り一上記不純物層には上記不純物層より
高い不純物濃度の不純物領域が、上■[゛、第1の導電
層の外周部と対向する領域とともに−その内側領域にも
選択的に配設される構造を有する第2の導電膜を備えた
構成となされているので一形成される容量゛は可変容量
成分か低減され、精度の制いMOSキャパシタか得られ
て半導体装置の高性能化が図られる効果を有する。
層が形成され、さらにその上に絶縁膜と第1の導電層と
が形成されて2り一上記不純物層には上記不純物層より
高い不純物濃度の不純物領域が、上■[゛、第1の導電
層の外周部と対向する領域とともに−その内側領域にも
選択的に配設される構造を有する第2の導電膜を備えた
構成となされているので一形成される容量゛は可変容量
成分か低減され、精度の制いMOSキャパシタか得られ
て半導体装置の高性能化が図られる効果を有する。
第1図はこの発明の一実施例による半導体装置の平面構
造を示す図、第2図は第1図の■−■秩における断面図
、第3図は第1図および第2図に示すもののMOSキャ
パシタの等価回路を示す図。 第4図はこの発明の他の一実施例による半導体装置の断
面構造を示す図−第5図は従来の半導体装置の平面構造
を示す図−第6図は第5図のVl−11線における断面
図−第7図は第5図および第6タ1に示すものの動作特
性を説明する図、第8図は第5図および第6図に示すも
ののMOSキャパシタの等価回路を示す図である。 図において−(1)は基板、(2)はチャネルドープ層
、(3)はゲート酸化膜、(4)は第1のゲート電極、
(5)は第1のN 拡散層−(6)は第2のゲート電極
、(7)は開孔、(8)は第2のN 拡散層、(9)は
第3のN 拡散層である。 なお−図中同一符号は同−一又は相当部分を示す。
造を示す図、第2図は第1図の■−■秩における断面図
、第3図は第1図および第2図に示すもののMOSキャ
パシタの等価回路を示す図。 第4図はこの発明の他の一実施例による半導体装置の断
面構造を示す図−第5図は従来の半導体装置の平面構造
を示す図−第6図は第5図のVl−11線における断面
図−第7図は第5図および第6タ1に示すものの動作特
性を説明する図、第8図は第5図および第6図に示すも
ののMOSキャパシタの等価回路を示す図である。 図において−(1)は基板、(2)はチャネルドープ層
、(3)はゲート酸化膜、(4)は第1のゲート電極、
(5)は第1のN 拡散層−(6)は第2のゲート電極
、(7)は開孔、(8)は第2のN 拡散層、(9)は
第3のN 拡散層である。 なお−図中同一符号は同−一又は相当部分を示す。
Claims (2)
- (1)一導電型の半導体基板の一主面に形成された逆導
電型の不純物層を被覆する絶縁膜上に設けられる第1の
導電層と、上記不純物層に上記不純物層より高い不純物
濃度の不純物領域が形成され、この不純物領域が上記第
1の導電層の外周部と対向する領域に配設されるととも
に、その内側領域に選択的に配設される構造を有する第
2の導電層とを備えた半導体装置。 - (2)第1の導電層は開孔が配設されたものであること
を特徴とする特許請求の範囲第1項記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30610587A JPH01146351A (ja) | 1987-12-02 | 1987-12-02 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30610587A JPH01146351A (ja) | 1987-12-02 | 1987-12-02 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01146351A true JPH01146351A (ja) | 1989-06-08 |
Family
ID=17953096
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP30610587A Pending JPH01146351A (ja) | 1987-12-02 | 1987-12-02 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01146351A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5608258A (en) * | 1995-03-16 | 1997-03-04 | Zilog, Inc. | MOS precision capacitor with low voltage coefficient |
US5912509A (en) * | 1996-07-22 | 1999-06-15 | Nec Corporation | MOS semiconductor device and method of manufacturing the same |
JP2014039043A (ja) * | 1997-09-11 | 2014-02-27 | Telefon Ab L M Ericsson | 電気デバイス |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5950767A (ja) * | 1982-09-16 | 1984-03-23 | Hitachi Ltd | 超電導界磁巻線 |
JPS60137053A (ja) * | 1983-12-26 | 1985-07-20 | Matsushita Electric Ind Co Ltd | 半導体容量素子 |
-
1987
- 1987-12-02 JP JP30610587A patent/JPH01146351A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5950767A (ja) * | 1982-09-16 | 1984-03-23 | Hitachi Ltd | 超電導界磁巻線 |
JPS60137053A (ja) * | 1983-12-26 | 1985-07-20 | Matsushita Electric Ind Co Ltd | 半導体容量素子 |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
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US5608258A (en) * | 1995-03-16 | 1997-03-04 | Zilog, Inc. | MOS precision capacitor with low voltage coefficient |
US5750426A (en) * | 1995-03-16 | 1998-05-12 | Zilog, Inc. | Method of making MOS precision capacitor with low voltage coefficient |
US5912509A (en) * | 1996-07-22 | 1999-06-15 | Nec Corporation | MOS semiconductor device and method of manufacturing the same |
US6190987B1 (en) | 1996-07-22 | 2001-02-20 | Nec Corporation | MOS semiconductor device and method of manufacturing the same |
KR100317102B1 (ko) * | 1996-07-22 | 2002-02-28 | 가네꼬 히사시 | 모스반도체장치및그제조방법 |
JP2014039043A (ja) * | 1997-09-11 | 2014-02-27 | Telefon Ab L M Ericsson | 電気デバイス |
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