JPH0360066A - 半導体集積回路の入出力保護装置 - Google Patents
半導体集積回路の入出力保護装置Info
- Publication number
- JPH0360066A JPH0360066A JP19552289A JP19552289A JPH0360066A JP H0360066 A JPH0360066 A JP H0360066A JP 19552289 A JP19552289 A JP 19552289A JP 19552289 A JP19552289 A JP 19552289A JP H0360066 A JPH0360066 A JP H0360066A
- Authority
- JP
- Japan
- Prior art keywords
- level
- input
- type
- type diffusion
- type well
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 238000009792 diffusion process Methods 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims description 4
- 230000006866 deterioration Effects 0.000 abstract 1
- 230000002265 prevention Effects 0.000 abstract 1
- 230000003071 parasitic effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路の入出力保護装置に関するもの
である。
である。
従来例を、第１導電型がＮ型の場合を例として説明する
。
。
従来、この種の入出力保護装置は第３図の半導体チップ
の断面図、第４図の等価回路図に示す様に接地電位に固
定されたＰ型Ｓｉ基板１０上にＮ型の埋め込み層１１を
形成し、Ｎ型埋込み層１１とＮ型拡散層１２ａ、・・・
を介して電源電圧に固定されたＮ型ウェル１３を持つ。
の断面図、第４図の等価回路図に示す様に接地電位に固
定されたＰ型Ｓｉ基板１０上にＮ型の埋め込み層１１を
形成し、Ｎ型埋込み層１１とＮ型拡散層１２ａ、・・・
を介して電源電圧に固定されたＮ型ウェル１３を持つ。
さらに隣接する素子と分離された電気的に固定されてい
ないＰ型ウェル６内に入力端子が接続されるＮ型拡散抵
抗層５が設けられ、Ｎ型埋め込み層１１をコレクタ、Ｐ
型ウェル６をベース、Ｎ型拡散抵抗層５をエミッタとし
た寄生パイボーラトラインジスタ１６を作っており、Ｎ
型拡散抵抗Ｎ５を通った後に保護回路としてｎ Ｍ Ｏ
Ｓ トランジスタ９が精成されていた。
ないＰ型ウェル６内に入力端子が接続されるＮ型拡散抵
抗層５が設けられ、Ｎ型埋め込み層１１をコレクタ、Ｐ
型ウェル６をベース、Ｎ型拡散抵抗層５をエミッタとし
た寄生パイボーラトラインジスタ１６を作っており、Ｎ
型拡散抵抗Ｎ５を通った後に保護回路としてｎ Ｍ Ｏ
Ｓ トランジスタ９が精成されていた。
上述した従来の半導体集積回路入力保護装置では、入力
端子が接続されるＮ型拡散抵抗層を形成する為のＰ型ウ
ェルは、静電耐圧の強度を得る為に電気的に固定されて
いない。これにより入力端子がエミッタ、Ｎ型埋込層が
コレクタ、Ｐ型ウェルが開放されたベースという寄生バ
イポーラトランジスタが形成されることとなる。
端子が接続されるＮ型拡散抵抗層を形成する為のＰ型ウ
ェルは、静電耐圧の強度を得る為に電気的に固定されて
いない。これにより入力端子がエミッタ、Ｎ型埋込層が
コレクタ、Ｐ型ウェルが開放されたベースという寄生バ
イポーラトランジスタが形成されることとなる。
入力端子のレベル（以後Ｖ１１．）がＩＩ Ｈ”レベル
と感知されるレベル（以後Ｖｌ）Ｉ）を電源電圧にして
放置すると、寄生バイポーラトランジスタのコレクター
ベース間の接合バイアスが小さくなり、Ｐ型ウェルに蓄
積される電荷量が非常に大きくなる。その後■、を“′
Ｌ°ルベルにするとＰ型ウェルに蓄積された電荷はＮ型
拡散抵抗の抵抗値と蓄積された電荷量と寄生バイポーラ
トランジスタのｈｒ、により決まる時定数によりＮ型拡
散抵抗を介して入力端子へ向けて放電し°゛Ｌ”レベル
に推移する事になる。これにより例えばスピードの低下
といった半導体集積回路の性能を著しく劣化してしまう
という欠点があった。
と感知されるレベル（以後Ｖｌ）Ｉ）を電源電圧にして
放置すると、寄生バイポーラトランジスタのコレクター
ベース間の接合バイアスが小さくなり、Ｐ型ウェルに蓄
積される電荷量が非常に大きくなる。その後■、を“′
Ｌ°ルベルにするとＰ型ウェルに蓄積された電荷はＮ型
拡散抵抗の抵抗値と蓄積された電荷量と寄生バイポーラ
トランジスタのｈｒ、により決まる時定数によりＮ型拡
散抵抗を介して入力端子へ向けて放電し°゛Ｌ”レベル
に推移する事になる。これにより例えばスピードの低下
といった半導体集積回路の性能を著しく劣化してしまう
という欠点があった。
本発明の半導体集積回路の入出力保護装置は、電源電位
端に接続されている第１導電型ウェルと第１導電型埋込
層で囲まれ、第２導電型基板から電気的に分離された領
域内の第２導電型ウェル内に形成された外部端子に接続
される第１導電型拡散抵抗を持つ半導体集積回路の入出
力保護装置に於いて、前記第１導電型拡散層抵抗にゲー
ト端子を、第２導電型ウェル内の第２の導電型拡散層に
ドレイン端子を、接地電位にソース端子をそれぞれ接続
したＭＯＳトランジスタを有している。
端に接続されている第１導電型ウェルと第１導電型埋込
層で囲まれ、第２導電型基板から電気的に分離された領
域内の第２導電型ウェル内に形成された外部端子に接続
される第１導電型拡散抵抗を持つ半導体集積回路の入出
力保護装置に於いて、前記第１導電型拡散層抵抗にゲー
ト端子を、第２導電型ウェル内の第２の導電型拡散層に
ドレイン端子を、接地電位にソース端子をそれぞれ接続
したＭＯＳトランジスタを有している。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例を示す半導体チップの断面図
、第２図は等価回路図である。
、第２図は等価回路図である。
従来例と相違する点は、ｎ Ｍ ＯＳ ）ランジスタ１
をＰ型拡散層２ａを介して接地レベルに固定されたＰ型
つェル１４ａ内に形成し、このｎＭＯｓＭＯＳトランジ
スタのＮ型拡散層３ａは接地レベルに、もう一方のＮ型
拡散層４はＮ型拡散抵抗層５が形成されているＰ型ウェ
ル６内のＰ型拡散層７に接続され、ゲート８は入力保護
用トランジスタ９のドレイン及び内部回路へ接続されて
いる点である。
をＰ型拡散層２ａを介して接地レベルに固定されたＰ型
つェル１４ａ内に形成し、このｎＭＯｓＭＯＳトランジ
スタのＮ型拡散層３ａは接地レベルに、もう一方のＮ型
拡散層４はＮ型拡散抵抗層５が形成されているＰ型ウェ
ル６内のＰ型拡散層７に接続され、ゲート８は入力保護
用トランジスタ９のドレイン及び内部回路へ接続されて
いる点である。
次に、本実施例の動作について説明する。
例えば入力レベル■、をＶ。Ｃレベルに保持した状態を
考える。この場合、入力レベルはＮ型拡散抵抗Ｎ５を通
してｎＭＯ３）ランジスタ１のゲート８を電源電圧レベ
ルに固定するのでｎ Ｍ ＯＳ ）ランジスタ１はＯＮ
しておりＮ型拡散抵抗Ｎ５が設けられているＰ型ウェル
６の電荷を接地へ逃がす働きをする。この為Ｐ型ウェル
６に電荷が蓄積されることはない。従って■、を瞬時に
Ｌ”レベルへ変化させた時でも時定数による遅れは全く
ない。
考える。この場合、入力レベルはＮ型拡散抵抗Ｎ５を通
してｎＭＯ３）ランジスタ１のゲート８を電源電圧レベ
ルに固定するのでｎ Ｍ ＯＳ ）ランジスタ１はＯＮ
しておりＮ型拡散抵抗Ｎ５が設けられているＰ型ウェル
６の電荷を接地へ逃がす働きをする。この為Ｐ型ウェル
６に電荷が蓄積されることはない。従って■、を瞬時に
Ｌ”レベルへ変化させた時でも時定数による遅れは全く
ない。
以上の説明において、導電型を逆にし、電源の極性を変
えたものにも本発明を適用しうろことは明らかである。
えたものにも本発明を適用しうろことは明らかである。
以上説明したように本発明は、入力端子が接続されてい
る第１導電型拡散抵抗層が設けられている第２導電型ウ
ェルと接地端子との間に、ゲートを第１導電型拡散抵抗
層の内部回路側端に接続した第１導電型ＭＯ３）ランジ
スタを挿入することにより、入力端子の電位が電源電圧
レベルで固定された場合においても第２導電型ウェルに
電荷が蓄積されることがなく、十分時間がたった後に入
力端子の電位を“Ｌ ＩＴレベルに切り換えても半導体
集積回路の本来の性能を失うことなく動作させる事が可
能となるという効果がある。
る第１導電型拡散抵抗層が設けられている第２導電型ウ
ェルと接地端子との間に、ゲートを第１導電型拡散抵抗
層の内部回路側端に接続した第１導電型ＭＯ３）ランジ
スタを挿入することにより、入力端子の電位が電源電圧
レベルで固定された場合においても第２導電型ウェルに
電荷が蓄積されることがなく、十分時間がたった後に入
力端子の電位を“Ｌ ＩＴレベルに切り換えても半導体
集積回路の本来の性能を失うことなく動作させる事が可
能となるという効果がある。
第１図は本発明の半導体入出力保護装置の一実施例を示
す半導体チップの断面図、第２図はこの実施例の等価回
路図、第３図は従来例の半導体集積面路の入出力保護装
置を示す半導体チップの断面図、第４図は従来例の等価
回路図である、１・・・ｎＭＯ３）・ランジスタ、２ａ
〜２ｅ・・・Ｎ型拡散層、３，４・・・Ｎ型拡散層、５
・・・Ｎ型拡散抵抗層、６・・・Ｐ型ウェル、７・・・
Ｐ型拡散層、８・・・ｎＭＯ３）ランジスタゲート、９
・・・入力保護用トランジスタ、１０・・・Ｐ型Ｓｔ基
板、１１・・・Ｎ型埋込み層、１２ａ〜１２ｄ・・・Ｎ
型拡散層、１３・・・Ｎ型ウェル、１４ａ、１４ｂ・・
・Ｐ型ウェル、１５・・・外部端子、１６・・・寄生バ
イポーラトランジスタ、１７・・・Ｎ型エピタキシャル
層。
す半導体チップの断面図、第２図はこの実施例の等価回
路図、第３図は従来例の半導体集積面路の入出力保護装
置を示す半導体チップの断面図、第４図は従来例の等価
回路図である、１・・・ｎＭＯ３）・ランジスタ、２ａ
〜２ｅ・・・Ｎ型拡散層、３，４・・・Ｎ型拡散層、５
・・・Ｎ型拡散抵抗層、６・・・Ｐ型ウェル、７・・・
Ｐ型拡散層、８・・・ｎＭＯ３）ランジスタゲート、９
・・・入力保護用トランジスタ、１０・・・Ｐ型Ｓｔ基
板、１１・・・Ｎ型埋込み層、１２ａ〜１２ｄ・・・Ｎ
型拡散層、１３・・・Ｎ型ウェル、１４ａ、１４ｂ・・
・Ｐ型ウェル、１５・・・外部端子、１６・・・寄生バ
イポーラトランジスタ、１７・・・Ｎ型エピタキシャル
層。
Claims (1)
- 電源電位端に接続されている第１導電型拡散層が形成さ
れている第１導電型ウェルと第１導電型埋込層で囲まれ
、第２導電型基板から電気的に分離された領域内の第２
導電型ウェル内に形成された外部端子に接続される第１
導電型拡散抵抗を持つ半導体集積回路の入出力保護装置
において、前記外部端子に接続される第１導電型拡散層
抵抗にゲート端子を、前記第２導電型ウェル内に形成さ
れた第２の導電型拡散層にドレイン端子を、接地電位に
ソース端子をそれぞれ接続したＭＯＳトランジスタを挿
入したことを特徴とする半導体集積回路の入出力保護装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19552289A JP2504838B2 (ja) | 1989-07-27 | 1989-07-27 | 半導体集積回路の入出力保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19552289A JP2504838B2 (ja) | 1989-07-27 | 1989-07-27 | 半導体集積回路の入出力保護装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0360066A true JPH0360066A (ja) | 1991-03-15 |
| JP2504838B2 JP2504838B2 (ja) | 1996-06-05 |
Family
ID=16342494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19552289A Expired - Lifetime JP2504838B2 (ja) | 1989-07-27 | 1989-07-27 | 半導体集積回路の入出力保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2504838B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05121670A (ja) * | 1991-10-25 | 1993-05-18 | Nec Corp | 半導体入力保護装置 |
| JPH08227976A (ja) * | 1994-10-19 | 1996-09-03 | Siliconix Inc | 集積回路のための静電放電保護装置 |
| US6921950B2 (en) | 2001-11-16 | 2005-07-26 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
-
1989
- 1989-07-27 JP JP19552289A patent/JP2504838B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05121670A (ja) * | 1991-10-25 | 1993-05-18 | Nec Corp | 半導体入力保護装置 |
| JPH08227976A (ja) * | 1994-10-19 | 1996-09-03 | Siliconix Inc | 集積回路のための静電放電保護装置 |
| US6921950B2 (en) | 2001-11-16 | 2005-07-26 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| US6967381B2 (en) | 2001-11-16 | 2005-11-22 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2504838B2 (ja) | 1996-06-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0139873B1 (ko) | 반도체 집적회로장치 | |
| JP4153100B2 (ja) | 出力回路 | |
| JPH0936357A (ja) | 半導体装置 | |
| JPH1145797A (ja) | 静電保護回路 | |
| JPH0360066A (ja) | 半導体集積回路の入出力保護装置 | |
| EP0802604A3 (en) | Protection circuit | |
| JPH07106553A (ja) | 固体撮像素子 | |
| JPH03276757A (ja) | 半導体装置 | |
| JPH04332160A (ja) | 出力バッファ | |
| JPS6233752B2 (ja) | ||
| JPH0219979B2 (ja) | ||
| JPH0532908B2 (ja) | ||
| JPH05267586A (ja) | 出力保護回路 | |
| JPS6328500B2 (ja) | ||
| JPS60254651A (ja) | Ｃｍｏｓ回路の入力保護回路 | |
| JPH06168964A (ja) | 信号電荷検出回路 | |
| JPH04105357A (ja) | 半導体集積回路 | |
| JP2671304B2 (ja) | 論理回路 | |
| JP2979716B2 (ja) | Ｃｍｏｓ集積回路 | |
| JP3036905B2 (ja) | 相補型ｍｉｓ半導体装置 | |
| JP2822395B2 (ja) | Ｃｃｄ | |
| JPS6286861A (ja) | 電荷転送素子の出力装置 | |
| JP3206569B2 (ja) | 入力保護素子及び入力保護素子を有する半導体装置 | |
| JPH0770707B2 (ja) | Ｃｍｏｓ入力保護回路 | |
| JPH01278771A (ja) | 半導体集積回路の入力保護装置 |