KR100482370B1 - 게이트 산화막의 두께가 다른 반도체장치 - Google Patents

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Abstract

본 발명은 반도체장치에서 동일 전압소스를 갖는 트랜지스터들의 게이트 산화막의 두께를 서로 다르게 하는 반도체 장치에 관한 것이다.
이를 위한 딜레이 체인을 구성하는 반도체장치는, 제1전원(IVC)의 전압 레벨에 의해 구동되는 모오스 트랜지스터와, 상기 모오스 트랜지스터의 출력신호에 의해 구동되어 데이터를 저장하기 위한 다수의 모오스 캐패시터를 구비하며, 상기 모오스 트랜지스터 게이트 산화막이 상기 다수의 모오스 캐패시터의 게이트 산화막보다 두꺼운 구조를 갖도록 한다.

Description

게이트 산화막의 두께가 다른 반도체장치{SEMICONDUCTOR DEVICE HAVING DIFFERENCE THICKNESS OF GATE OXIDE}
본 발명은 반도체장치에 관한 것으로, 특히 반도체장치에서 동일 전압소스를 갖는 트랜지스터들의 게이트 산화막의 두께를 서로 다르게 하는 반도체 장치에 관한 것이다.
일반적으로 반도체 메모리 장치는 크게 SRAM(Static Random Access Memory)과 DRAM(Dynamic Random Access Memory)으로 나누어지는데, DRAM의 단위 메모리 셀이 SRAM의 단위 메모리 셀보다 간단한 구조로 형성될 수 있기 때문에 고집적화에 유리한 면을 가지고 있다. 데이타 읽기/쓰기 동작의 속도를 증가시키기 위해서, DRAM이 탑재되는 컴퓨터 시스템 등의 시스템 클럭에 동기하여 DRAM의 동작이 이루어지도록 할 수 있다. 이와 같이 시스템 클럭에 동기하여 동작하는 랜덤 액세스 메모리 장치를 S-DRAM(Synchronous Dynamic Random Access Memory)이라고 한다. S-DRAM은 시스템 클럭에 동기되어 로우 액티브(RowActive) 동작, 데이타 읽기/쓰기 동작의 수행 명령이 입력되며, 그 외에도 S-DRAM 기능을 수행하기 위한 다양한 명령들도 시스템 클럭에 동기되어 입/출력된다. 입/출력은 시스템 클럭에 상승 엣지 또는 하강 엣지에서 이루어지게 되며, S-DRAM설계 시 상승 엣지에서 이루어지도록 할 것인지 아니면 하강 엣지에서 이루어지도록 할 것인지를 정할 수 있다.
S-DRAM에 있어서, 칩 외부에서 인가되는 신호들은 시스템 클럭에 동기하여 이루어지지만 내부 회로는 클럭에 동기하여 동작하는 부분과 그렇지 않은 부분으로 구분될 수 있다. 또한, 클럭에 동기하여 동작하는 부분은 외부에서 인가되는 시스템클럭에 동기하여 동작하는 부분과 내부에서 발생된 내부 클럭에 동기하여 동작하는 부분으로 나누어 볼 수 있다. 예를 들어, 로우 어드레스 디코딩, 선택된 워드 라인의 활성화, 비트 라인 센싱 등의 동작은 클럭에 비동기되어 이루어지는 반면에, 반도체 메모리 장치의 데이타 입/출력 동작은 클럭에 동기되어 이루어지게 된다.
이러한 반도체 메모리장치가 일본국 공개특허공보 공개번호 평11-283369호에 개시되어 있으며, 공개번호 평11-283369호에는 코아영역의 주변회로 등에 사용되는 트랜지스터가 메모리뱅크의 메모리 셀의 트랜지스터보다 더 두꺼운 게이트 산화막을 갖도록 하여 메모리의 신뢰성을 방해하는 일없이 고속동작을 하는 반도체 메모리장치가 개시되어 있다.
또한 반도체 메모리장치는 논리회로와 메모리회로 사이의 데이터 전송은 반도체 메모리장치가 형성되는 칩 내부 배선을 통해 이루어진다. 내부 데이터 버스는 핀 단자의 제한을 받지 않기 때문에 내부 데이터 펄스 폭을 크게 취할 수 있고 한번 에 전송하는 것이 가능한 데이터 비트 수를 많게 할 수가 있어 고속의 데이터 전송이 실현된다. 그리고 내부 배선에 의해 데이터 버스를 구성하고 논리회로와 메모리회로 사이의 제어신호선도 내부 배선이며, 프린트 기판 상의 배선에 비교하여 그 배선 용량이 작고, 고속으로 데이터신호의 전송을 행할 수 있고, 배선 부하 용량이 작기 때문에 작은 전류 구동력으로 내부 배선을 구동할 수 있어 소비전력을 대폭 저감시킬 수 있다. 이러한 메모리회로와 논리회로가 혼재된 반도체 메모리장치가 대한민국 공개특허공보 공개번호 2001-0050100호에 개시되어 있다. 공개번호 2001-0050100호는 논리회로의 구성요소인 모오스 트랜지스터의 게이트 산화막의 두께보다 메모리회로의 구성요소인 모오스 트랜지스터의 게이트 산화막의 두께가 더 두꺼운 구조를 갖도록 하여 메모리회로의 신뢰성 및 논리회로의 속도를 개선하는 반도체 메모리장치가 개시되어 있다.
또한 최근 들어 메모리 셀어레이의 구성요소인 모오스 트랜지스터들의 게이트 산화막의 두께가 주변회로의 구성요소인 모오스 트랜지스터들의 게이트 산화막의 두께보다 더 두꺼운 구조를 갖도록 하여 속도를 향상시키는 반도체 메모리장치가 개발되었다.
이러한 반도체 메모리장치는 주변회로파트에 구성요소인 모오스 트랜지스터들은 게이트 산화막의 두께가 동일하게 크기를 갖도록 하여 칩사이즈가 커지는 문제가 있었다.
따라서 본 발명의 목적은 반도체 메모리장치의 주변회로영역에서 동일한 전압소스를 갖는 모오스 트랜지스터들의 게이트 산화막의 두께를 다르게 구성하여 레이아웃 면적을 줄일 수 있는 반도체장치를 제공함에 있다.
본 발명의 다른 목적은 동일한 전압소스를 갖는 모오스 트랜지스터와 모오스 캐패시터의 게이트 산화막의 두께를 다르게 하여 딜레이체인을 구성하여 사이즈를 줄일 수 있는 반도체장치를 제공함에 있다.
본 발명의 다른 목적은 반도체장치의 주변회로영역에서 동일한 전압소스를 갖는 모오스 트랜지스터들의 게이트 산화막의 두께를 다르게 딜레이를 구성하여 딜레이 폭을 조절할 수 있는 반도체장치를 제공함에 있다.
본 발명의 다른 목적은 반도체 메모리장치의 동일한 전압소스를 갖는 모오스 트랜지스터들의 게이트 산화막의 두께를 다르게 전원공급 스위치들을 구성하여 사이즈를 줄일 수 있는 반도체장치를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명의 딜레이 체인을 구성하는 반도체장치은, 제1전원(IVC)의 전압 레벨에 의해 구동되는 모오스 트랜지스터와, 상기 모오스 트랜지스터의 출력신호에 의해 구동되어 데이터를 저장하기 위한 다수의 모오스 캐패시터를 구비하며, 상기 모오스 트랜지스터 게이트 산화막이 상기 다수의 모오스 캐패시터의 게이트 산화막보다 두거운 구조를 갖는 것을 특징으로 한다.
상기 모오스 트랜지스터와 상기 모오스 캐패시터의 게이트 산화막의 두께에 따라 딜레이 시간을 조절함을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체장치는, 동일한 소스 전압을 사용하는 복수의 트랜지스터를 구비하여 상기 복수의 트랜지스터의 게이트 산화막 두께가 서로 다른 구조로 형성함을 특징으로 한다.
상기 복수의 트랜지스터는 방향성 딜레이를 구성하며, 상기 방향성 딜레이는, 복수개의 지연기로 구성함을 특징으로 한다.
상기 복수개의 지연기는, 직렬로 복수개를 복수의 게이트가 입력단자(INPUT)에 공통 접속되고 제1전압과 접지사이에 제1피모오스 트랜지스터와 제1 엔모오스 트랜지스터가 직렬로 연결된 제1 지연기와, 게이트가 상기 제1 지연기의 출력단에 공통 접속되고 제1전압과 접지사이에 제2피모오스 트랜지스터와 제2엔모오스 트랜지스터가 직렬로 연결된 제2 지연기와, 게이트가 상기 제2지연기의 출력단에 공통 접속되고 제1전압과 접지사이에 제3 피모오스 트랜지스터와 상기 제3 엔모오스 트랜지스터가 직렬로 연결된 제3 지연기를 포함함을 특징으로 한다.
상기 제1 지연기에서는 상기 제1엔모오스 트랜지스터의 게이트 산화막이 제1 피모오스 트랜지스터의 게이트 산화막보다 두꺼운 구조를 갖고,
상기 제2 지연기에서는 상기 제2피모오스 트랜지스터의 게이트 산화막이 상기 제2 엔모오스 트랜지스터의 게이트 산화막보다 두꺼운 구조를 갖으며,
상기 제3 지연기에서는 상기 제3엔모오스 트랜지스터의 게이트 산화막이 상기 제3 피모오스 트랜지스터의 게이트 산화막보다 두꺼운 구조를 갖도록 하는 것을 특징으로 하는 포함함을 특징으로 한다.
이하 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 그리고 본 발명을 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리장치의 레이아웃 구성도이다.
소정의 동작 처리를 실행하는 논리회로(10)와, 상기 논리회로(10)에서 사용되는 데이터를 저장하는 메모리회로(20)로 구성되어 있다.
메모리회로(20)는 각각이 행렬형으로 배열되는 복수의 디램 메모리셀을 가는 메모리셀 어레이(22, 24, 26, 28)와, 상기 메모리셀 어레이(22, 24, 26, 28)들 사이의 십자형상의 중앙영역에 배치되는 디램 주변회로(30)를 포함한다. 디램 주변회로(30)는 메모리셀 어레이들(22, 24, 26, 28)의 억세스 동작 및 논리회로(10)와 메모리셀 어레이들(22, 24, 26, 28) 간의 데이터 전송을 행하는 회로 및 내부 전압을 발생하는 내부 전압 발생회로를 포함한다.
그리고 디램 주변회로(30)에는 딜레이 체인, 방향성 딜레이, 전압공급 스위치 등을 포함한다.
도 2는 본 발명의 일 실시 예에 따른 딜레이 체인의 구성도이다.
제1전원(IVC)의 전압 레벨에 의해 구동되는 모오스 트랜지스터(100)와, 상기 모오스 트랜지스터(100)의 출력신호에 의해 구동되어 데이터를 저장하기 위한 다수의 모오스 캐패시터(102)로 구성되어 있다. 상기 다수의 모오스 캐패시터(102)는 N타입과 P타입으로 구성되어 있다.
상기 모오스 트랜지스터(100)와 다수의 모오스 캐패시터(102)는 게이트 산화막의 두께를 서로 다르게 형성하여 딜레이 체인의 효과를 극대화하였다. 상기 모오스 트랜지스터(100)의 게이트 산화막의 두께는 상기 다수의 모오스 캐패시터(102)의 게이트 산화막을 두께보다 두껍게 형성한다. 여기서 딜레이 체인은 어떤 신호의 통과시간을 지연시키기 위한 것이다. 상기 모오스 트랜지스터(100)는 게이트 산화막의 두께를 두껍게 하면 전류흐름이 감소되어 딜레이 시간이 길어지고, 모오스 캐패시터(102)는 게이트 산화막의 두께를 얇게 할수록 캐패시턴스가 커진다. 따라서 모오스 트랜지스터(100)와 다수의 모오스 캐패시터(102)의 게이트 산화막의 두께를 조절하여 딜레이시간을 조절할 수 있다.
도 3은 본 발명의 다른 실시 예에 따른 방향성 딜레이의 구조도이다.
게이트가 입력단자(INPUT)에 공통 접속되고 제1전압과 접지사이에 피모오스 트랜지스터(201)와 엔모오스 트랜지스터(202)가 직렬로 연결된 제1 지연기(210)와, 게이트가 상기 제1 지연기(210)의 출력단에 공통 접속되고 제1전원(IVC)과 접지사이에 피모오스 트랜지스터(203)와 엔모오스 트랜지스터(204)가 직렬로 연결된 제2 지연기(212)와, 게이트가 제2지연기(212)의 출력단에 공통 접속되고 제1전원(IVC)과 접지사이에 피모오스 트랜지스터(205)와 엔모오스 트랜지스터(206)가 직렬로 연결된 제3 지연기(214)로 구성되어 있다. 본 발명의 다른 실시 예에서는 제1 내지 제3 지연기(210, 212, 214)만을 예를 들어 설명하였으나 3개 이상의 지연기가 설치될 수도 있다.
제1 지연기(210)에서는 엔모오스 트랜지스터(202)의 게이트 산화막이 피모오스 트랜지스터(201)의 게이트 산화막보다 두꺼운 구조를 갖는다. 제2 지연기(212)에서는 피모오스 트랜지스터(203)의 게이트 산화막이 엔모오스 트랜지스터(204)의 게이트 산화막보다 두꺼운 구조를 갖는다. 제3 지연기(214)에서는 엔모오스 트랜지스터(206)의 게이트 산화막이 피모오스 트랜지스터(205)의 게이트 산화막보다 두꺼운 구조를 갖는다.
따라서 상기 엔모오스 트랜지스터(202, 206)와 피모오스 트랜지스터(203)는 게이트 산화막의 두께를 두껍게 하면 전류흐름이 감소되어 딜레이 시간이 길어지고, 게이트 산화막의 두께를 얇게 하면 전류흐름이 감소되어 딜레이 시간이 짧아진다. 이로 인해 입력단(INPUT)으로 입력되는 신호가 하이인 경우에 엔모오스 트랜지스터(202, 206)와 피모오스 트랜지스터(203)가 턴온되어 엔모오스 트랜지스터(202, 206)와 피모오스 트랜지스터(203)의 게이트 산화막의 두께에 따라 입력신호의 지연시간을 결정한다.
한편 입력단(INPUT)으로 입력되는 신호가 로우인 경우에 피모오스 트랜지스터(201, 205)와 엔모오스 트랜지스터(204)가 턴온되어 피모오스 트랜지스터(201, 205)와 엔모오스 트랜지스터(204)의 게이트 산화막의 두께에 따라 입력신호의 지연시간을 결정한다.
도 4는 본 발명의 실시 예에 따른 방향성 딜레이의 구성 중 얇은 모오스 트랜지스터의 단면도이다.
반도체 기판(220)의 표면에 형성되는 고농도 불순물(222, 224)과, 상기 고농도 불순물(222, 224) 간에 채널영역 상에 형성된 게이트 절연막(228)의 두께는 충분히 얇게 하여 모오스 트랜지스터의 임계치 전압의 절대값을 충분히 작게 한다.
도 5는 본 발명의 실시 예에 따른 방향성 딜레이의 구성 중 두꺼운 모오스 트랜지스터의 단면도이다.
반도체 기판(240)의 표면에 형성되는 고농도 불순물(242, 244)과, 상기 고농도 불순물(242, 244) 간에 채널영역 상에 형성된 게이트 절연막(248)의 두께는 충분히 두껍게 하여 모오스 트랜지스터의 임계치 전압의 절대값을 충분히 크게 한다.
도 4에 도시된 모오스 트랜지스터의 게이트 산화막(230)은 도 5에 도시된 모오스 트랜지스터의 게이트 산화막(250)보다 두껍게 형성한다. 예를 들어 도 4에 도시된 모오스 트랜지스터의 게이트 산화막(230)의 두께가 40Å이라면 도 5에 도시된 모오스 트랜지스터의 게이트 산화막(250)의 두께는 80Å이 되도록 한다.
즉, 상기 엔모오스 트랜지스터(202, 206)와 피모오스 트랜지스터(203)의 게이트 산화막의 두께는 피모오스 트랜지스터(201, 205)와 엔모오스 트랜지스터(204)의 게이트 산화막의 두께보다 두껍게 형성하여 딜레이 시간을 조절한다.
도 6은 본 발명의 또 다른 실시 예에 따른 전원공급 스위치의 구성도이다.
입력단(INPUT A,B)을 통해 각각 인가되는 전원공급 제어신호에 의해 동일 소스 전원(IVC)을 각각 공급하는 피모오스 트랜지스터들(231, 232)로 구성되어 있다.
상기 피모오스 트랜지스터(231)의 게이트 산화막이 피모오스 트랜지스터(232)의 게이트 산화막보다 두꺼운 구조를 갖도록 한다.
상기 피모오스 트랜지스터(231)의 게이트 산화막이 피모오스 트랜지스터(232)의 게이트 산화막보다 두께를 두껍게 되면 피모오스 트랜지스터(231)는 피모오스 트랜지스터(232)보다 흐르는 전류가 감소된다. 이로 인해 1000mA용 전원을 피모오스 트랜지스터(231)에 800mA용 전원이 공급되도록 하고 피모오스 트랜지스터(232)에 200mA가 공급되도록 한다. 따라서 200mA용 전원만을 공급할 때에는 피모오스 트랜지스터(232)만을 스위칭 온시켜 전원을 공급하고, 800mA용 전원만을 공급할 때에는 피모오스 트랜지스터(231)만을 온시켜 전원을 공급한다. 이때 전류 용량에 따라 전원을 공급하므로 전류소모를 줄일 수 있으며, 용량이 적은 트랜지스터로 전원 스위치를 구현하여 모오스 트랜지스터의 싸이즈 축소 및 레이아웃 면적을 줄일 수 있다.
상술한 바와 같이 본 발명은, 동일한 전압소스를 사용하는 회로내에서 트랜지스터의 게이트 절연막의 두께를 서로 다르게 구성하여 딜레이 폭을 조절할 수 있고, 모오스 트랜지스터의 싸이즈를 축소하여 레이아웃 면적을 축소시킬 수 있는 이점이 있다.
또한 동일한 전압소스를 사용하는 모오스 트랜지스터와 모오스 캐패시터로 이루어진 딜레이 체인을 형성할 시 모오스 트랜지스터와 모오스 캐패시터의 게이트 산화막의 두께를 서로 다르게 형성하여 딜레이체인의 효과를 극대화할 수 있는 효과가 있다.
그리고 동일한 전압소스를 사용하는 전원공급 스위치에서 복수의 모오스 트랜지스터의 게이트 절연막의 두께를 서로 다르게 구성하여 전류용량에 따라 선택적으로 전원을 공급하도록 하여 모오스 트랜지스터의 싸이즈를 축소할 수 있고, 또한 레이아웃 면적을 축소시킬 수 있는 이점이 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리장치의 레이아웃 구성도
도 2는 본 발명의 일 실시 예에 따른 딜레이 체인의 구성도
도 3은 본 발명의 다른 실시 예에 따른 방향성 딜레이의 구조도
도 4는 본 발명의 실시 예에 따른 방향성 딜레이의 구성 중 얇은 모오스 트랜지스터의 단면도
도 5는 본 발명의 실시 예에 따른 방향성 딜레이의 구성 중 얇은 모오스 트랜지스터의 단면도
도 6은 본 발명의 또 다른 실시 예에 따른 전원공급 스위치의 구성도
* 도면의 주요부분에 대한 부호의 설명 *
100, 202, 204, 206: 엔모오스 트랜지스터 102: 다수의 모오스 캐패시터
201, 203, 205, 231, 232: 피모오스 트랜지스터
210, 212, 213: 제1 내지 제3 지연기

Claims (8)

  1. 딜레이 체인을 구성하는 반도체장치에 있어서,
    제1전원(IVC)의 전압 레벨에 의해 구동되는 모오스 트랜지스터와,
    상기 모오스 트랜지스터의 출력신호에 의해 구동되어 데이터를 저장하기 위한 다수의 모오스 캐패시터를 구비하며,
    상기 모오스 트랜지스터와 상기 다수의 모오스 캐패시터가 동일한 소스전압을 사용하고, 상기 모오스 트랜지스터 게이트 산화막이 상기 다수의 모오스 캐패시터의 게이트 산화막보다 두꺼운 구조를 갖는 것을 특징으로 하는 게이트 산화막의 두께가 다른 반도체장치.
  2. 제1항에 있어서,
    상기 모오스 트랜지스터와 상기 모오스 캐패시터의 게이트 산화막의 두께에 따라 딜레이 시간을 조절함을 특징으로 하는 게이트 산화막의 두께가 다른 반도체장치.
  3. (삭제)
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  7. 직렬로 복수개를 복수의 게이트가 입력단자(INPUT)에 공통 접속되고 제1전압과 접지사이에 제1피모오스 트랜지스터와 제1 엔모오스 트랜지스터가 직렬로 연결된 제1 지연기와,
    게이트가 상기 제1 지연기의 출력단에 공통 접속되고 제1전압과 접지사이에 제2피모오스 트랜지스터와 제2엔모오스 트랜지스터가 직렬로 연결된 제2 지연기와,
    게이트가 상기 제2지연기의 출력단에 공통 접속되고 제1전압과 접지사이에 제3 피모오스 트랜지스터와 상기 제3 엔모오스 트랜지스터가 직렬로 연결된 제3 지연기를 포함하고,
    상기 제1 지연기에서는 상기 제1엔모오스 트랜지스터의 게이트 산화막이 제1 피모오스 트랜지스터의 게이트 산화막보다 두꺼운 구조를 갖고,
    상기 제2 지연기에서는 상기 제2피모오스 트랜지스터의 게이트 산화막이 상기 제2 엔모오스 트랜지스터의 게이트 산화막보다 두꺼운 구조를 갖으며,
    상기 제3 지연기에서는 상기 제3엔모오스 트랜지스터의 게이트 산화막이 상기 제3 피모오스 트랜지스터의 게이트 산화막보다 두꺼운 구조를 갖도록 하는 것을 특징으로 하는 포함함을 특징으로 하는 게이트 산화막의 두께가 다른 반도체장치.
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