JPS6053070A - Ｍｏｓ−ｆｅｔ集積回路装置 - Google Patents
Ｍｏｓ−ｆｅｔ集積回路装置Info
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- JPS6053070A JPS6053070A JP58161405A JP16140583A JPS6053070A JP S6053070 A JPS6053070 A JP S6053070A JP 58161405 A JP58161405 A JP 58161405A JP 16140583 A JP16140583 A JP 16140583A JP S6053070 A JPS6053070 A JP S6053070A
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- 230000001681 protective effect Effects 0.000 claims abstract description 12
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はｂ’ ＭＯＳ−ＦＥＴ（絶縁ゲート型電界効果
トランジスタ）集積回路装置に関し、特に過電圧の入力
信号に対し入力部のＭ、０８−ＦＥＴを保護する装置（
入力保護袋＠）が備えであるＭＯＳ−ＦＥＴ集積回路装
置に関する。
トランジスタ）集積回路装置に関し、特に過電圧の入力
信号に対し入力部のＭ、０８−ＦＥＴを保護する装置（
入力保護袋＠）が備えであるＭＯＳ−ＦＥＴ集積回路装
置に関する。
第１図は従来のＭＯＳ−ＦＥＴ集積回路装置における入
力保護装置の回路図である。Ｑｌは促成対象としてのゲ
ート酸化膜３００〜１０００λ程度の第１のＭＯＳ−Ｐ
ＥＴである。Ｑ２はＱｌのゲート堝子に接続してあり、
フィールド酸化膜（５０００λ以上）をゲート酸化膜と
した寄生ＭＯ８−Ｉ！’ＥＴである第２のＭＯＳ−ＦＥ
Ｔである。Ｒは、入力端子１と保護されるべき第１のＭ
ＯＳ−ＦＥＴＱＩのゲート端子間に接続しである保護抵
抗器でるる。
力保護装置の回路図である。Ｑｌは促成対象としてのゲ
ート酸化膜３００〜１０００λ程度の第１のＭＯＳ−Ｐ
ＥＴである。Ｑ２はＱｌのゲート堝子に接続してあり、
フィールド酸化膜（５０００λ以上）をゲート酸化膜と
した寄生ＭＯ８−Ｉ！’ＥＴである第２のＭＯＳ−ＦＥ
Ｔである。Ｒは、入力端子１と保護されるべき第１のＭ
ＯＳ−ＦＥＴＱＩのゲート端子間に接続しである保護抵
抗器でるる。
この様な構成の入力保護装置においては、保護抵抗器Ｒ
の抵抗値と前記第２のＭＯ８−ＦＥＴＱＺのしきい値電
圧及び導通時抵抗により保護装置としての能力が決定さ
れる。
の抵抗値と前記第２のＭＯ８−ＦＥＴＱＺのしきい値電
圧及び導通時抵抗により保護装置としての能力が決定さ
れる。
一般に、集積回路装置の高性能化に伴い、ＭＯ８−ＦＥ
Ｔのゲート酸化膜厚は薄くなる傾向にある。
Ｔのゲート酸化膜厚は薄くなる傾向にある。
しかし、過電圧、保護効果を高める為にＭ ０８−ＦＥ
Ｔ集積回路装置の全体について、フィールド酸化膜を薄
くしたり、チャンネルストッパーの不純物濃度を低くす
ると、寄生容量の増大や、第２のＭＯ８−Ｆ’ＥＴ Ｑ
２と同構造の内部領域にある寄生ＭＯ８−ＰＥＴ（Ｑ２
以外の寄生ＭＯ３−Ｆ’ＥＴ ）による漏れ電流の増加
を招く。そこで、フィールド酸化膜を薄くし又はチャン
イルストッパーの不純物濃度を低くする処理は探れない
。その故、前記の様に、内部の寄生Ｍｏ５−ｖＥＴと同
じしきい値をもった第２のＭＯ８−ＦＥＴＱＺを用いた
従来の入力保護装置では、第１のＭＯ８−ＦＥＴＱＩの
ゲート酸化膜が静電気等の過電圧印加にょシ破壊される
場合が多かった。
Ｔ集積回路装置の全体について、フィールド酸化膜を薄
くしたり、チャンネルストッパーの不純物濃度を低くす
ると、寄生容量の増大や、第２のＭＯ８−Ｆ’ＥＴ Ｑ
２と同構造の内部領域にある寄生ＭＯ８−ＰＥＴ（Ｑ２
以外の寄生ＭＯ３−Ｆ’ＥＴ ）による漏れ電流の増加
を招く。そこで、フィールド酸化膜を薄くし又はチャン
イルストッパーの不純物濃度を低くする処理は探れない
。その故、前記の様に、内部の寄生Ｍｏ５−ｖＥＴと同
じしきい値をもった第２のＭＯ８−ＦＥＴＱＺを用いた
従来の入力保護装置では、第１のＭＯ８−ＦＥＴＱＩの
ゲート酸化膜が静電気等の過電圧印加にょシ破壊される
場合が多かった。
第２図（ａ）は第１図の第２のＭＯ８−ＦＥＴＱＺ の
平面図、同図（ｂ）はそのＡ−Ａ’矢祝断面図である。
平面図、同図（ｂ）はそのＡ−Ａ’矢祝断面図である。
半導体基板６の上に拡散層領域２．熱酸化膜５゜層間絶
縁膜４及び金属配線（又は多結晶半導体配線）３が形成
しである。本図（ａ）では、層間絶縁膜４及び熱酸化膜
５を除去して、拡散領域２と配線３との相対位置が明瞭
に分るように描いである。
縁膜４及び金属配線（又は多結晶半導体配線）３が形成
しである。本図（ａ）では、層間絶縁膜４及び熱酸化膜
５を除去して、拡散領域２と配線３との相対位置が明瞭
に分るように描いである。
熱酸化膜５の内の厚い部分（厚さｄ、）がフィールド酸
化膜でろシ、その厚さｄ、は８０００Ａである。
化膜でろシ、その厚さｄ、は８０００Ａである。
この従来の構造では、フィールド酸化膜の厚さが９２部
分とＭＯ８−ＦＥＴ集積回路装置の他の領域とで同じで
あったから、過電圧保護能力が低くかった０ 本発明の目的は、過電圧保護能力の高いＭＯ５−ＦＥＴ
集積回路装置の提供にある。
分とＭＯ８−ＦＥＴ集積回路装置の他の領域とで同じで
あったから、過電圧保護能力が低くかった０ 本発明の目的は、過電圧保護能力の高いＭＯ５−ＦＥＴ
集積回路装置の提供にある。
本発明の構成は、入力信号が加えられる入力ＭＯ８−Ｆ
ＥＴのゲート端子に過電圧の前記入力信号に対し前記入
力ＭＯ８−ＦＥＴを保護する保礁用寄生ＭＯ８−ＦＥＴ
が接続しであるＭＯ８−ＦＥ’ｒ集積回路装置において
、前記保護用寄生ＭＯ８−Ｆ’ＥＴのしきい値電圧がそ
の他の寄生ＭＯ８−ＦＥＴのしきい値電圧より低く前記
入力ＭＯ８−ＦＢＴのしきい値電圧よシ高いことを特徴
とする。
ＥＴのゲート端子に過電圧の前記入力信号に対し前記入
力ＭＯ８−ＦＥＴを保護する保礁用寄生ＭＯ８−ＦＥＴ
が接続しであるＭＯ８−ＦＥ’ｒ集積回路装置において
、前記保護用寄生ＭＯ８−Ｆ’ＥＴのしきい値電圧がそ
の他の寄生ＭＯ８−ＦＥＴのしきい値電圧より低く前記
入力ＭＯ８−ＦＢＴのしきい値電圧よシ高いことを特徴
とする。
次に図面を参照して本発明の詳細な説明する。
第３図（ａ）は本発明の一実施例における第２のＭＯ８
−ＦＥＴの部分の平面図、同図（ｂ）はそのＢ−Ｂ′矢
視断面図で必る。この実施例の入力保護装置の回路図は
従来と同様に第１図の如く現わせる。
−ＦＥＴの部分の平面図、同図（ｂ）はそのＢ−Ｂ′矢
視断面図で必る。この実施例の入力保護装置の回路図は
従来と同様に第１図の如く現わせる。
この実施例が第２図の従来例と異なるのは、第２のＭＯ
８−ＦＥＴ（保護用寄生Ｍ０．８−ＦＥＴ ） Ｑ ２
を構成する領域のフィールド酸化膜７の厚さｄ２が４０
０ＯＡでアシ、その部分のフィールド酸化膜厚さ８００
０Ａよシ薄いことである。このようにＱ２のフィールド
酸化膜が薄Ｘしであるから、Ｑ２のしきい値電圧は他の
寄生ＭＯ８−ＰＥＴのしきい値電圧より低い。但し、Ｑ
２のフィールド酸化膜はゲート酸化膜よシはるかに厚い
から、Ｑ２のしきい値電圧はＱｌのしきい値電圧よシは
高い。
８−ＦＥＴ（保護用寄生Ｍ０．８−ＦＥＴ ） Ｑ ２
を構成する領域のフィールド酸化膜７の厚さｄ２が４０
０ＯＡでアシ、その部分のフィールド酸化膜厚さ８００
０Ａよシ薄いことである。このようにＱ２のフィールド
酸化膜が薄Ｘしであるから、Ｑ２のしきい値電圧は他の
寄生ＭＯ８−ＰＥＴのしきい値電圧より低い。但し、Ｑ
２のフィールド酸化膜はゲート酸化膜よシはるかに厚い
から、Ｑ２のしきい値電圧はＱｌのしきい値電圧よシは
高い。
第４図は入力保護装置の電圧−電流特性を示す図であり
、８は第２図の従来の入力保護装置の電圧・電流特性線
、９は第３図の本発明の一実施例における入力保護装置
の電圧・電流特性線である０保護されるべき第１のＭＯ
８−ＦＢＴＱＩのゲート電位は保護抵抗ＲＳ負荷とした
場合の交点Ｖ ｌ、Ｖ２となり、第２のＭＯ８−ＦＥＴ
ＱＺのしきい値電圧を下げた事によシ、第１のＭＯ８−
Ｆ’ＥＴＱＩのゲート電位も低い電位にフラングされ、
過電圧保護能力が向上する。
、８は第２図の従来の入力保護装置の電圧・電流特性線
、９は第３図の本発明の一実施例における入力保護装置
の電圧・電流特性線である０保護されるべき第１のＭＯ
８−ＦＢＴＱＩのゲート電位は保護抵抗ＲＳ負荷とした
場合の交点Ｖ ｌ、Ｖ２となり、第２のＭＯ８−ＦＥＴ
ＱＺのしきい値電圧を下げた事によシ、第１のＭＯ８−
Ｆ’ＥＴＱＩのゲート電位も低い電位にフラングされ、
過電圧保護能力が向上する。
以上の様にしきい値電圧の低いＭＯ８−ＦＥＴＱＺを保
護素子として使用する事により、過電圧保護能力の高い
Ｍｓｓ−ＦＥＴ集積回路装置が得られる。なお、第３図
の実施例において、フィールド酸化膜ｆ：薄くするのに
ペリットコンタクトのスルーホール形成時に同時にエツ
チングず１ば、工程を増やす事なくフィールド酸化膜が
薄くできる。
護素子として使用する事により、過電圧保護能力の高い
Ｍｓｓ−ＦＥＴ集積回路装置が得られる。なお、第３図
の実施例において、フィールド酸化膜ｆ：薄くするのに
ペリットコンタクトのスルーホール形成時に同時にエツ
チングず１ば、工程を増やす事なくフィールド酸化膜が
薄くできる。
保護素子としてのＭＯ８−ＦＥＴのしきい値電圧金工げ
る手段は、第３図の実施例に限定されず、チャンネルス
トッパーの不純物濃度を保護素子としてのＭＯ８−ＦＥ
ＴＱＺに限って低くする事によっても実現できる。
る手段は、第３図の実施例に限定されず、チャンネルス
トッパーの不純物濃度を保護素子としてのＭＯ８−ＦＥ
ＴＱＺに限って低くする事によっても実現できる。
第１図は従来例及び本発明の一実施例に共通な入力保護
装置の回路図、第２図（ａ）は従来のＭＯＳ−ＦＥＴ集
積回路装置の入力保護装置における保護用寄生ＭＯ８−
ＦＥＴを示す平面図、同図（ｂ）はそのＡ −Ａ、 ’
矢視断面図、第３図（ａ）は本発明の一実施例における
同様な保護用寄生ＭＯ８−ＦＥＴの平面図、同図（ｂ）
はそのＢ−Ｂ’矢視断面図、第４図は従来例及び本発明
の一実施例における入力保護装置の電圧−電流特性を示
す図である。 １・・・・・・入力端子、２・・・・・・拡散層領域、
３・・・・・・金属配線（又は多結晶半導体配線）、４
・・・・・・層間絶縁膜、５・−・・・・熱酸化膜、６
・・−・・・半導体基板、７・・・・・・エツチングさ
れた領域。 躬 ２図 一夕 ２ （ａ）（ｂ） 第 ３ 図 第４ 図
装置の回路図、第２図（ａ）は従来のＭＯＳ−ＦＥＴ集
積回路装置の入力保護装置における保護用寄生ＭＯ８−
ＦＥＴを示す平面図、同図（ｂ）はそのＡ −Ａ、 ’
矢視断面図、第３図（ａ）は本発明の一実施例における
同様な保護用寄生ＭＯ８−ＦＥＴの平面図、同図（ｂ）
はそのＢ−Ｂ’矢視断面図、第４図は従来例及び本発明
の一実施例における入力保護装置の電圧−電流特性を示
す図である。 １・・・・・・入力端子、２・・・・・・拡散層領域、
３・・・・・・金属配線（又は多結晶半導体配線）、４
・・・・・・層間絶縁膜、５・−・・・・熱酸化膜、６
・・−・・・半導体基板、７・・・・・・エツチングさ
れた領域。 躬 ２図 一夕 ２ （ａ）（ｂ） 第 ３ 図 第４ 図
Claims (1)
- 【特許請求の範囲】 （１）入力信号が加えられる入力ＭＯ８−ＦＥＴのゲー
ト端子に過電圧の前記入力信号に対し前記入力ＭＯ８−
ＦＥＴを保護する保護用寄生ＭＯ８−ＦＥＴが接続しで
あるＭＯＳ−ＦＥＴ集積回路装置において、前記保護用
寄生ＭＯ８−ＦＥＴのしきい値電圧がその他の寄生ＭＯ
８−１”ＥＴのしきい値電圧より低く前記入力ＭＯ８−
ＦＥＴのしきい値電圧より高いことを特徴とするＭＯＳ
−ＦＥＴ集積回路装置。 （２、特許請求の範囲第１項記載のＭＯＳ−ＦＥＴ集−
ＦＥＴ集積回路装置。 （３）特許請求の範囲第１項記載のＭＯＳ−ＦＥＴ集積
回路装置において、チャンネルストッパノ不純物は前記
保護用ＭＯ８−ＦＥＴの周辺領域において他の領域にお
けるよりも濃度が低いことを特徴とするＭＯＳ−Ｆ’Ｅ
Ｔ集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58161405A JPS6053070A (ja) | 1983-09-02 | 1983-09-02 | Ｍｏｓ−ｆｅｔ集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58161405A JPS6053070A (ja) | 1983-09-02 | 1983-09-02 | Ｍｏｓ−ｆｅｔ集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6053070A true JPS6053070A (ja) | 1985-03-26 |
Family
ID=15734462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58161405A Pending JPS6053070A (ja) | 1983-09-02 | 1983-09-02 | Ｍｏｓ−ｆｅｔ集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6053070A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS634666A (ja) * | 1986-06-25 | 1988-01-09 | Hitachi Ltd | 半導体集積回路装置 |
| US5148250A (en) * | 1988-08-16 | 1992-09-15 | Siemens Aktiengesellschaft | Bipolar transistor as protective element for integrated circuits |
| JPH05121670A (ja) * | 1991-10-25 | 1993-05-18 | Nec Corp | 半導体入力保護装置 |
| JPH08130253A (ja) * | 1994-10-31 | 1996-05-21 | Nec Corp | 半導体集積回路装置及びその製造方法 |
-
1983
- 1983-09-02 JP JP58161405A patent/JPS6053070A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS634666A (ja) * | 1986-06-25 | 1988-01-09 | Hitachi Ltd | 半導体集積回路装置 |
| US5148250A (en) * | 1988-08-16 | 1992-09-15 | Siemens Aktiengesellschaft | Bipolar transistor as protective element for integrated circuits |
| JPH05121670A (ja) * | 1991-10-25 | 1993-05-18 | Nec Corp | 半導体入力保護装置 |
| JPH08130253A (ja) * | 1994-10-31 | 1996-05-21 | Nec Corp | 半導体集積回路装置及びその製造方法 |
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