JPH03196677A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH03196677A JPH03196677A JP1339638A JP33963889A JPH03196677A JP H03196677 A JPH03196677 A JP H03196677A JP 1339638 A JP1339638 A JP 1339638A JP 33963889 A JP33963889 A JP 33963889A JP H03196677 A JPH03196677 A JP H03196677A
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- JP
- Japan
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- input
- gate oxide
- oxide film
- circuit
- stage circuit
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- Pending
Links
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に係り、特にＭＯＳＦＥＴの静電破
壊対策を設けた半導体装置に関する。
壊対策を設けた半導体装置に関する。
最近、半導体集積回路は、ますます大容量化し、それに
並行して高速化が進んでいる。そして、高速化を図るた
めに、充放電能力を高める必要性から、ゲート酸化膜厚
はますます薄くなってきている。しかしながら、一般に
ゲート酸化膜厚が薄くなることによって、静電破壊が生
じやすくなる。
並行して高速化が進んでいる。そして、高速化を図るた
めに、充放電能力を高める必要性から、ゲート酸化膜厚
はますます薄くなってきている。しかしながら、一般に
ゲート酸化膜厚が薄くなることによって、静電破壊が生
じやすくなる。
そこで、従来この種の金槁酸化物半導体（ＭＯＳ）電界
効果トランジスタＣＦＥＴ）を用いた静を破壊対策とし
て、第３図に示す入力初段回路９が用いられていた。第
３図において、ポリシリ抵抗１と、拡散層抵抗２と、拡
散層等の寄生容量３．４と、Ｎ型ＭＯ８ＦＥＴ ５．６
とが示されている。
効果トランジスタＣＦＥＴ）を用いた静を破壊対策とし
て、第３図に示す入力初段回路９が用いられていた。第
３図において、ポリシリ抵抗１と、拡散層抵抗２と、拡
散層等の寄生容量３．４と、Ｎ型ＭＯ８ＦＥＴ ５．６
とが示されている。
さらに、ダイオード７を含めて、入力初段回路９となり
、バッド８が接続される。次の入力初段回路１０にはＣ
ＭＯ８−ＦＥＴ１２．１３があり、内部回路１１にはＣ
ＭＯ８−ＦＥＴ １４．１５がある。
、バッド８が接続される。次の入力初段回路１０にはＣ
ＭＯ８−ＦＥＴ１２．１３があり、内部回路１１にはＣ
ＭＯ８−ＦＥＴ １４．１５がある。
さて、ＭＯＳＦＥＴ５のドレインは電源電位ＶＫ。
ゲートは接地電位Ｇに、それぞれ接続され、ＭＯＳＦＥ
Ｔ６のソースとゲートとは接地電位ＧＫ接続されている
。抵抗１．２及び寄生容量３．４は、いずれも静電気等
のサージ電圧が入力されたとき忙、ピーク電圧を抑える
ためのものであり、Ｎ型ＭＯ８ＦＥＴ ５．６はサージ
電圧の電荷をＭＯＳＦＥＴのブレイクダウンにより、電
源電位Ｖまたは接地電位ＧＫ逃がすためのものである。
Ｔ６のソースとゲートとは接地電位ＧＫ接続されている
。抵抗１．２及び寄生容量３．４は、いずれも静電気等
のサージ電圧が入力されたとき忙、ピーク電圧を抑える
ためのものであり、Ｎ型ＭＯ８ＦＥＴ ５．６はサージ
電圧の電荷をＭＯＳＦＥＴのブレイクダウンにより、電
源電位Ｖまたは接地電位ＧＫ逃がすためのものである。
前述した様に、入力保護回路はサージ電圧のピークを抑
えて電荷の逃げ道を設けることが基本であるから、ゲー
ト酸化膜が薄くなればなるほど、抵抗１．２を大きくし
たり、寄生容量３，４を大きくしなければならない。
えて電荷の逃げ道を設けることが基本であるから、ゲー
ト酸化膜が薄くなればなるほど、抵抗１．２を大きくし
たり、寄生容量３，４を大きくしなければならない。
前述したように、従来例では、ゲート酸化膜が薄くなる
と入力保護回路９及び入力初段回路１００Ｍ０８ＦＥＴ
のゲート破壊が起こる危険性が高まる。そこで、入力保
：Ｉ！＃回路９内の寄生容量３．４及び抵抗１．２を増
大させると、＃電耐圧は向上できるが、入力初段回路１
０に入力されるべき波形が、寄生容ｉ３．４及び抵抗１
．２によってなまってし１い、入力初段回路９の応答が
悪くなるという欠点がある。
と入力保護回路９及び入力初段回路１００Ｍ０８ＦＥＴ
のゲート破壊が起こる危険性が高まる。そこで、入力保
：Ｉ！＃回路９内の寄生容量３．４及び抵抗１．２を増
大させると、＃電耐圧は向上できるが、入力初段回路１
０に入力されるべき波形が、寄生容ｉ３．４及び抵抗１
．２によってなまってし１い、入力初段回路９の応答が
悪くなるという欠点がある。
本発明の目的は、入力初段回路の応答特性を低下させず
に、静電耐圧を向上させた半導体装置を提供することに
ある。
に、静電耐圧を向上させた半導体装置を提供することに
ある。
本発明の半導体装置の構成は、半導体基板上のパッドに
接続された入出力回路を構成するＭＯＳＦＥＴのゲート
酸化膜が、前記基板上の他のＭＯＳＦＥＴのゲート酸化
膜よりも厚く形成されていることを特徴とする。
接続された入出力回路を構成するＭＯＳＦＥＴのゲート
酸化膜が、前記基板上の他のＭＯＳＦＥＴのゲート酸化
膜よりも厚く形成されていることを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の半導体装置を示す回路図で
ある。
ある。
第１図において、本実施例が、第３図の従来例と異なる
点は、入力保護回路９を構成するＭＯ８Ｆ Ｅ Ｔ ５
’、 ６’、及び入力初段回路１０を構成するＭＯＳＦ
ＥＴ １２’、１３’が、他の内部回路１１を構成する
ＭＯＳＦＥＴ １４．１５等のゲート酸化膜より厚くな
っていることである。第１図では、ゲート酸化膜の厚さ
の違いを（ＭＯＳＦＥＴ） の表記の違いで表わして
いる。第１図では、入力保護回路９゜及び入力初段回路
１０を構成するＭＯＳＦＥＴのゲート酸化膜を、他より
厚くすることＫより、静電気によるゲート酸化膜破壊の
耐性を向上させている。
点は、入力保護回路９を構成するＭＯ８Ｆ Ｅ Ｔ ５
’、 ６’、及び入力初段回路１０を構成するＭＯＳＦ
ＥＴ １２’、１３’が、他の内部回路１１を構成する
ＭＯＳＦＥＴ １４．１５等のゲート酸化膜より厚くな
っていることである。第１図では、ゲート酸化膜の厚さ
の違いを（ＭＯＳＦＥＴ） の表記の違いで表わして
いる。第１図では、入力保護回路９゜及び入力初段回路
１０を構成するＭＯＳＦＥＴのゲート酸化膜を、他より
厚くすることＫより、静電気によるゲート酸化膜破壊の
耐性を向上させている。
従って、入力保護回路９の抵抗１．２及び寄生容量３．
４を増大させることなく、静電気耐性が維持でき、また
、他の内部回路１１のゲート酸化膜は薄くしているので
、内部回路１１の高速性を失うことはない。もちろん、
第１図で入力報護回Ａ！ｉ！Ｉ９もしくは入力初段回路
１０を構成するＭＯＳＦＥＴの一部に限定して、ゲート
酸化膜を厚くしてもかまわない。
４を増大させることなく、静電気耐性が維持でき、また
、他の内部回路１１のゲート酸化膜は薄くしているので
、内部回路１１の高速性を失うことはない。もちろん、
第１図で入力報護回Ａ！ｉ！Ｉ９もしくは入力初段回路
１０を構成するＭＯＳＦＥＴの一部に限定して、ゲート
酸化膜を厚くしてもかまわない。
ところで、ゲート酸化膜を厚くしたり薄くしたりする製
造法は、最初に入力保護回路９もしくは入力初段回路１
０を構成するＭＯ８ＦＥＴ以外の内部回路に用いるゲー
ト酸化膜の厚さつまり薄い酸化膜を熱成長で規定の厚さ
にし、その後フォトレジストを塗布し、入力保護回路９
もしくは入力初段回路１０を構成するＭＯＳＦＥＴの部
分のみフォトレジストが除去されるようＫＬ、その時点
で熱成長させると前記フォトレジストが除去された所だ
け、ゲート酸化膜が成長し、厚くなることを利用する。
造法は、最初に入力保護回路９もしくは入力初段回路１
０を構成するＭＯ８ＦＥＴ以外の内部回路に用いるゲー
ト酸化膜の厚さつまり薄い酸化膜を熱成長で規定の厚さ
にし、その後フォトレジストを塗布し、入力保護回路９
もしくは入力初段回路１０を構成するＭＯＳＦＥＴの部
分のみフォトレジストが除去されるようＫＬ、その時点
で熱成長させると前記フォトレジストが除去された所だ
け、ゲート酸化膜が成長し、厚くなることを利用する。
第２図は本発明の他の実施例の半導体装置を示す回路図
である。
である。
第２図において、本実施例で１ま、内部回＠２０からの
信号は、出力トランジスタ２２．２３を通って、出力バ
ッド２１から出力される。出力端子に接続される出力ト
ランジスタ１９′ｔａ：＄Ｉ成するＭＯ８ＦＥＴ２２．
２３のゲート酸化膜は、他の内部ＭＯ５ＦＥＴ ２４
、２５ 、２６ 、２７のゲート酸化膜より厚くしであ
る。従って、出力端子に接続される出力トランジスタ１
９に対する静電気によるゲート酸化膜破壊の耐性が向上
できる。
信号は、出力トランジスタ２２．２３を通って、出力バ
ッド２１から出力される。出力端子に接続される出力ト
ランジスタ１９′ｔａ：＄Ｉ成するＭＯ８ＦＥＴ２２．
２３のゲート酸化膜は、他の内部ＭＯ５ＦＥＴ ２４
、２５ 、２６ 、２７のゲート酸化膜より厚くしであ
る。従って、出力端子に接続される出力トランジスタ１
９に対する静電気によるゲート酸化膜破壊の耐性が向上
できる。
以上、本発明の実施例の半導体装置は、半流体基板に形
成されたＭＯＳＦＥＴを含む半導体装置において、入力
端子に接続される入力保護回路または入力初段回路を構
成するＭＯＳＦＥＴ 、もしくは出力端子に接続される
出力トランジスタを構成するＭＯＳＦＥＴのゲート酸化
膜を、他の内部ＭＯ８ＦＥＴより厚くしているという相
違点を有する。
成されたＭＯＳＦＥＴを含む半導体装置において、入力
端子に接続される入力保護回路または入力初段回路を構
成するＭＯＳＦＥＴ 、もしくは出力端子に接続される
出力トランジスタを構成するＭＯＳＦＥＴのゲート酸化
膜を、他の内部ＭＯ８ＦＥＴより厚くしているという相
違点を有する。
以上説明したように、本発明は、例えば入力端子及び出
力端子に接続される入力保護回路、もしくは入力初段回
路または出力トランジスタを構成するＭＯＳＦＥＴのゲ
ート酸化膜を他の内部ＭＯ８Ｆ、ＥＴのゲート酸化膜よ
り厚くすること釦より、抵抗や容量等を増やすことなく
、静電破壊に対する耐圧を維持できる効果がある。
力端子に接続される入力保護回路、もしくは入力初段回
路または出力トランジスタを構成するＭＯＳＦＥＴのゲ
ート酸化膜を他の内部ＭＯ８Ｆ、ＥＴのゲート酸化膜よ
り厚くすること釦より、抵抗や容量等を増やすことなく
、静電破壊に対する耐圧を維持できる効果がある。
もちろん、本発明は、他の内部回路は、ゲート酸化膜を
薄くした捷まなので、高速性は維持できる。
薄くした捷まなので、高速性は維持できる。
ィオード、８・・・・・・入力パッド、２１・・・・・
・出力パッド、１・・・・・ポリシリコン抵抗、２・・
・・・拡散層抵抗。
・出力パッド、１・・・・・ポリシリコン抵抗、２・・
・・・拡散層抵抗。
Claims (1)
- 半導体基板上のパッドに接続された入出力回路を構成す
るＭＯＳＦＥＴのゲート酸化膜が、前記基板上の他のＭ
ＯＳＦＥＴのゲート酸化膜よりも厚く形成されているこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1339638A JPH03196677A (ja) | 1989-12-26 | 1989-12-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1339638A JPH03196677A (ja) | 1989-12-26 | 1989-12-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03196677A true JPH03196677A (ja) | 1991-08-28 |
Family
ID=18329391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1339638A Pending JPH03196677A (ja) | 1989-12-26 | 1989-12-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03196677A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0465877A (ja) * | 1990-07-06 | 1992-03-02 | Toshiba Corp | 半導体装置 |
| JPH05267658A (ja) * | 1992-02-19 | 1993-10-15 | Nec Corp | Ｃｍｏｓ半導体集積回路 |
| US5349227A (en) * | 1991-10-25 | 1994-09-20 | Nec Corporation | Semiconductor input protective device against external surge voltage |
| JPH09270493A (ja) * | 1996-04-03 | 1997-10-14 | Lg Semicon Co Ltd | 能動素子保護構造およびその構造の形成方法 |
| US6972446B1 (en) * | 1997-02-26 | 2005-12-06 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device and flash EEPROM |
| JP2009283610A (ja) * | 2008-05-21 | 2009-12-03 | Elpida Memory Inc | Ｅｓｄ保護回路 |
| US8094846B2 (en) | 2006-12-18 | 2012-01-10 | Epcos Pte Ltd. | Deep sub-micron MOS preamplifier with thick-oxide input stage transistor |
-
1989
- 1989-12-26 JP JP1339638A patent/JPH03196677A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0465877A (ja) * | 1990-07-06 | 1992-03-02 | Toshiba Corp | 半導体装置 |
| US5349227A (en) * | 1991-10-25 | 1994-09-20 | Nec Corporation | Semiconductor input protective device against external surge voltage |
| JPH05267658A (ja) * | 1992-02-19 | 1993-10-15 | Nec Corp | Ｃｍｏｓ半導体集積回路 |
| JPH09270493A (ja) * | 1996-04-03 | 1997-10-14 | Lg Semicon Co Ltd | 能動素子保護構造およびその構造の形成方法 |
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| US8094846B2 (en) | 2006-12-18 | 2012-01-10 | Epcos Pte Ltd. | Deep sub-micron MOS preamplifier with thick-oxide input stage transistor |
| JP2009283610A (ja) * | 2008-05-21 | 2009-12-03 | Elpida Memory Inc | Ｅｓｄ保護回路 |
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