JPH05109291A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH05109291A JPH05109291A JP26490891A JP26490891A JPH05109291A JP H05109291 A JPH05109291 A JP H05109291A JP 26490891 A JP26490891 A JP 26490891A JP 26490891 A JP26490891 A JP 26490891A JP H05109291 A JPH05109291 A JP H05109291A
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- supply voltage
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Abstract
(57)【要約】
【目的】電源電圧変動による誤書込みや誤消去を防止し
て高信頼性化を図ったコマンド方式のＥＥＰＲＯＭを提
供することを目的とする。 【構成】メモリセルアレイ１に対する各種動作命令を入
力データに応じて発生保持する命令レジスタ４を有し、
データ書込み或いは消去動作中に電源電圧検知回路６が
電源電圧異常を検出すると、その出力より命令レジスタ
４をリセットするように構成して、誤書込みや誤消去を
防止した。
て高信頼性化を図ったコマンド方式のＥＥＰＲＯＭを提
供することを目的とする。 【構成】メモリセルアレイ１に対する各種動作命令を入
力データに応じて発生保持する命令レジスタ４を有し、
データ書込み或いは消去動作中に電源電圧検知回路６が
電源電圧異常を検出すると、その出力より命令レジスタ
４をリセットするように構成して、誤書込みや誤消去を
防止した。
Description
【０００１】
【産業上の利用分野】本発明は、電荷蓄積層と制御ゲー
トが積層形成された電気的書き替え可能なメモリセルを
用いた不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に関す
る。
トが積層形成された電気的書き替え可能なメモリセルを
用いた不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に関す
る。
【０００２】
【従来の技術】従来よりＥＥＰＲＯＭの中で、動作モー
ドを入力データによって決定する方式（コマンド方式）
のものが知られている。例えばＮＡＮＤセル型ＥＥＰＲ
ＯＭでは、データ書き込み，データ消去，書込み後のベ
リファイ読出し、リセット等のコマンドがある。これら
のコマンドは、入力データの一部として外部から取り込
まれて、命令レジスタに保持される。
ドを入力データによって決定する方式（コマンド方式）
のものが知られている。例えばＮＡＮＤセル型ＥＥＰＲ
ＯＭでは、データ書き込み，データ消去，書込み後のベ
リファイ読出し、リセット等のコマンドがある。これら
のコマンドは、入力データの一部として外部から取り込
まれて、命令レジスタに保持される。
【０００３】例えばデータ書込みの場合、書込みコマン
ドがまず入力されて命令レジスタに保持され、引続き１
ページ分の書込みデータが、データ入出力バッファに取
り込まれる。その後、一定の時間（書込み時間）をまっ
てリセットコマンドが入力されるとデータ書込みモード
が終了することになる。リセットコマンドが入力されな
い限り、ＥＥＰＲＯＭは書込みモードにある。
ドがまず入力されて命令レジスタに保持され、引続き１
ページ分の書込みデータが、データ入出力バッファに取
り込まれる。その後、一定の時間（書込み時間）をまっ
てリセットコマンドが入力されるとデータ書込みモード
が終了することになる。リセットコマンドが入力されな
い限り、ＥＥＰＲＯＭは書込みモードにある。
【０００４】ところでＮＡＮＤセル型ＥＥＰＲＯＭでは
通常、内部昇圧回路を用いて書込みや消去に必要な高電
圧Ｖpp（〜２０Ｖ），中間電圧ＶM （〜１０Ｖ）等が発
生される。データ書込み動作は、書き込むべきセルの制
御ゲートに高電圧Ｖppを印加した状態で、ビット線に中
間電圧ＶM を印加するとデータ“０”書込みとなり、ビ
ット線を接地すると浮遊ゲートにトンネル注入がなされ
るデータ“１”書込みとなる。この書込み動作におい
て、高電圧Ｖppや中間電圧ＶM の変化が許容範囲を越え
るとデータの書込みが不十分になったり、場合によって
は誤書込みが生じる。
通常、内部昇圧回路を用いて書込みや消去に必要な高電
圧Ｖpp（〜２０Ｖ），中間電圧ＶM （〜１０Ｖ）等が発
生される。データ書込み動作は、書き込むべきセルの制
御ゲートに高電圧Ｖppを印加した状態で、ビット線に中
間電圧ＶM を印加するとデータ“０”書込みとなり、ビ
ット線を接地すると浮遊ゲートにトンネル注入がなされ
るデータ“１”書込みとなる。この書込み動作におい
て、高電圧Ｖppや中間電圧ＶM の変化が許容範囲を越え
るとデータの書込みが不十分になったり、場合によって
は誤書込みが生じる。
【０００５】またデータ消去時は、メモリセルアレイが
形成されるｐ型ウェルや基板に高電圧Ｖppが印加され、
選択された制御ゲートに０Ｖ、非選択制御ゲートにＶpp
が印加される。これにより、選択セルで浮遊ゲートの電
子が基板に放出される。この消去動作に於いても、高電
圧Ｖppが正常に出力されないと、消去が出来なかったり
する。
形成されるｐ型ウェルや基板に高電圧Ｖppが印加され、
選択された制御ゲートに０Ｖ、非選択制御ゲートにＶpp
が印加される。これにより、選択セルで浮遊ゲートの電
子が基板に放出される。この消去動作に於いても、高電
圧Ｖppが正常に出力されないと、消去が出来なかったり
する。
【０００６】
【発明が解決しようとする課題】従ってコマンド方式の
ＥＥＰＲＯＭでは、データ書込みやデータ消去動作中に
電源電圧が許容範囲を越えても、外部からリセットコマ
ンドが入力されない限りその動作が終了しないので、誤
ったデータが記憶されるという問題があった。
ＥＥＰＲＯＭでは、データ書込みやデータ消去動作中に
電源電圧が許容範囲を越えても、外部からリセットコマ
ンドが入力されない限りその動作が終了しないので、誤
ったデータが記憶されるという問題があった。
【０００７】本発明はこの様な事情を考慮してなされた
もので、電源電圧変動による誤書込みや誤消去を防止し
て高信頼性化を図ったコマンド方式のＥＥＰＲＯＭを提
供することを目的とする。
もので、電源電圧変動による誤書込みや誤消去を防止し
て高信頼性化を図ったコマンド方式のＥＥＰＲＯＭを提
供することを目的とする。
【０００８】
【課題を解決するための手段】本発明に係るＥＥＰＲＯ
Ｍは、メモリセルアレイに対する各種動作命令を入力デ
ータに応じて発生保持する命令レジスタを有すると共
に、電源電圧の異常を検出して命令レジスタをリセット
する手段を備えたことを特徴とする。
Ｍは、メモリセルアレイに対する各種動作命令を入力デ
ータに応じて発生保持する命令レジスタを有すると共
に、電源電圧の異常を検出して命令レジスタをリセット
する手段を備えたことを特徴とする。
【０００９】
【作用】本発明によると、電源電圧が許容範囲を越えた
時にはコマンドが記憶された命令レジスタが自動的にリ
セットされて、データ書込みや消去動作ができない状態
にされる。従って誤書込みや誤消去が防止されて、ＥＥ
ＰＲＯＭの高信頼性が確保される。
時にはコマンドが記憶された命令レジスタが自動的にリ
セットされて、データ書込みや消去動作ができない状態
にされる。従って誤書込みや誤消去が防止されて、ＥＥ
ＰＲＯＭの高信頼性が確保される。
【００１０】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。
説明する。
【００１１】図１は、本発明の一実施例に係るＥＥＰＲ
ＯＭの全体のブロック構成である。１はメモリセルアレ
イ、２はメモリセルアレイ１中のビット線を選択制御す
るビット線制御回路、３はメモリセルアレイ１中の制御
ゲートを選択制御する制御ゲート制御回路、４は書込
み，読出しデータの入出力およびコマンドデータの入力
を行うをデータ入出力バッファ、５はコマンドデータを
保持する命令レジスタ、６は電源電圧検出回路、７はア
ドレスデータを取り込むアドレスバッファ、８はデータ
書込みや消去に用いられる高電圧や中間電圧を発生させ
る昇圧回路、９，１０はそれぞれ命令レジスタ５からの
命令を受けて消去および書込み時のクロックを発生する
クロック発生回路である。
ＯＭの全体のブロック構成である。１はメモリセルアレ
イ、２はメモリセルアレイ１中のビット線を選択制御す
るビット線制御回路、３はメモリセルアレイ１中の制御
ゲートを選択制御する制御ゲート制御回路、４は書込
み，読出しデータの入出力およびコマンドデータの入力
を行うをデータ入出力バッファ、５はコマンドデータを
保持する命令レジスタ、６は電源電圧検出回路、７はア
ドレスデータを取り込むアドレスバッファ、８はデータ
書込みや消去に用いられる高電圧や中間電圧を発生させ
る昇圧回路、９，１０はそれぞれ命令レジスタ５からの
命令を受けて消去および書込み時のクロックを発生する
クロック発生回路である。
【００１２】電源電圧検出回路６が電源電圧の異常を検
出すると、その検出出力によって命令レジスタ５および
データ入出力バッファ４がリセットされ、また命令レジ
スタ５のリセットの結果としてクロック発生回路９，１
０もリセットされる。その詳細は後に説明する。メモリ
セルアレイ１は、この実施例ではＮＡＮＤセル型であっ
て、その要部構成を示すと図２〜図４のようになってい
る。図２がＮＡＮＤセルを示す平面図であり、図３(a)
(b) はそのＡ−Ａ′，Ｂ−Ｂ′断面図である。図４はＮ
ＡＮＤセルの等価回路である。
出すると、その検出出力によって命令レジスタ５および
データ入出力バッファ４がリセットされ、また命令レジ
スタ５のリセットの結果としてクロック発生回路９，１
０もリセットされる。その詳細は後に説明する。メモリ
セルアレイ１は、この実施例ではＮＡＮＤセル型であっ
て、その要部構成を示すと図２〜図４のようになってい
る。図２がＮＡＮＤセルを示す平面図であり、図３(a)
(b) はそのＡ−Ａ′，Ｂ−Ｂ′断面図である。図４はＮ
ＡＮＤセルの等価回路である。
【００１３】この実施例では、４個のメモリセルＭ1 〜
Ｍ4 がそれらのソース，ドレイン拡散層を隣接するもの
同士で共用する形で直列接続されてＮＡＮＤセルを構成
している。この様なＮＡＮＤセルがマトリクス配列され
てセルアレイが構成される。ＮＡＮＤセルの一端のドレ
インは選択ゲートＳＧ1 を介してビット線ＢＬに接続さ
れ、他端のソースは、選択ゲートＳＧ2 を介して共通ソ
ース線（接地線）に接続されている。各メモリセルの制
御ゲートＣＧ1 〜ＣＧ4 は、ビット線ＢＬと交差する方
向に配設されてワード線ＷＬとなる。
Ｍ4 がそれらのソース，ドレイン拡散層を隣接するもの
同士で共用する形で直列接続されてＮＡＮＤセルを構成
している。この様なＮＡＮＤセルがマトリクス配列され
てセルアレイが構成される。ＮＡＮＤセルの一端のドレ
インは選択ゲートＳＧ1 を介してビット線ＢＬに接続さ
れ、他端のソースは、選択ゲートＳＧ2 を介して共通ソ
ース線（接地線）に接続されている。各メモリセルの制
御ゲートＣＧ1 〜ＣＧ4 は、ビット線ＢＬと交差する方
向に配設されてワード線ＷＬとなる。
【００１４】この実施例では、４個のメモリセルで一つ
のＮＡＮＤセルを構成しているが、一般に２のｎ乗個
（ｎ＝１，２，…）のメモリセルで一つのＮＡＮＤセル
を構成することができる。
のＮＡＮＤセルを構成しているが、一般に２のｎ乗個
（ｎ＝１，２，…）のメモリセルで一つのＮＡＮＤセル
を構成することができる。
【００１５】具体的なメモリセル構造は、図３に示す通
りである。ｎ型シリコン基板１１にｐ型ウェル１１′が
形成され、このｐ型ウェル１１′にメモリセルが配列形
成されている。周辺回路は、メモリセルとは別のｐ型ウ
ェルに形成されることになる。ｐ型ウェル１１′の素子
分離絶縁膜１２で囲まれた領域に４個のメモリセルと１
個の選択ゲートが形成されている。
りである。ｎ型シリコン基板１１にｐ型ウェル１１′が
形成され、このｐ型ウェル１１′にメモリセルが配列形
成されている。周辺回路は、メモリセルとは別のｐ型ウ
ェルに形成されることになる。ｐ型ウェル１１′の素子
分離絶縁膜１２で囲まれた領域に４個のメモリセルと１
個の選択ゲートが形成されている。
【００１６】各メモリセルは、ｐ型ウェル１１′上に５
〜２０nmの熱酸化膜からなる第１ゲート絶縁膜１３1 を
介して形成された５０〜４００nmの第１層多結晶シリコ
ンにより浮遊ゲート１４（１４1 〜１４4 ) が形成さ
れ、この上に１５〜４０nmの熱酸化膜からなる第２ゲー
ト絶縁膜１５を介して形成された１００〜４００nmの第
２層多結晶シリコンにより制御ゲート１６（１６1 〜１
６4 ）が形成されている。各メモリセルのソース，ドレ
イン拡散層となるｎ型層１９は、隣接するもの同士で共
用する形で、４個のメモリセルが直列接続されている。
〜２０nmの熱酸化膜からなる第１ゲート絶縁膜１３1 を
介して形成された５０〜４００nmの第１層多結晶シリコ
ンにより浮遊ゲート１４（１４1 〜１４4 ) が形成さ
れ、この上に１５〜４０nmの熱酸化膜からなる第２ゲー
ト絶縁膜１５を介して形成された１００〜４００nmの第
２層多結晶シリコンにより制御ゲート１６（１６1 〜１
６4 ）が形成されている。各メモリセルのソース，ドレ
イン拡散層となるｎ型層１９は、隣接するもの同士で共
用する形で、４個のメモリセルが直列接続されている。
【００１７】ＮＡＮＤセルのソース側端部には、ｐ型ウ
ェル１１′上に５〜４０nmの熱酸化膜からなるゲート絶
縁膜１３2 を介して第１層多結晶シリコンにより形成さ
れたゲート電極１４5 ，１４6 をもつ選択ゲートが形成
されている。ここでゲート絶縁膜１３2 は第１のゲート
絶縁膜１３1 と同じでもよい。ゲート電極１４5 ，１４
6 には第２多結晶シリコン膜による配線１６5 ，１６6
が重ねて配設されている。これらゲート電極１４5 と１
６5 ，１４6 と１６6 は、所定間隔毎にスルーホールで
接続されて、低抵抗化される。
ェル１１′上に５〜４０nmの熱酸化膜からなるゲート絶
縁膜１３2 を介して第１層多結晶シリコンにより形成さ
れたゲート電極１４5 ，１４6 をもつ選択ゲートが形成
されている。ここでゲート絶縁膜１３2 は第１のゲート
絶縁膜１３1 と同じでもよい。ゲート電極１４5 ，１４
6 には第２多結晶シリコン膜による配線１６5 ，１６6
が重ねて配設されている。これらゲート電極１４5 と１
６5 ，１４6 と１６6 は、所定間隔毎にスルーホールで
接続されて、低抵抗化される。
【００１８】ここで、各メモリセルの浮遊ゲート１４1
〜１４4 と制御ゲート１６1 〜１６4 、および選択ゲー
トのゲート電極１４5 ，１５6 と配線１６5 ，１６6
は、チャネル長方向については同一エッチングマスクを
用いてパターニングして揃えられている。ソース，ドレ
イン拡散層となるｎ型層１９は、これらの電極をマスク
として、砒素またはリンのイオン注入により形成されて
いる。
〜１４4 と制御ゲート１６1 〜１６4 、および選択ゲー
トのゲート電極１４5 ，１５6 と配線１６5 ，１６6
は、チャネル長方向については同一エッチングマスクを
用いてパターニングして揃えられている。ソース，ドレ
イン拡散層となるｎ型層１９は、これらの電極をマスク
として、砒素またはリンのイオン注入により形成されて
いる。
【００１９】素子形成された基板上は、ＣＶＤ絶縁膜１
７により覆われ、この上にＡｌ膜によりビット線１８が
配設される。ＮＡＮＤセルの一端のドレインは、選択ゲ
ートを介することなく、直接このビット線１８に接続さ
れている。
７により覆われ、この上にＡｌ膜によりビット線１８が
配設される。ＮＡＮＤセルの一端のドレインは、選択ゲ
ートを介することなく、直接このビット線１８に接続さ
れている。
【００２０】この様な構成において、各メモリセルの浮
遊ゲート１４と基板間の結合容量Ｃ1 は、浮遊ゲート１
４と制御ゲート１６間の結合容量Ｃ2 に比べて小さく設
定されている。この関係は、図３(a) に示されるよう
に、浮遊ゲート１４を素子領域上から素子分離領域上に
延在させることにより得られている。
遊ゲート１４と基板間の結合容量Ｃ1 は、浮遊ゲート１
４と制御ゲート１６間の結合容量Ｃ2 に比べて小さく設
定されている。この関係は、図３(a) に示されるよう
に、浮遊ゲート１４を素子領域上から素子分離領域上に
延在させることにより得られている。
【００２１】図５は、電源電圧検知回路６の具体的な構
成である。抵抗Ｒ1 とＲ2 の直列回路およびその接続ノ
ードに接続されたＮＭＯＳトランジスタＱn1と抵抗Ｒ3
からなるインバータが電源電圧Ｖccの“Ｌ”レベル側の
異常検出回路部を構成している。抵抗Ｒ3 とＲ4 の直列
回路およびその接続ノードに接続されたＮＭＯＳトラン
ジスタＱn2と抵抗Ｒ6 からなるインバータが電源電圧Ｖ
ccの“Ｈ”レベル側の異常検出回路部を構成している。
一方のインバータの出力ノードＮ1 は、２段のＣＭＯＳ
インバータＩ1 ，Ｉ2 を介してＣＭＯＳＮＯＲゲートＧ
1 の一つ入力端子に接続され、他方のインバータの出力
ノードＮ2 は１段のＣＭＯＳインバータＩ3 を介してＮ
ＯＲゲートＧ1 のもう一つの入力端子に接続されてい
る。ＮＯＲゲートＧ1 の出力はインバータバッファＩ4
を介して、電源異常検出信号φabとして出力されように
なっている。抵抗Ｒ1 ，Ｒ2 ，Ｒ3 ，Ｒ4 は、次のよう
な関係に設定されている。 Ｒ1 ／Ｒ2 ＜Ｒ3 ／Ｒ4
成である。抵抗Ｒ1 とＲ2 の直列回路およびその接続ノ
ードに接続されたＮＭＯＳトランジスタＱn1と抵抗Ｒ3
からなるインバータが電源電圧Ｖccの“Ｌ”レベル側の
異常検出回路部を構成している。抵抗Ｒ3 とＲ4 の直列
回路およびその接続ノードに接続されたＮＭＯＳトラン
ジスタＱn2と抵抗Ｒ6 からなるインバータが電源電圧Ｖ
ccの“Ｈ”レベル側の異常検出回路部を構成している。
一方のインバータの出力ノードＮ1 は、２段のＣＭＯＳ
インバータＩ1 ，Ｉ2 を介してＣＭＯＳＮＯＲゲートＧ
1 の一つ入力端子に接続され、他方のインバータの出力
ノードＮ2 は１段のＣＭＯＳインバータＩ3 を介してＮ
ＯＲゲートＧ1 のもう一つの入力端子に接続されてい
る。ＮＯＲゲートＧ1 の出力はインバータバッファＩ4
を介して、電源異常検出信号φabとして出力されように
なっている。抵抗Ｒ1 ，Ｒ2 ，Ｒ3 ，Ｒ4 は、次のよう
な関係に設定されている。 Ｒ1 ／Ｒ2 ＜Ｒ3 ／Ｒ4
【００２２】この結果、インバータのノードＮ1 ，Ｎ2
の電源電圧Ｖccとの関係は、図６に示すようになる。電
源電圧Ｖccの比較的低い値Ｖccmin でＮＭＯＳトランジ
スタＱn1がオンになり、これより高い値Ｖccmax でＮＭ
ＯＳトランジスタＱn2がオンになる。
の電源電圧Ｖccとの関係は、図６に示すようになる。電
源電圧Ｖccの比較的低い値Ｖccmin でＮＭＯＳトランジ
スタＱn1がオンになり、これより高い値Ｖccmax でＮＭ
ＯＳトランジスタＱn2がオンになる。
【００２３】従って、インバータＩ1 〜Ｉ4 とＮＯＲゲ
ートＧ1によって、 Ｖccmin ＜Ｖcc＜Ｖccmax の電源電圧において、φabが“Ｌ”レベルになる。これ
が電源電圧が正常である許容範囲を示す。この範囲を外
れると、電源電圧異常としてφabが“Ｈ”レベル出力を
出すことになる。
ートＧ1によって、 Ｖccmin ＜Ｖcc＜Ｖccmax の電源電圧において、φabが“Ｌ”レベルになる。これ
が電源電圧が正常である許容範囲を示す。この範囲を外
れると、電源電圧異常としてφabが“Ｈ”レベル出力を
出すことになる。
【００２４】図７は、命令レジスタ５の構成例である。
データ入出力バッファ４からのコマンド出力Ｄcommand
、リセットコマンド信号φRESET 、電源電圧異常検出
信号φab、および電源立ち上げ時にリセット用に発生さ
れるパワーオン信号φPON を入力とし、これらがＣＭＯ
ＳＮＡＮＤゲートＧ2 とＣＭＯＳインバータＩ9 により
ＡＮＤ論理がとられる。すなわちコマンド出力Ｄcomman
d は、リセットコマンド信号φRESET 、電源電圧異常検
出信号φab、パワーオン信号φPON のすべてが“Ｌ”レ
ベルのときにこのレジスタに蓄えられ、リセットコマン
ド信号φRESET 、電源電圧異常検出信号φab、パワーオ
ン信号φPON のいずれかが“Ｈ”レベルになったときに
リセットされる。
データ入出力バッファ４からのコマンド出力Ｄcommand
、リセットコマンド信号φRESET 、電源電圧異常検出
信号φab、および電源立ち上げ時にリセット用に発生さ
れるパワーオン信号φPON を入力とし、これらがＣＭＯ
ＳＮＡＮＤゲートＧ2 とＣＭＯＳインバータＩ9 により
ＡＮＤ論理がとられる。すなわちコマンド出力Ｄcomman
d は、リセットコマンド信号φRESET 、電源電圧異常検
出信号φab、パワーオン信号φPON のすべてが“Ｌ”レ
ベルのときにこのレジスタに蓄えられ、リセットコマン
ド信号φRESET 、電源電圧異常検出信号φab、パワーオ
ン信号φPON のいずれかが“Ｈ”レベルになったときに
リセットされる。
【００２５】ＰＭＯＳトランジスタＱp1〜Ｑp4とＮＭＯ
ＳトランジスタＱn3〜Ｑn6は、ＣＭＯＳ転送ゲートを構
成している。ＣＭＯＳインバータＩ5 ，Ｉ6 、およびＩ
7 ，Ｉ8 がレジスタ部である。リセット用トランジスタ
としてＮＭＯＳトランジスタＱn7〜Ｑn12 が設けられて
いる。
ＳトランジスタＱn3〜Ｑn6は、ＣＭＯＳ転送ゲートを構
成している。ＣＭＯＳインバータＩ5 ，Ｉ6 、およびＩ
7 ，Ｉ8 がレジスタ部である。リセット用トランジスタ
としてＮＭＯＳトランジスタＱn7〜Ｑn12 が設けられて
いる。
【００２６】図８は、この命令レジスタの動作を示す波
形図である。レジスタ制御信号φw1が“Ｌ”レベル，／
φw1が“Ｈ”レベルとなり、φw2が“Ｈ”レベル，／φ
w2が“Ｌ”レベルとなって、コマンド情報Ｄcommand は
インバータＩ5 ，Ｉ6 で構成されるレジスタ部に入力さ
れる。その後、φw1が“Ｈ”レベル，／φw1が“Ｌ”レ
ベル、φw2が“Ｌ”レベル，／φw2が“Ｈ”レベルとな
ってその情報がラッチされて、φcommad として出力さ
れる。
形図である。レジスタ制御信号φw1が“Ｌ”レベル，／
φw1が“Ｈ”レベルとなり、φw2が“Ｈ”レベル，／φ
w2が“Ｌ”レベルとなって、コマンド情報Ｄcommand は
インバータＩ5 ，Ｉ6 で構成されるレジスタ部に入力さ
れる。その後、φw1が“Ｈ”レベル，／φw1が“Ｌ”レ
ベル、φw2が“Ｌ”レベル，／φw2が“Ｈ”レベルとな
ってその情報がラッチされて、φcommad として出力さ
れる。
【００２７】電源電圧異常検出信号φabが“Ｈ”レベル
になると、コマンド出力Ｄcommandの取り込みはＮＡＮ
ＤゲートＧ2 の部分で阻止され、またリセット用ＮＭＯ
ＳトランジスタＱn9，Ｑn12 がオンになって、命令レジ
スタはセットされる。
になると、コマンド出力Ｄcommandの取り込みはＮＡＮ
ＤゲートＧ2 の部分で阻止され、またリセット用ＮＭＯ
ＳトランジスタＱn9，Ｑn12 がオンになって、命令レジ
スタはセットされる。
【００２８】図９は、図１の昇圧回路８の具体的な構成
例である。ＮＭＯＳトランジスタＱn13 〜Ｑn22 とキャ
パシタＣ1 〜Ｃ5 により構成されるチャージポンプによ
る昇圧部は従来より広く用いられている。この実施例で
は、キャパシタＣ1 〜Ｃ5 の端子を駆動するクロックφ
p ，／φp の負荷を低減する目的で、各キャパシタＣ1
〜Ｃ5 毎にクロック入力端子にＣＭＯＳインバータＩ10
〜Ｉ14が設けられている。
例である。ＮＭＯＳトランジスタＱn13 〜Ｑn22 とキャ
パシタＣ1 〜Ｃ5 により構成されるチャージポンプによ
る昇圧部は従来より広く用いられている。この実施例で
は、キャパシタＣ1 〜Ｃ5 の端子を駆動するクロックφ
p ，／φp の負荷を低減する目的で、各キャパシタＣ1
〜Ｃ5 毎にクロック入力端子にＣＭＯＳインバータＩ10
〜Ｉ14が設けられている。
【００２９】図１０は、電源電圧Ｖccと昇圧された高電
圧Ｖppの関係を示す。高電圧Ｖppは高すぎても低すぎて
もメモリセルの書き込みや消去特性に悪影響を与えるた
め、許容範囲がある。この高電圧Ｖppの許容範囲から、
先に説明した電源電圧の許容範囲Ｖccmin ＜Ｖcc＜Ｖcc
max が決まることになる。
圧Ｖppの関係を示す。高電圧Ｖppは高すぎても低すぎて
もメモリセルの書き込みや消去特性に悪影響を与えるた
め、許容範囲がある。この高電圧Ｖppの許容範囲から、
先に説明した電源電圧の許容範囲Ｖccmin ＜Ｖcc＜Ｖcc
max が決まることになる。
【００３０】
【発明の効果】以上説明したように本発明によれば、書
込み或いは消去動作中の電源電圧異常を検出してデータ
破壊を防止するようにした信頼性の高いコマンド方式の
ＥＥＰＲＯＭを提供することができる。
込み或いは消去動作中の電源電圧異常を検出してデータ
破壊を防止するようにした信頼性の高いコマンド方式の
ＥＥＰＲＯＭを提供することができる。
【図１】本発明の一実施例に係るＥＥＰＲＯＭの構成を
示すブロック図。
示すブロック図。
【図２】同実施例のＮＡＮＤセル構成を示す平面図。
【図３】図２のＡ−Ａ′およびＢ−Ｂ′断面図。
【図４】同実施例のＮＡＮＤセルの等価回路図。
【図５】同実施例の電源電圧検出回路の構成を示す図。
【図６】その電源電圧検出回路の動作原理を説明するた
めの図。
めの図。
【図７】同実施例の命令レジスタの構成を示す図。
【図８】その命令レジスタの動作を説明するための波形
図。
図。
【図９】同実施例の昇圧回路の構成を示す図。
【図１０】その昇圧回路の特性を示す図。
１…メモリセルアレイ、 ２…ビット線制御回路、 ３…制御ゲート制御回路、 ４…データ入出力バッファ、 ５…命令レジスタ、 ６…電源電圧検知回路、 ７…アドレスバッファ、 ８…昇圧回路、 ９…消去系クロック発生回路、 １０…書込み系クロック発生回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 伊藤 寧夫 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内 (72)発明者 岩田 佳久 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内
Claims (1)
- 【請求項１】半導体基板上に絶縁膜を介して電荷蓄積層
と制御ゲートが積層形成された電気的書き替え可能なメ
モリセルを有するメモリセルアレイと、 前記メモリセルアレイに対する各種動作命令を入力デー
タに応じて発生保持する命令レジスタと、 電源電圧の異常を検出して前記命令レジスタをリセット
する手段と、を備えたことを特徴とする不揮発性半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26490891A JPH05109291A (ja) | 1991-10-14 | 1991-10-14 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26490891A JPH05109291A (ja) | 1991-10-14 | 1991-10-14 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05109291A true JPH05109291A (ja) | 1993-04-30 |
Family
ID=17409887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26490891A Pending JPH05109291A (ja) | 1991-10-14 | 1991-10-14 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05109291A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1991
- 1991-10-14 JP JP26490891A patent/JPH05109291A/ja active Pending
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