JP2010536115A - 高電圧メモリ擾乱を防止する方法及び回路 - Google Patents

Abstract

回路及び方法によって、２つの電源電圧が低下して所定の値を下回ることにより生じるメモリアレイ（１２）における擾乱を低減することができる。メモリ制御ロジック（２２）を、ロジック電源ドメインを使用して動作させる。ロジック電源ドメインの電圧よりも高い電圧が、発振器（１８）の発振に応答して生成される。高い電圧を使用してメモリアレイ（１２）を動作させる。発振器（１８）の動作はメモリ制御ロジック（２２）により、ロジック電源ドメインが少なくとも第１レベルに、または第１の値になっている場合に制御される。発振器（１８）は、ロジック電源ドメインが第１レベルを下回る場合に無効になる。発振器（１８）が無効になることにより、高い電圧の生成を防止することができる。これにより、高い電圧がメモリアレイ（１２）に供給されるのを、高い電圧が正しく制御されない場合に防止することが容易になる。
【選択図】図３

Description

本開示は、概して半導体に関し、特に半導体データ記憶素子に関する。

集積回路内に他のタイプの回路と共に埋め込まれる半導体メモリは通常、動作のために２つの異なる電源電圧を必要とする。第１電源電圧は、メモリの制御回路に電源を供給するために使用される。このような制御回路は、多くは論理ゲートで実現され、比較的低い電源電圧で駆動される。第２電源電圧は、メモリの書き込みや消去といったメモリ動作に必要な電源を供給するために使用される。

特にフラッシュメモリなどのメモリにおけるこのような電圧は通常、論理回路に必要な電源よりもはるかに高い。このため、電源電圧が低下し、論理回路を駆動するために必要な臨界値を下回ってしまうと、誤った論理信号が生成される可能性がある。このように論理値に誤りがあると、通常チャージポンプまたは電圧乗算器によって生成される高電源電圧がメモリアレイのビットセルに誤って印加されるおそれがある。高電圧がメモリセルに誤って印加されると、メモリセルの電気的特性が変化する。その結果、変化した電気的特性によって、誤ったデータが生成され、それによって、動作の信頼性が損なわれることになる。

本発明による高電圧メモリ擾乱を防止するメモリを示すブロック図である。 図１に利用されるマスタ発振器、及び同発振器の制御部の１つの形態を示す部分模式図である。 本発明によるメモリ内の高電圧メモリ擾乱を防止する方法を示すフローチャートである。 図１のメモリに関連する種々の電圧信号を示すタイミング図である。

本発明の一例を添付の図に示す。しかしながら、本発明は添付の図によって制限されない。図中、同様の参照記号は同様の構成要素を示している。図中の構成要素は、簡略化と分かり易さを目的として示されており、必ずしも寸法通りには描かれていない。

図１は、電圧擾乱保護機構を有するメモリ１０を示す。電圧擾乱保護は、メモリアレイの電気特性を不所望に変化させ得る高電圧がメモリアレイ１２のメモリビットセルに意図せずに印加されることを防止する。メモリアレイ１２は複数のメモリビットを有し、これらのメモリビットは、アレイ制御ロジック１４により制御される。アレイ制御ロジック１４は、２つの異なる電源電圧の電源下で動作する。第１電源電圧は、電源ドメイン１またはメモリ電源ドメインと表記される。電源ドメイン１は、メモリアレイ１２内のメモリビットに対する書き込み及び消去を可能にする十分な大きさの電圧を生成するために、複数のチャージポンプによって使用される電源電圧である。第２電源電圧は電源ドメイン２と表記され、ロジック電源ドメインである。第２電源電圧は第１電源電圧よりも低く、かつ論理ゲート及び論理回路の駆動を可能にする少なくともトランジスタ動作電圧よりも高い値を有する。従って、第１電源電圧及び第２電源電圧のいずれも、メモリビットに対する書き込みまたは消去を行なうほどの十分な大きさの値ではない。アレイ制御ロジック１４は、複数のチャージポンプ１６から電源供給される。複数のチャージポンプの各々は、電圧乗算回路またはチャージポンプ回路として実現される。複数のチャージポンプ１６は、電源ドメイン１及び電源ドメイン２の両方の電源電圧で動作する。複数のチャージポンプ１６の入力は、単一のマスタ発振器１８の出力に接続される。単一のマスタ発振器１８は、全てのチャージポンプ１６をクロッキングするために使用される共有の共通発振器である。単一のマスタ発振器１８は、電源ドメイン１のメモリ電源電圧で動作し、マスタ発振器制御部２０の出力に接続される入力を有する。マスタ発振器制御部２０は、電源ドメイン１のメモリ電源電圧、及び電源ドメイン２のロジック電源電圧で動作する。マスタ発振器制御部２０の第１入力は、電源ドメイン２低電圧インジケータ２４の出力に接続され、低電圧インジケータ（Low Voltage Indicator:ＬＶＩ）信号２６を受信する。マスタ発振器制御部２０の第２入力は、メモリ制御ロジック２２の第１出力に接続されている。メモリ制御ロジック２２は、電源ドメイン２のロジック電源電圧で動作する。メモリ制御ロジック２２の第２出力は、複数のチャージポンプ１６の制御入力に接続され、制御信号２７を供給する。メモリ制御ロジック２２の第３出力は、アレイ制御ロジック１４の第２制御入力に接続され、制御信号２９をアレイ制御ロジック１４に供給することにより、メモリアレイ１２との種々の相互作用を制御する。マスタ発振器制御部２０の第２出力は、アレイ制御ロジック１４の第２入力に接続される。

動作状態において、メモリ１０は、アレイ制御ロジック１４による制御の下でデータを記憶するように機能する。図示の都合上、メモリアレイ１２に至るデータパスは図示されないが、構造及び動作に関しては従来通りである。メモリ１０は、ロジック電源ドメイン（電源ドメイン２）を使用して図示の論理回路に対して、ロジックトランジスタの確実な切り替えを可能にする十分な高さの論理電圧レベルの電源供給を行なうように動作する。この電圧はプロセスによって変わり、現時点では、１ボルト程度、またはそれよりも低い電圧である。これとは異なり、メモリ電源ドメイン（電源ドメイン１）を使用して、書き込み動作または消去動作のような特定のメモリ動作に必要な電源を供給する。１つの形態において、メモリアレイ１２がフラッシュメモリとして実現されると仮定する。この形態では、電源ドメイン１を実現するために使用される電圧は通常、３ボルト以上である。この電圧もプロセスによって変わり、将来では、更に小さくなる可能性がある。いずれにしても、電源ドメイン１電圧は、電源ドメイン２電圧よりもはるかに高い。

メモリ１０を携帯電子機器に用いる多くの用途では、携帯用バッテリを使用して電源ドメイン１電源電圧、及び電源ドメイン２電源電圧の両方の電源を供給する。メモリ１０に関連する論理動作は、論理動作よりも高い電圧のメモリ動作よりもはるかに頻繁に使用されるので、電源ドメイン２電圧を電源供給するために使用されるバッテリは、電源ドメイン１に関して使用されるバッテリが切れる前に切れてしまう恐れがある。電源ドメイン２低電圧インジケータ２４を使用して、電源ドメイン２電圧が、論理回路に確実に電源供給するために必要な所定の最小電圧値または最低電圧レベルを下回る時点を通知する。マスタ発振器制御部２０への低電圧インジケータ信号２６は、電源ドメイン２電圧が極めて低くなるときにアサートされる。低電圧インジケータ信号２６に応答して、マスタ発振器制御部２０は、単一のマスタ発振器１８に既に供給されているイネーブル信号をアサートしなくなる。低電圧インジケータ信号２６がアサートされない場合、メモリ制御ロジック２２は、正しい電圧で動作しており、制御信号２３をマスタ発振器制御部２０に供給している。この状態では、メモリ１０は、正常回路動作で機能しており、制御情報をマスタ発振器制御部２０に供給して、単一のマスタ発振器１８を正しく制御している。マスタ発振器１８が今度は、クロック信号を正しいタイミングで生成して、電源ドメイン１信号を選択的に昇圧する複数のチャージポンプ１６を作動させる。メモリ制御ロジック２２は制御信号２７を供給して、アレイ制御ロジック１４との複数のチャージポンプ１６の接続を制御する。複数のチャージポンプ１６は電源ドメイン２を使用して、複数のチャージポンプ１６内のロジックインターフェース回路に電源供給することにより、メモリ制御ロジック２２が使用するロジック電源ドメインと複数のチャージポンプ１６が使用するメモリ電源ドメインとのインターフェースを行なう。アレイ制御ロジック１４は昇圧電圧を複数のチャージポンプ１６から受信し、昇圧電源電圧がメモリアレイ１２内の正しい位置に印加されるようにする。

電源ドメイン２低電圧インジケータ２４が、電源ドメイン２電圧が低くなり過ぎて、メモリ制御ロジック２２内の論理回路、及びメモリ１０の他の論理回路を確実に動作させることができないと判断する場合、低電圧インジケータ信号２６がアサートされる。低電圧インジケータ信号２６がアサートされると、マスタ発振器制御部２０が無効になる。その結果、マスタ発振器１８へのイネーブル信号が、マスタ発振器制御部２０によりアサートされなくなる。更に、マスタ発振器制御部２０は、アレイ制御ロジック１４への電源ドメイン２抑制信号をアサートしなくなる。別の形態では、イネーブル信号はまた、マスタ発振器１８への電源供給を完全に停止するように機能し、更に、イネーブル信号によってメモリ１０における電力を節約することができる。マスタ発振器１８が再度有効になり、マスタ発振器に電源供給される場合、メモリ動作に関連する同期問題が生じなくなる。いずれの形態においても、マスタ発振器制御部２０により供給されるイネーブル信号は、マスタ発振器１８から出力されるクロック信号を制御するように機能する。電源ドメイン１抑制信号に応答して、アレイ制御ロジック１４は、電源ドメイン１電源電圧が、メモリアレイ１２内のビットセルのノードに供給されるのを阻止する。従って、マスタ発振器制御部２０は、低電圧インジケータ信号がアサートされるときに複数の昇圧電圧が複数のチャージポンプ１６から生成されることを阻止するように機能する。単一のマスタ発振器１８を直接制御して複数のチャージポンプ電圧の生成を回避することにより、更なる電力の削減が達成される。

図２に示すのは、マスタ発振器１８及び複数のチャージポンプと組み合わせたマスタ発振器制御部２０の１つの形態である。マスタ発振器制御部２０については、非常に多くの従来型発振器回路のいずれをも使用することができるので、詳細に説明することはしない。更に、特定の詳細は、図２のチャージポンプに関しては、非常に多くの従来型チャージポンプ回路のいずれをも使用することができるので提示していない。図示の形態では、マスタ発振器制御部２０は、レベルシフタ回路４０及びレベルシフタ回路４２を有する。レベルシフタ回路４０内には、電源ドメイン１（メモリ電源ドメイン）の電源電圧を入力する端子に接続されるソースを有するＰチャネルトランジスタ４４が設けられる。トランジスタ４４のドレインはノード４７に接続され、かつＮチャネルトランジスタ４６のドレインに接続される。トランジスタ４６のゲートは、電源ドメイン２を使用する図１の制御信号２３に接続される。制御信号２３は、電源ドメイン２の電源電圧が、動作を確実にするために十分高い場合に、マスタ発振器１８をマスタ発振器制御部２０を介して制御するために使用される制御信号である。制御信号２３は更に、ロジック電源ドメインまたは電源ドメイン２で電源供給されるインバータ５２の入力に接続される。インバータ５２の出力は、Ｎチャネルトランジスタ５０のゲートに接続される。トランジスタ４６及びトランジスタ５０の各トランジスタのソースは、グランド基準を入力する端子に接続される。Ｐチャネルトランジスタ４８は、トランジスタ４４のソースに接続されて電源ドメイン１電圧を入力するソースを有する。トランジスタ４８のゲートはノード４７に接続される。トランジスタ４４のゲートはノード４９に、かつトランジスタ５０のドレインに接続される。レベルシフタ回路４０は、第１及び第２電源ドメインの両方の電源ドメインで電源供給される。

レベルシフタ回路４２は、電源ドメイン１電圧を入力する端子に接続される第１端子を有する抵抗６０を有する。抵抗６０の第２端子はＰチャネルトランジスタ６２のソースに接続される。トランジスタ６２のゲートは、当該トランジスタのドレインにノード６３で接続される。Ｎチャネルトランジスタ６４は、トランジスタ６２のドレインにノード６３で接続されるドレインを有する。トランジスタ６４のゲートは、電源ドメイン２低電圧インジケータ２４からの低電圧インジケータ信号２６に接続される。Ｐチャネルトランジスタ６６は、電源ドメイン１電圧を入力する端子に接続されるソースを有する。トランジスタ６６のドレインはノード６８において、Ｎチャネルトランジスタ７０のドレインに接続される。トランジスタ７０のゲートは、トランジスタ６４のゲートに、かつ電源ドメイン２低電圧インジケータ２４からの低電圧インジケータ信号２６に接続される。トランジスタ６４及びトランジスタ７０の各トランジスタのソースは、グランド基準電圧端子に接続される。Ｐチャネルトランジスタ７２は、電源ドメイン１電圧を入力する端子に接続されるソースを有する。トランジスタ７２のゲートはノード６８に接続される。トランジスタ６６のゲートはノード７４に接続され、このノード７４は、トランジスタ７２のドレインに接続される。Ｎチャネルトランジスタ７６のドレインはノード７４に接続される。トランジスタ７６のゲートはノード６３に接続され、トランジスタ７６のソースはグランド基準電圧端子に接続される。Ｐチャネルトランジスタ８０は、電源ドメイン１電圧を入力する端子に接続されるソースを有する。トランジスタ８０のゲートは、Ｎチャネルトランジスタ８２のゲートにノード７４で接続される。トランジスタ８０のドレインはトランジスタ８２のドレインにノード８３で接続される。トランジスタ８２のソースはグランド基準電圧端子に接続される。Ｐチャネルトランジスタ８４は、電源ドメイン１電圧を入力する端子に接続されるソースを有する。トランジスタ８４のゲートは、Ｎチャネルトランジスタ８６のゲートにノード８３で接続される。トランジスタ８４のドレインはトランジスタ８６のドレインに接続され、かつ電源ドメイン１抑制信号を供給する。トランジスタ８６のソースはグランド基準電圧端子に接続される。

ＡＮＤゲート５３の第１入力はノード４９に接続される。ＡＮＤゲート５３の第２入力はノード７４に接続される。ＡＮＤゲート５３の出力５４は、マスタ発振器１８の入力に接続される。マスタ発振器１８は、図１に示したように、電源ドメイン１で電源供給される。マスタ発振器１８は複数の出力を有し、これらの出力はそれぞれ、複数のチャージポンプ１６のうちの所定の１つのチャージポンプの入力に接続される。複数のチャージポンプ１６は、第１チャージポンプ９０と、第２チャージポンプ９１と、Ｎを整数とした場合の第Ｎチャージポンプ９２のような追加チャージポンプと、を含む。チャージポンプ９０〜９２の各チャージポンプは、アレイ制御ロジック１４に接続されるそれぞれの出力を有する。

動作状態では、レベルシフタ回路４０は、電源ドメイン２で電源供給されながらデジタル信号を受信し、制御信号２３と同じデジタル値（すなわち、論理状態）である値を有する出力ビットをノード４９に伝送する。しかしながら、レベルシフタ回路４０の出力の電圧レベルは、相対的に低い電源ドメイン２から、相対的に高い電源ドメイン１に変換される。レベルシフタ回路４２内では、信号７８はまた、電源ドメイン２低電圧インジケータ２４と同じ論理値を有する。レベルシフタ回路４０の場合と同じように、レベルシフタ回路４２の出力の電圧レベルは、相対的に低い電源ドメイン２から相対的に高い電源ドメイン１に変換される。しかしながら、レベルシフタ回路４２内の回路の全ては、電源ドメイン１で電源供給される。従って、レベルシフタ回路４２の出力が正確になるのに対し、レベルシフタ回路４０の出力は、電源ドメイン２に関連する電圧が低下して閾値レベルを下回る場合には正確ではなくなる可能性がある。レベルシフタ回路４０の出力、及びレベルシフタ回路４２の出力が共に有効にならない限り、相対的に高い電源ドメイン１電源電圧で電源供給されるＡＮＤゲート５３によって、マスタ発振器１８が有効になることはない。従って、レベルシフタ回路４２は、低電圧インジケータ信号２６がアサートされる場合にマスタ発振器が有効にならないことを保証するように機能する。

図３に示すのは、高電圧メモリ擾乱を防止する方法９４のフローチャートである。ステップ９５では、メモリに高電圧で電源供給し、この高電圧は、単一のマスタ発振器によってクロッキングされる電圧乗算器により生成される。本明細書で「高電圧」という用語は、相対的な用語であり、論理機能を実行するために接続されるトランジスタに電源供給するために使用される電圧よりも高い値の電圧を意味する。このような高電圧は通常、ＦＬＡＳＨメモリのようなメモリを動作させて書き込み動作、及び消去動作を行なうために必要とされる。電圧乗算器及び単一のマスタ発振器は、第２電源ドメインよりも電圧絶対値が大きい第１電源ドメインを使用する。ステップ９６では、メモリに関連する論理回路に、第２電源ドメインで電源供給する。ステップ９７では、第２電源ドメインの低電圧状態を検出する。この状態は、第２電源ドメイン電圧が低下して所定の閾値を下回る場合に発生する。ステップ９８では、単一のマスタ発振器１８を、第２電源ドメインの低電圧状態の検出に応答して無効にする。マスタ発振器１８を無効にすることにより、高電圧がメモリアレイ１２に供給されるのを防止する。ステップ９９では、第２電源ドメインが正常動作レベルに戻るのを検出する。この検出は、第２電源ドメイン電圧が、所定の閾値に所定期間に亘って達する、または所定の閾値を所定期間に亘って上回る場合に行なわれる。ステップ１００では、単一のマスタ発振器１８の制御を解除する、またはメモリ制御ロジック２２に返す。ステップ１０２では、方法９４は、メモリ制御ロジック２２がメモリ１０を制御して、電源ドメイン２が正確な動作、及び確実な動作を実現するために十分大きい絶対値を有することを示唆する場合に終了する。

図４に示すのは、図１及び図２に関連して先に説明した種々の信号に関して電圧を時間に対してプロットした波形である。電源ドメイン１信号は、図示の時間全体に亘って一定値ＶＤＤ１を有するものとして示されている。電源ドメイン２信号は、ゼロとＶＤＤ２との間で変化するものとして示されている。時刻ｔ１の前では、電源ドメイン２の電圧ＶＤＤ２は、所定の閾値１０８を下回っている。従って、負論理信号として示される低電圧インジケータ信号がアサートされる。低電圧状態が発生している場合、マスタ発振器１８は、イネーブル信号が論理ゼロになることにより示されるように無効になる。時刻ｔ１では、電源ドメイン２の値が所定の値１０８を超え、電源ドメイン２値は、ほぼ時刻ｔ２までＶＤＤ２の電源電圧値になっている。この時間区間では、低電圧インジケータ信号２６は、ＶＤＤ２の値を採る負論理インスタンス生成値により示されるようにアサートされない。動作を確実にするための十分高い電源ドメイン２電圧のこの時間区間では、マスタ発振器１８はＶＤＤ１信号によって有効になる。時刻ｔ２では、電源ドメイン２の電圧が所定の値１０８を満たさなくなり、低電圧インジケータ信号２６が再度アサートされる。更に、マスタ発振器１８のイネーブル信号はアサートされず、マスタ発振器１８から複数のチャージポンプ１６へのクロックは供給されない。これらの波形は、電源ドメイン２の電圧が変化して所定の値１０８を上回り、下回るときに動作が途切れないことを示している。電圧が変化して、メモリアレイ１２のビットセルに書き込まれている電気特性を阻害することは許容されない。

以上の説明から、メモリに使用される複数の電源電圧のうちの１つの電源電圧が低くなり過ぎて確実な動作を確保できないことにより生じるビットセル擾乱を最小にする方法及びメモリ回路が提供される。不揮発性メモリビットセルが、より小さい寸法で実現され続けると、これらのビットセルは、ビットセルの記憶状態を劣化させる電圧擾乱またはメモリ擾乱の影響を受け易くなる。１つの形態では、論理レベル信号が無効になる場合にアクティブになるパワーオンリセット信号が、機能を追加するために使用される。論理電圧レベルになっている電圧レベルを有するパワーオンリセット信号を、相対的に高い電圧レベルに変換し、イネーブル信号として使用してメモリシステムの複数のチャージポンプを無効にする。複数のチャージポンプは、複数のチャージポンプを制御するマスタ発振器または共通発振器を無効にすることにより無効になる。システムのマスタ発振器が機能していない場合、電源ドメイン２の電圧が高くなることにより、ビット擾乱がメモリアレイ内で生じないことを保証することができる。複数のチャージポンプの動作は、電源ドメイン１の電圧が低下して閾値を下回る場合に選択的に無効になるので、アレイ制御ロジックの回路内のドレイン電流が流れなくなり、これにより、メモリアレイに対するソフトホットキャリア注入（hot carrier injection:ＨＣＩ）擾乱の可能性を無くすことができる。ここに説明する方法により、電圧乗算器またはチャージポンプにより生成される内部生成電圧に対する不揮発性メモリにおけるビット擾乱を効果的に回避することができる。

１つの形態において、メモリアレイを有する回路を動作させる方法が提供される。メモリ制御ロジックは、ロジック電源ドメインを使用して動作する。ロジック電源ドメインの電圧よりも高い電圧が、発振器の発振に応答して生成される。この高電圧を使用してメモリアレイが動作する。ロジック電源ドメインが少なくとも第１レベルにあるとき、発振器の動作がメモリ制御ロジックを用いて制御される。ロジック電源ドメインが第１レベルよりも低いとき、発振器が無効（ディセーブル）にされる。別の形態では、高電圧を生成することは更に、発振器の発振に応答する電圧乗算器を使用することを含む。別の形態では、高電圧を生成することは更に、この高電圧よりも低いメモリ電源ドメインを用いて電圧乗算器に電源を供給することを含む。更に別の形態では、高電圧を使用することは更に、アレイ制御ロジックを使用して高電圧をメモリアレイに印加することを含む。別の形態では、高電圧を使用することは更に、メモリ電源ドメインを用いて、アレイ制御ロジックに電源を供給することを含む。更に別の形態では、発振器を無効にすることは更に、ロジック電源ドメインが第１レベルよりも低下したときに低電圧インジケータ信号をアサートすることを含む。低電圧インジケータ信号がアサートされると発振器が無効にされる。別の形態では、発振器の動作を制御することは更に、メモリ制御ロジックを使用して、発振器制御回路への発振器イネーブル信号をアサートすることを含む。発振器制御回路の出力は、発振器を有効（イネーブル）にする第１論理状態で発振器に接続される。更に別の形態では、低電圧インジケータ信号をアサートすることは更に、発振器を無効にする第２論理状態で発振器に発振器制御回路の出力を供給するように発振器制御回路を動作させる論理状態で、低電圧インジケータ信号をアサートすることを含む。更に別の形態では、低電圧インジケータ信号をアサートすることは更に、低電圧インジケータ信号をレベルシフトすることを含む。レベルシフトされた低電圧インジケータ信号は論理ゲートに供給される。論理ゲートの出力は発振器に接続される。

別の形態では、回路は、第１出力及び第２出力を有するロジック電源ドメインによって電源供給されるメモリ制御ロジックを含む。低電圧インジケータ回路は、出力を有するロジック電源ドメインに接続される。発振器制御回路は、低電圧インジケータ回路の出力に接続される第１入力と、メモリ制御ロジックの第１出力に接続される第２入力と、出力とを有する。発振器は、発振器制御回路の出力に接続される制御入力と、発振器出力とを有する。複数の電圧乗算器は、発振器の発振器出力に接続され、ロジック電源ドメインよりも高い絶対レベルを有する高電圧を供給する。アレイ制御ロジックは、複数の電圧乗算器及びメモリ制御ロジックの第２出力に接続される。メモリアレイは、アレイ制御ロジックに接続される。別の形態では、発振器制御回路は、ロジック電源ドメインより高いレベルであるが上記高電圧の絶対値よりも低いレベルを有するメモリ電源ドメインによって電源供給される。別の形態では、発振器制御回路は、メモリ制御ロジックの第１出力に接続される入力と、出力とを有する第１レベルシフタを含む。第２レベルシフタは、低電圧インジケータ回路の出力に接続される入力と、出力とを有する。論理ゲートは、第１レベルシフタの出力に接続される入力と、第２レベルシフタの出力に接続される第２入力と、発振器の制御入力に接続される出力とを有する。１つの形態では、第２レベルシフタは、低電圧インジケータ回路の出力に接続されるゲートと、グランド端子に接続されるソースと、ドレインとを有するトランジスタを含む。抵抗素子及びダイオード接続トランジスタは、トランジスタのドレインとメモリ電源ドメインとの間に直列に接続される。メモリ電源ドメインで電源供給されるレベルシフト回路は、低電圧インジケータ回路の出力に接続される第１入力と、第１トランジスタのドレインに接続される第２入力と、第２レベルシフタの出力としての出力とを有する。ロジック電源ドメインが所定の電圧レベルよりも低いとき、低電圧インジケータ回路は論理ローの出力を供給する。アレイ制御ロジックは、メモリ制御ロジックの第２出力に応答してメモリアレイに対する高電圧の印加を制御する回路を含み、ここでメモリ制御ロジックの第２出力はマルチ信号である。別の形態では、メモリアレイは、書き込み及び消去を行なうために高電圧を必要とする不揮発性メモリセルを含む。アレイ制御ロジックは、この高電圧を使用して書き込み及び消去を制御する。アレイ制御ロジックは、第２電源ドメイン及び第１電源ドメインを使用する。ロジック電源ドメインが所定の電圧レベルよりも低いとき、低電圧インジケータ回路は、発振器制御回路によって発振器を無効にする。

別の形態では、書き込み及び消去を行なうために高電圧を必要とするメモリセルアレイを有する回路が提供される。メモリ制御回路は、ロジック電源ドメインから電源供給され、読み出し動作、書き込み動作、及び消去動作の実行を指示する信号を供給する。低電圧インジケータは、ロジック電源ドメインが所定の電圧レベルよりも低いことを通知する。発振器は、少なくともメモリ電源ドメインによって電源供給される。ロジック電源ドメインが所定のレベルよりも低いことを低電圧インジケータが通知すると、発振器制御回路は発振器を無効にし、ロジック電源ドメインが所定のレベル以上のとき、発振器制御回路は、メモリ制御回路によって発振器を制御可能にする。複数の電圧乗算器は、発振器の出力に接続されている。これら複数の電圧乗算器は、少なくともメモリ電源ドメインによって電源供給され、メモリ電源ドメインよりも高いレベルを有する高電圧を供給する。アレイ制御回路は、複数の電圧乗算器及びメモリ制御回路に接続されており、メモリ制御回路による実行の指示に従って書き込み及び消去を行う際に高電圧をメモリアレイに印加する。メモリ制御回路は、複数の電圧乗算器を制御する。１つの形態では、発振器制御回路は、低電圧インジケータに接続される第１レベルシフタを含む。第２レベルシフタは、メモリ制御回路に接続される。論理ゲートは、第１レベルシフタ、第２レベルシフタ、及び発振器に接続される。

本発明を特定の導電型または電位極性に関して説明したが、導電型及び電位極性は逆でもよい。更に、上記の説明及び請求項で用いられている場合、「前方」「後方」「上部」「下部」「以上」「以下」「上方」「下方」等の用語は全て、表現上の目的で使用されており、必ずしも恒久的な相対位置を表わすために使用されていない。このように使用するこれらの用語は適切な状況の下では入れ替え可能であり、本明細書に記載された本発明の実施形態は、例えば例示の配置以外の他の配置でも、あるいは本明細書に記載された配置以外の配置でも動作可能である。本明細書において使用する「備える」「備えている」という用語、またはこれらの用語の他の全ての変形語は包括的な意味で適用されるものであり、一連の要素を備えるプロセス、方法、製品、または装置がこれらの要素のみを含むのではなく、明示的に列挙されていないもしくはそのようなプロセス、方法、製品、または装置に固有の他の要素も含むことができる。本明細書において使用する「１つの」という用語は、「１つ」または「１つ以上」として定義される。特に断らない限り、「第１の」「第２の」のような用語は、このような用語によって記述される要素群を任意に区別するために使用される。従って、これらの用語は、必ずしも要素群の時間的な優先度、または他の優先度を指すために使用されていない。

本明細書において使用する「複数の」という用語は、「２つ」または「２つ以上」として定義される。本明細書において使用する「別の」という用語は、「少なくとも２番目以降の」として定義される。本明細書において使用する「含む」及び／又は「有する」という用語は、「備える」（すなわち、広義語）として定義される。本明細書において使用する「結合される」という用語は、「接続される」として定義されるが、必ずしも直接的にではなく、また必ずしも機械的にでもない。

本発明を特定の実施形態を参照して説明したが、本発明の範囲から逸脱しない限り種々の変形及び変更が可能である。例えば、トランジスタ以外の他の半導体素子が形成されていてもよい。例えば、ダイオード及びフューズが搭載されていてもよい。また、本明細書において列挙される材料の他に種々の半導体材料を使用することができる。また、複数のメモリアレイが搭載される場合、各メモリアレイが、共通発振器によりクロッキングされる複数のチャージポンプにより制御されてもよい。更に、複数のチャージポンプのグループ分けは、各グループが単一の発振器またはマスタ発振器により制御されるように実行することができる。本明細書において特定の実施形態に関して説明したいずれの効果、利点、または問題解決法も、本発明に必須の、必要な、または基本的な特徴または要素であると解釈されるべきではない。従って、本明細書及び図面は制限的な意味ではなく例示として捉えられるべきであり、あらゆる変更が、本発明の範囲に包含されるべきである。

Claims (20)

1. メモリアレイを有する回路を動作させる方法であって：
   ロジック電源ドメインを使用してメモリ制御ロジックを動作させること；
   発振器の発振に応答して、前記ロジック電源ドメインの電圧よりも高い電圧を生成すること；
   前記高い電圧を使用して前記メモリアレイを動作させること；
   前記ロジック電源ドメインが少なくとも第１レベルにあるとき、前記メモリ制御ロジックによって前記発振器の動作を制御すること；
   前記ロジック電源ドメインが前記第１レベルよりも低いとき、前記発振器をディセーブルにすること
   を備える方法。
2. 前記高い電圧を生成することが、前記発振器の発振に応答する電圧乗算器を使用することを更に含む、請求項１に記載の方法。
3. 前記高い電圧を生成することが、前記高い電圧よりも低いメモリ電源ドメインを用いて前記電圧乗算器に電源を供給することを更に含む、請求項２に記載の方法。
4. 前記高い電圧を使用することが、アレイ制御ロジックを使用して前記高い電圧を前記メモリアレイに印加することを更に含む、請求項１に記載の方法。
5. 前記高い電圧を使用することが、メモリ電源ドメインを用いて前記アレイ制御ロジックに電源を供給することを更に含む、請求項４に記載の方法。
6. 前記発振器を無効にすることが：
   前記ロジック電源ドメインが前記第１レベルよりも低下したとき、低電圧インジケータ信号をアサートすること；
   前記低電圧インジケータ信号をアサートすることに応答して前記発振器をディセーブルにすること
   を更に含む、請求項１に記載の方法。
7. 前記発振器の動作を制御することが：
   前記メモリ制御ロジックを使用して、発振器制御回路への発振器イネーブル信号をアサートすること；
   前記発振器をイネーブルにする第１論理状態で前記発振器制御回路の出力を前記発振器に接続すること
   を更に含む、請求項６に記載の方法。
8. 前記低電圧インジケータ信号をアサートすることが、前記発振器をディセーブルにする第２論理状態で前記発振器に前記発振器制御回路の出力を供給するように前記発振器制御回路を動作させる論理状態で、前記低電圧インジケータ信号をアサートすることを更に含む、請求項７に記載の方法。
9. 前記低電圧インジケータ信号をアサートすることが：
   前記低電圧インジケータ信号をレベルシフトして、レベルシフトされた低電圧インジケータ信号を供給すること；
   前記レベルシフトされた低電圧インジケータ信号を論理ゲートに供給すること；
   前記論理ゲートの出力を前記発振器に接続すること
   を更に含む、請求項８に記載の方法。
10. 第１出力及び第２出力を有するロジック電源ドメインによって電源が供給されるメモリ制御ロジックと；
    前記ロジック電源ドメインに接続され、出力を有する低電圧インジケータ回路と；
    前記低電圧インジケータ回路の出力に接続される第１入力と、前記メモリ制御ロジックの第１出力に接続される第２入力と、出力とを有する発振器制御回路と；
    前記発振器制御回路の出力に接続される制御入力と、発振器出力とを有する発振器と；
    前記発振器の発振器出力に接続され、前記ロジック電源ドメインよりも大きい絶対値を有する高電圧を供給する複数の電圧乗算器と；
    前記複数の電圧乗算器及び前記メモリ制御ロジックの第２出力に接続されるアレイ制御ロジックと；
    前記アレイ制御ロジックに接続されるメモリアレイと
    を備える回路。
11. 前記発振器制御回路は、前記高電圧の絶対値よりも低い値であるが前記ロジック電源ドメインよりも高い値を有するメモリ電源ドメインによって電源供給される、請求項１０に記載の回路。
12. 前記発振器制御回路は：
    前記メモリ制御ロジックの第１出力に接続される入力と、出力とを有する第１レベルシフタと；
    前記低電圧インジケータ回路の出力に接続される入力と、出力とを有する第２レベルシフタと；
    前記第１レベルシフタの出力に接続される入力と、前記第２レベルシフタの出力に接続される第２入力と、前記発振器の制御入力に接続される出力とを有する論理ゲートと
    を含む、請求項１１に記載の回路。
13. 前記第２レベルシフタは：
    前記低電圧インジケータ回路の出力に接続されるゲートと、グランド端子に接続されるソースと、ドレインとを有するトランジスタと；
    前記トランジスタのドレインと前記メモリ電源ドメインとの間に直列に接続される抵抗素子及びダイオード接続トランジスタと；
    前記メモリ電源ドメインで電源供給されるレベルシフト手段であって、前記低電圧インジケータ回路の出力に接続される第１入力と、前記トランジスタのドレインに接続される第２入力と、前記第２レベルシフタの出力としての出力とを有するレベルシフト手段と
    を含む、請求項１２に記載の回路。
14. 前記ロジック電源ドメインが所定の電圧レベルより低いとき、前記低電圧インジケータ回路が論理ローの出力を供給する、請求項１３に記載の回路。
15. 前記アレイ制御ロジックは、前記メモリ制御ロジックの第２出力に応答して前記メモリアレイへの前記高電圧の印加を制御する手段を含み、前記アレイ制御ロジックの第２出力がマルチ信号である、請求項１０に記載の回路。
16. 前記メモリアレイは、書き込み及び消去に前記高電圧を必要とする不揮発性メモリセルを含み；
    前記アレイ制御ロジックは、前記高電圧を用いて前記書き込み及び前記消去を制御し；
    前記アレイ制御ロジックは、前記ロジック電源ドメインと前記メモリ電源ドメインとを使用する、
    請求項１４に記載の回路。
17. 前記低電圧インジケータ回路は、前記ロジック電源ドメインが所定の電圧レベルよりも低いとき、前記発振器制御回路によって前記発振器をディセーブルにさせる、請求項１０に記載の回路。
18. 書き込み及び消去に高電圧を必要とするセル群により構成されるメモリアレイと；
    ロジック電源ドメインによって電源供給され、読み出し動作、書き込み動作、及び消去動作の実行を指示する信号を供給するメモリ制御手段と；
    前記ロジック電源ドメインが所定のレベルよりも低いことを通知する低電圧インジケータと；
    少なくともメモリ電源ドメインによって電源供給され、出力を有する発振器と；
    前記ロジック電源ドメインが前記所定のレベルより低いことを前記低電圧インジケータが示すとき前記発振器をディセーブルにし、前記ロジック電源ドメインが前記所定のレベル以上のとき前記メモリ制御手段により前記発振器を制御可能にする発振器制御手段と；
    前記発振器の出力に接続された複数の電圧乗算器であって、少なくとも前記メモリ電源ドメインによって電源供給され、前記メモリ電源ドメインよりも高い値を有する高電圧を供給する複数の電圧乗算器と；
    前記複数の電圧乗算器及び前記メモリ制御手段に接続され、前記メモリ制御手段による実行の指示に従って書き込み及び消去を行う際に、前記高電圧を前記メモリアレイに印加するためのアレイ制御手段と
    を備える回路。
19. 前記メモリ制御手段が前記複数の電圧乗算器を制御する、請求項１８に記載の回路。
20. 前記発振器制御手段は：
    前記低電圧インジケータに接続される第１レベルシフタと；
    前記メモリ制御手段に接続される第２レベルシフタと；
    前記第１レベルシフタ、前記第２レベルシフタ、及び前記発振器に接続される論理ゲートと
    を含む、請求項１８に記載の回路。

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