JP2010536115A - 高電圧メモリ擾乱を防止する方法及び回路 - Google Patents
高電圧メモリ擾乱を防止する方法及び回路 Download PDFInfo
- Publication number
- JP2010536115A JP2010536115A JP2010520026A JP2010520026A JP2010536115A JP 2010536115 A JP2010536115 A JP 2010536115A JP 2010520026 A JP2010520026 A JP 2010520026A JP 2010520026 A JP2010520026 A JP 2010520026A JP 2010536115 A JP2010536115 A JP 2010536115A
- Authority
- JP
- Japan
- Prior art keywords
- oscillator
- logic
- memory
- output
- power domain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 24
- 206010027175 memory impairment Diseases 0.000 title description 5
- 230000015654 memory Effects 0.000 claims abstract description 137
- 230000004044 response Effects 0.000 claims abstract description 9
- 230000010355 oscillation Effects 0.000 claims abstract description 5
- 230000006870 function Effects 0.000 description 7
- 230000008569 process Effects 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 230000008859 change Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000001629 suppression Effects 0.000 description 3
- 102100036285 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Human genes 0.000 description 2
- 101000875403 Homo sapiens 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Proteins 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Read Only Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Oscillators With Electromechanical Resonators (AREA)
Abstract
【選択図】図3
Description
Claims (20)
- メモリアレイを有する回路を動作させる方法であって:
ロジック電源ドメインを使用してメモリ制御ロジックを動作させること;
発振器の発振に応答して、前記ロジック電源ドメインの電圧よりも高い電圧を生成すること;
前記高い電圧を使用して前記メモリアレイを動作させること;
前記ロジック電源ドメインが少なくとも第1レベルにあるとき、前記メモリ制御ロジックによって前記発振器の動作を制御すること;
前記ロジック電源ドメインが前記第1レベルよりも低いとき、前記発振器をディセーブルにすること
を備える方法。 - 前記高い電圧を生成することが、前記発振器の発振に応答する電圧乗算器を使用することを更に含む、請求項1に記載の方法。
- 前記高い電圧を生成することが、前記高い電圧よりも低いメモリ電源ドメインを用いて前記電圧乗算器に電源を供給することを更に含む、請求項2に記載の方法。
- 前記高い電圧を使用することが、アレイ制御ロジックを使用して前記高い電圧を前記メモリアレイに印加することを更に含む、請求項1に記載の方法。
- 前記高い電圧を使用することが、メモリ電源ドメインを用いて前記アレイ制御ロジックに電源を供給することを更に含む、請求項4に記載の方法。
- 前記発振器を無効にすることが:
前記ロジック電源ドメインが前記第1レベルよりも低下したとき、低電圧インジケータ信号をアサートすること;
前記低電圧インジケータ信号をアサートすることに応答して前記発振器をディセーブルにすること
を更に含む、請求項1に記載の方法。 - 前記発振器の動作を制御することが:
前記メモリ制御ロジックを使用して、発振器制御回路への発振器イネーブル信号をアサートすること;
前記発振器をイネーブルにする第1論理状態で前記発振器制御回路の出力を前記発振器に接続すること
を更に含む、請求項6に記載の方法。 - 前記低電圧インジケータ信号をアサートすることが、前記発振器をディセーブルにする第2論理状態で前記発振器に前記発振器制御回路の出力を供給するように前記発振器制御回路を動作させる論理状態で、前記低電圧インジケータ信号をアサートすることを更に含む、請求項7に記載の方法。
- 前記低電圧インジケータ信号をアサートすることが:
前記低電圧インジケータ信号をレベルシフトして、レベルシフトされた低電圧インジケータ信号を供給すること;
前記レベルシフトされた低電圧インジケータ信号を論理ゲートに供給すること;
前記論理ゲートの出力を前記発振器に接続すること
を更に含む、請求項8に記載の方法。 - 第1出力及び第2出力を有するロジック電源ドメインによって電源が供給されるメモリ制御ロジックと;
前記ロジック電源ドメインに接続され、出力を有する低電圧インジケータ回路と;
前記低電圧インジケータ回路の出力に接続される第1入力と、前記メモリ制御ロジックの第1出力に接続される第2入力と、出力とを有する発振器制御回路と;
前記発振器制御回路の出力に接続される制御入力と、発振器出力とを有する発振器と;
前記発振器の発振器出力に接続され、前記ロジック電源ドメインよりも大きい絶対値を有する高電圧を供給する複数の電圧乗算器と;
前記複数の電圧乗算器及び前記メモリ制御ロジックの第2出力に接続されるアレイ制御ロジックと;
前記アレイ制御ロジックに接続されるメモリアレイと
を備える回路。 - 前記発振器制御回路は、前記高電圧の絶対値よりも低い値であるが前記ロジック電源ドメインよりも高い値を有するメモリ電源ドメインによって電源供給される、請求項10に記載の回路。
- 前記発振器制御回路は:
前記メモリ制御ロジックの第1出力に接続される入力と、出力とを有する第1レベルシフタと;
前記低電圧インジケータ回路の出力に接続される入力と、出力とを有する第2レベルシフタと;
前記第1レベルシフタの出力に接続される入力と、前記第2レベルシフタの出力に接続される第2入力と、前記発振器の制御入力に接続される出力とを有する論理ゲートと
を含む、請求項11に記載の回路。 - 前記第2レベルシフタは:
前記低電圧インジケータ回路の出力に接続されるゲートと、グランド端子に接続されるソースと、ドレインとを有するトランジスタと;
前記トランジスタのドレインと前記メモリ電源ドメインとの間に直列に接続される抵抗素子及びダイオード接続トランジスタと;
前記メモリ電源ドメインで電源供給されるレベルシフト手段であって、前記低電圧インジケータ回路の出力に接続される第1入力と、前記トランジスタのドレインに接続される第2入力と、前記第2レベルシフタの出力としての出力とを有するレベルシフト手段と
を含む、請求項12に記載の回路。 - 前記ロジック電源ドメインが所定の電圧レベルより低いとき、前記低電圧インジケータ回路が論理ローの出力を供給する、請求項13に記載の回路。
- 前記アレイ制御ロジックは、前記メモリ制御ロジックの第2出力に応答して前記メモリアレイへの前記高電圧の印加を制御する手段を含み、前記アレイ制御ロジックの第2出力がマルチ信号である、請求項10に記載の回路。
- 前記メモリアレイは、書き込み及び消去に前記高電圧を必要とする不揮発性メモリセルを含み;
前記アレイ制御ロジックは、前記高電圧を用いて前記書き込み及び前記消去を制御し;
前記アレイ制御ロジックは、前記ロジック電源ドメインと前記メモリ電源ドメインとを使用する、
請求項14に記載の回路。 - 前記低電圧インジケータ回路は、前記ロジック電源ドメインが所定の電圧レベルよりも低いとき、前記発振器制御回路によって前記発振器をディセーブルにさせる、請求項10に記載の回路。
- 書き込み及び消去に高電圧を必要とするセル群により構成されるメモリアレイと;
ロジック電源ドメインによって電源供給され、読み出し動作、書き込み動作、及び消去動作の実行を指示する信号を供給するメモリ制御手段と;
前記ロジック電源ドメインが所定のレベルよりも低いことを通知する低電圧インジケータと;
少なくともメモリ電源ドメインによって電源供給され、出力を有する発振器と;
前記ロジック電源ドメインが前記所定のレベルより低いことを前記低電圧インジケータが示すとき前記発振器をディセーブルにし、前記ロジック電源ドメインが前記所定のレベル以上のとき前記メモリ制御手段により前記発振器を制御可能にする発振器制御手段と;
前記発振器の出力に接続された複数の電圧乗算器であって、少なくとも前記メモリ電源ドメインによって電源供給され、前記メモリ電源ドメインよりも高い値を有する高電圧を供給する複数の電圧乗算器と;
前記複数の電圧乗算器及び前記メモリ制御手段に接続され、前記メモリ制御手段による実行の指示に従って書き込み及び消去を行う際に、前記高電圧を前記メモリアレイに印加するためのアレイ制御手段と
を備える回路。 - 前記メモリ制御手段が前記複数の電圧乗算器を制御する、請求項18に記載の回路。
- 前記発振器制御手段は:
前記低電圧インジケータに接続される第1レベルシフタと;
前記メモリ制御手段に接続される第2レベルシフタと;
前記第1レベルシフタ、前記第2レベルシフタ、及び前記発振器に接続される論理ゲートと
を含む、請求項18に記載の回路。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/833,545 | 2007-08-03 | ||
US11/833,545 US7724603B2 (en) | 2007-08-03 | 2007-08-03 | Method and circuit for preventing high voltage memory disturb |
PCT/US2008/068091 WO2009020718A1 (en) | 2007-08-03 | 2008-06-25 | Method and circuit for preventing high voltage memory disturb |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2010536115A true JP2010536115A (ja) | 2010-11-25 |
JP2010536115A5 JP2010536115A5 (ja) | 2011-08-04 |
JP5335791B2 JP5335791B2 (ja) | 2013-11-06 |
Family
ID=40337974
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010520026A Active JP5335791B2 (ja) | 2007-08-03 | 2008-06-25 | 高電圧メモリ擾乱を防止する方法及び回路 |
Country Status (6)
Country | Link |
---|---|
US (1) | US7724603B2 (ja) |
JP (1) | JP5335791B2 (ja) |
KR (1) | KR101443419B1 (ja) |
CN (1) | CN101772809B (ja) |
TW (1) | TWI486967B (ja) |
WO (1) | WO2009020718A1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010272156A (ja) * | 2009-05-20 | 2010-12-02 | Renesas Electronics Corp | 半導体装置 |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI392212B (zh) * | 2008-09-17 | 2013-04-01 | Holtek Semiconductor Inc | 單晶片積體電路的控制電路 |
US7894285B2 (en) * | 2008-11-13 | 2011-02-22 | Micron Technology, Inc. | Circuits, systems, and methods for reducing simultaneous switching output noise, power noise, or combinations thereof |
JP2011175710A (ja) * | 2010-02-24 | 2011-09-08 | Toshiba Corp | 半導体記憶装置 |
CN103973298B (zh) * | 2013-01-28 | 2017-12-29 | 恒景科技股份有限公司 | 振荡起始电路 |
US9064559B2 (en) * | 2013-08-15 | 2015-06-23 | Arm Limited | Memory device and method of performing access operations within such a memory device |
US10096348B2 (en) | 2015-05-15 | 2018-10-09 | Purdue Research Foundation | Memory array with reduced read power requirements and increased capacity |
CN110007739B (zh) * | 2017-12-29 | 2023-09-12 | 华为技术有限公司 | 一种噪声屏蔽电路及芯片 |
US10528292B2 (en) * | 2018-05-22 | 2020-01-07 | Luca De Santis | Power down/power-loss memory controller |
US11069415B2 (en) | 2018-10-05 | 2021-07-20 | Samsung Electronics Co., Ltd. | Memory device including charge pump circuit |
KR102545174B1 (ko) * | 2018-10-05 | 2023-06-19 | 삼성전자주식회사 | 차지 펌프 회로를 포함하는 메모리 장치 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0346198A (ja) * | 1989-07-14 | 1991-02-27 | Seiko Instr Inc | 半導体集積回路装置 |
JPH05109291A (ja) * | 1991-10-14 | 1993-04-30 | Toshiba Corp | 不揮発性半導体記憶装置 |
JPH1196800A (ja) * | 1997-09-24 | 1999-04-09 | Hitachi Ltd | 半導体集積回路装置 |
WO2006036443A2 (en) * | 2004-09-22 | 2006-04-06 | Freescale Semiconductor, Inc. | Method and apparatus for protecting an integrated circuit from erroneous operation |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5099297A (en) | 1988-02-05 | 1992-03-24 | Emanuel Hazani | EEPROM cell structure and architecture with programming and erase terminals shared between several cells |
US5345422A (en) | 1990-07-31 | 1994-09-06 | Texas Instruments Incorporated | Power up detection circuit |
JPH06236694A (ja) | 1991-05-07 | 1994-08-23 | Intel Corp | 高電圧レベル変換回路 |
US5267218A (en) | 1992-03-31 | 1993-11-30 | Intel Corporation | Nonvolatile memory card with a single power supply input |
US5602794A (en) * | 1995-09-29 | 1997-02-11 | Intel Corporation | Variable stage charge pump |
TW423162B (en) * | 1997-02-27 | 2001-02-21 | Toshiba Corp | Power voltage supplying circuit and semiconductor memory including the same |
US6445606B1 (en) * | 2001-05-10 | 2002-09-03 | Koninklijke Philips Electronics N.V. | Secure poly fuse ROM with a power-on or on-reset hardware security features and method therefor |
US7046568B2 (en) * | 2002-09-24 | 2006-05-16 | Sandisk Corporation | Memory sensing circuit and method for low voltage operation |
KR100562636B1 (ko) * | 2003-12-30 | 2006-03-20 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 파워업 회로 |
US7149132B2 (en) * | 2004-09-24 | 2006-12-12 | Ovonyx, Inc. | Biasing circuit for use in a non-volatile memory device |
US7656714B2 (en) * | 2004-11-03 | 2010-02-02 | Samsung Electronics Co., Ltd. | Bitline bias circuit and nor flash memory device including the bitline bias circuit |
JP2006158132A (ja) * | 2004-11-30 | 2006-06-15 | Renesas Technology Corp | チャージポンプ方式電源回路 |
KR100591773B1 (ko) * | 2004-12-20 | 2006-06-26 | 삼성전자주식회사 | 불휘발성 반도체 메모리 장치 및 그것을 위한 전압 발생회로 |
KR100784861B1 (ko) * | 2005-10-10 | 2007-12-14 | 삼성전자주식회사 | 플래시 메모리 장치 및 그것을 위한 전압 발생회로 |
KR100648295B1 (ko) * | 2005-10-12 | 2006-11-23 | 삼성전자주식회사 | 플래시 메모리 장치 및 그것을 위한 전압 발생회로 |
KR100729353B1 (ko) * | 2005-11-22 | 2007-06-15 | 삼성전자주식회사 | 통합된 레귤레이터/펌프 구조를 갖는 플래시 메모리 장치 |
US8098089B2 (en) * | 2006-07-28 | 2012-01-17 | Stmicroelectronics S.R.L. | Voltage booster |
-
2007
- 2007-08-03 US US11/833,545 patent/US7724603B2/en active Active
-
2008
- 2008-06-25 KR KR1020107004818A patent/KR101443419B1/ko active IP Right Grant
- 2008-06-25 JP JP2010520026A patent/JP5335791B2/ja active Active
- 2008-06-25 WO PCT/US2008/068091 patent/WO2009020718A1/en active Application Filing
- 2008-06-25 CN CN200880101808.1A patent/CN101772809B/zh active Active
- 2008-07-15 TW TW097126814A patent/TWI486967B/zh active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0346198A (ja) * | 1989-07-14 | 1991-02-27 | Seiko Instr Inc | 半導体集積回路装置 |
JPH05109291A (ja) * | 1991-10-14 | 1993-04-30 | Toshiba Corp | 不揮発性半導体記憶装置 |
JPH1196800A (ja) * | 1997-09-24 | 1999-04-09 | Hitachi Ltd | 半導体集積回路装置 |
WO2006036443A2 (en) * | 2004-09-22 | 2006-04-06 | Freescale Semiconductor, Inc. | Method and apparatus for protecting an integrated circuit from erroneous operation |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010272156A (ja) * | 2009-05-20 | 2010-12-02 | Renesas Electronics Corp | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
US20090034352A1 (en) | 2009-02-05 |
CN101772809A (zh) | 2010-07-07 |
TW200912954A (en) | 2009-03-16 |
KR101443419B1 (ko) | 2014-09-24 |
CN101772809B (zh) | 2013-02-13 |
WO2009020718A1 (en) | 2009-02-12 |
JP5335791B2 (ja) | 2013-11-06 |
KR20100066479A (ko) | 2010-06-17 |
US7724603B2 (en) | 2010-05-25 |
TWI486967B (zh) | 2015-06-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5335791B2 (ja) | 高電圧メモリ擾乱を防止する方法及び回路 | |
US11742033B2 (en) | Voltage generation circuit which is capable of executing high-speed boost operation | |
US7443230B2 (en) | Charge pump circuit | |
EP2362398A1 (en) | SRAM with different supply voltages for memory cells and access logic circuitry | |
JP2002101644A (ja) | 半導体装置 | |
US9401188B2 (en) | Devices and systems including enabling circuits | |
US20180083616A1 (en) | Power-up signal generation circuit and semiconductor device including the same | |
US9143118B2 (en) | Semiconductor memory device with power interruption detection and reset circuit | |
US7800962B2 (en) | Bit line control circuit for semiconductor memory device | |
US11496118B2 (en) | Semiconductor device | |
US8179729B2 (en) | Memory circuit and voltage detection circuit including the same | |
CN110010166B (zh) | 半导体装置 | |
KR100757918B1 (ko) | 반도체 메모리 장치의 내부 전압 생성 회로 및 방법 | |
JP2010232848A (ja) | 半導体メモリの内部電源のスタートアップ回路 | |
KR100825021B1 (ko) | 내부전압 생성기 | |
JPH07244990A (ja) | 半導体記憶装置用電源回路 | |
KR100910866B1 (ko) | 반도체 메모리 소자 | |
KR100780635B1 (ko) | 반도체 메모리 소자 및 그의 코어전압 발생방법 | |
JP2011216136A (ja) | 半導体集積回路装置 | |
JP2014211941A (ja) | 半導体集積回路装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110616 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110616 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20120227 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130115 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130129 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130422 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130702 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130731 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5335791 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |