JP4153919B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
2…ビット線制御回路
3…カラムデコーダ
4…アドレスバッファ
5…ロウデコーダ
6…データ入出力バッファ
7…基板電位制御回路
11…p型シリコン基板
12…素子分離酸化膜
14…浮遊ゲート(電荷蓄積層)
16…制御ゲート
17…層間絶縁膜
18…ビット線
19…n型拡散層
SG…選択ゲート線
CG…制御ゲート線
Claims (38)
- 1個若しくは互いに接続された複数個の不揮発性メモリセルと、
前記メモリセルの一端側に接続された第1の選択トランジスタと、
前記メモリセルの他端側に接続された第2の選択トランジスタと、
前記メモリセルと前記第1及び前記第2の選択トランジスタを含むメモリセルユニットと、
前記メモリセルユニットがアレイ状に配列されたメモリセルアレイと、
前記メモリセルのゲートを複数個接続することにより設けられたワード線と、
前記第1の選択トランジスタのゲートを複数個接続することにより前記ワード線と平行な方向に設けられた第1の選択ゲート線と、
前記第2の選択トランジスタのゲートを複数個接続することにより前記ワード線と平行な方向に設けられた第2の選択ゲート線と、
1本以上のワード線及び前記第1及び前記第2の選択ゲート線にて構成されるブロックと、
を備え、
少なくとも1つの前記メモリセルアレイ中には第1、第2及び第3のブロックを含む複数のブロックが存在し、前記第1、前記第2及び前記第3のブロックは互いに異なるブロックであり、前記第1のブロック中の第1の選択ゲート線と前記第2のブロック中の第1の選択ゲート線は直接若しくは他の配線層を介して接続され、第1の動作中には前記第1のブロック若しくは前記第2のブロックの選択時には前記第1のブロック中の第1の選択ゲート線と前記第2のブロック中の第1の選択ゲート線はともに第1の電圧となると共に、前記第3のブロック中の第1の選択ゲート線は非選択状態となることを特徴とする不揮発性半導体記憶装置。 - 前記第1のブロックと前記第2のブロックは隣接ブロックであることを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記ブロック中では、一端側に第1の選択ゲート線が、他端側に第2の選択ゲート線が、前記ブロック中の全てのワード線が前記第1と前記第2の選択ゲート線の間に配置されることを特徴とする請求項請求項1又は2記載の不揮発性半導体記憶装置。
- 前記第1のブロック中の第1の選択ゲート線と前記第2のブロックの第1の選択ゲート線が隣接するように、前記第1のブロックと前記第2のブロックが配置されることを特徴とする請求項1〜3の何れかに記載の不揮発性半導体記憶装置。
- 前記第1の動作中には、前記複数のブロックのうち、前記第1及び前記第2のブロックを除く全てのブロック中の第1の選択ゲート線が非選択状態になることを特徴とする請求項1〜4の何れかに記載の不揮発性半導体記憶装置。
- 前記第1の動作中に、前記第1のブロック中の第1の選択ゲート線と前記第3のブロック中の第1の選択ゲート線は異なる電圧となることを特徴とする請求項1〜5の何れかに記載の不揮発性半導体記憶装置。
- 前記第1の動作中には、前記第1のブロックと前記第2のブロックの片方のみ選択される場合と両方選択される場合にて、前記第1のブロック中の第1の選択ゲート線の電圧が同一となるように設定されることを特長とする請求項1〜6の何れかに記載の不揮発性半導体記憶装置。
- 前記ワード線、前記第1及び前記第2の選択ゲート線の選択/非選択の制御や電圧設定を行うロウデコーダ回路とを備えたことを特徴とする請求項1〜7の何れかに記載の不揮発性半導体記憶装置。
- 前記ロウデコーダ回路は、同一ブロック内の前記第1の選択ゲート線と前記第2の選択ゲート線を同時に選択する機能を有することを特徴とする請求項1〜8記載の不揮発性半導体記憶装置。
- 1個若しくは互いに接続された複数個の不揮発性メモリセルと、
前記メモリセルの一端側に接続された第1の選択トランジスタと、
前記メモリセルの他端側に接続された第2の選択トランジスタと、
前記メモリセルと前記第1及び前記第2の選択トランジスタを含むメモリセルユニットと、
前記メモリセルユニットがアレイ状に配列されたメモリセルアレイと、
前記メモリセルのゲートを複数個接続することにより設けられたワード線と、
前記第1の選択トランジスタのゲートを複数個接続することにより前記ワード線と平行な方向に設けられた第1の選択ゲート線と、
前記第2の選択トランジスタのゲートを複数個接続することにより前記ワード線と平行な方向に設けられた第2の選択ゲート線と、
を備え、
第1の動作中に、メモリセルアレイ中の複数の第1の選択ゲート線の中で、隣接した2本の第1の選択ゲート線が第1の電圧となると共に、他の第1の選択ゲート線は非選択状態となることを特徴とする不揮発性半導体記憶装置。 - 1個若しくは互いに接続された複数個の不揮発性メモリセルと、
前記メモリセルの一端側に接続された第1の選択トランジスタと、
前記メモリセルの他端側に接続された第2の選択トランジスタと、
前記メモリセルと前記第1及び前記第2の選択トランジスタを含むメモリセルユニットと、
前記メモリセルユニットがアレイ状に配列されたメモリセルアレイと、
前記メモリセルのゲートを複数個接続することにより設けられたワード線と、
前記第1の選択トランジスタのゲートを複数個接続することにより前記ワード線と平行な方向に設けられた第1の選択ゲート線と、
前記第2の選択トランジスタのゲートを複数個接続することにより前記ワード線と平行な方向に設けられた第2の選択ゲート線と、
を備え、
第1の動作中に、メモリセルアレイ中の複数の第1の選択ゲート線の中で、隣接した2本の第1の選択ゲート線が第1の電圧となると共に、他の少なくとも1本の第1の選択ゲート線は第1の電圧と異なる第2の電圧となることを特徴とする不揮発性半導体記憶装置。 - 1個若しくは互いに接続された複数個の不揮発性メモリセルと、
前記メモリセルの一端側に接続された第1の選択トランジスタと、
前記メモリセルの他端側に接続された第2の選択トランジスタと、
前記メモリセルと前記第1及び前記第2の選択トランジスタを含むメモリセルユニットと、
前記メモリセルユニットがアレイ状に配列されたメモリセルアレイと、
前記メモリセルのゲートを複数個接続することにより設けられたワード線と、
前記第1の選択トランジスタのゲートを複数個接続することにより前記ワード線と平行な方向に設けられた第1の選択ゲート線と、
前記第2の選択トランジスタのゲートを複数個接続することにより前記ワード線と平行な方向に設けられた第2の選択ゲート線と、
を備え、
第1の動作中に、メモリセルアレイ中の複数の第1の選択ゲート線の中で、隣接した2本の第1の選択ゲート線が第1の電圧となると共に、他の全ての第1の選択ゲート線は第1の電圧と異なる第2の電圧となることを特徴とする不揮発性半導体記憶装置。 - 前記第1の選択ゲート線は、隣接した第1の選択ゲート線と直接若しくは他の配線層を介して接続されることを特徴とする請求項10〜12の何れかに記載の不揮発性半導体記憶装置。
- 1個若しくは互いに接続された複数個の不揮発性メモリセルと、
前記メモリセルの一端側に接続された第1の選択トランジスタと、
前記メモリセルの他端側に接続された第2の選択トランジスタと、
前記メモリセルと前記第1及び前記第2の選択トランジスタを含むメモリセルユニットと、
前記メモリセルユニットがアレイ状に配列されたメモリセルアレイと、
前記メモリセルのゲートを複数個接続することにより設けられたワード線と、
前記第1の選択トランジスタのゲートを複数個接続することにより前記ワード線と平行な方向に設けられた第1の選択ゲート線と、
前記第2の選択トランジスタのゲートを複数個接続することにより前記ワード線と平行な方向に設けられた第2の選択ゲート線と、
前記メモリセルの前記ワード線の選択/非選択の制御や電圧設定、前記第1及び前記第2の選択ゲート線の選択/非選択の制御や電圧設定を行うロウデコーダ回路と、
を備え、
前記第1の選択ゲート線は、前記メモリセルアレイ中の選択ゲート接続領域において、前記メモリセルアレイ内でワード線を構成する配線層若しくは前記配線層よりも下に位置する配線層により、隣接した第1の選択ゲート線と接続されることを特徴とする不揮発性半導体記憶装置。 - 1個若しくは互いに接続された複数個の不揮発性メモリセルと、
前記メモリセルの一端側に接続された第1の選択トランジスタと、
前記メモリセルの他端側に接続された第2の選択トランジスタと、
前記メモリセルと前記第1及び前記第2の選択トランジスタを含むメモリセルユニットと、
前記メモリセルユニットがアレイ状に配列されたメモリセルアレイと、
前記メモリセルのゲートを複数個接続することにより設けられたワード線と、
前記第1の選択トランジスタのゲートを複数個接続することにより前記ワード線と平行な方向に設けられた第1の選択ゲート線と、
前記第2の選択トランジスタのゲートを複数個接続することにより前記ワード線と平行な方向に設けられた第2の選択ゲート線と、
前記メモリセルの前記ワード線の選択/非選択の制御や電圧設定、前記第1及び前記第2の選択ゲート線の選択/非選択の制御や電圧設定を行うロウデコーダ回路と、
を備え、
前記第1の選択ゲート線が隣接した第1の選択ゲート線と常に設定電圧が同じとなるように、前記メモリセルアレイ中の選択ゲート接続領域において、前記メモリセルアレイ内でワード線を構成する配線層若しくは前記配線層よりも下に位置する配線層により、前記第1の選択ゲート線と前記隣接した第1の選択ゲート線が接続されることを特徴とする不揮発性半導体記憶装置。 - 1個若しくは互いに接続された複数個の不揮発性メモリセルと、
前記メモリセルの一端側に接続された第1の選択トランジスタと、
前記メモリセルの他端側に接続された第2の選択トランジスタと、
前記メモリセルと前記第1及び前記第2の選択トランジスタを含むメモリセルユニットと、
前記メモリセルユニットがアレイ状に配列されたメモリセルアレイと、
前記メモリセルのゲートを複数個接続することにより設けられたワード線と、
前記第1の選択トランジスタのゲートを複数個接続することにより前記ワード線と平行な方向に設けられた第1の選択ゲート線と、
前記第2の選択トランジスタのゲートを複数個接続することにより前記ワード線と平行な方向に設けられた第2の選択ゲート線と、
前記メモリセルの前記ワード線の選択/非選択の制御や電圧設定、前記第1及び前記第2の選択ゲート線の選択/非選択の制御や電圧設定を行うロウデコーダ回路と、
前記ロウデコーダ回路中に設けられ、直列接続された第1及び第2のトランジスタと、 を備え、
前記第1の選択ゲート線は、前記メモリセルアレイ中の選択ゲート接続領域において、前記メモリセルアレイ内でワード線を構成する配線層若しくは前記配線層よりも下に位置する配線層により、隣接した第1の選択ゲート線と接続されるとともに、前記第1の選択ゲート線は前記直列接続された第1及び第2のトランジスタの一端に接続されることを特徴とする不揮発性半導体記憶装置。 - 前記第1のトランジスタと前記第2のトランジスタは極性が同じであることを特徴とする請求項16記載の不揮発性半導体記憶装置。
- 1本以上のワード線及び前記第1及び前記第2の選択ゲート線にて構成されるブロックを備え、
消去動作中に選択ブロックと選択ブロックに隣接したブロックを除く全てのブロック中の第1の選択ゲート線が前記第1及び前記第2のトランジスタを介して充電されることを特徴とする請求項16又は17記載の不揮発性半導体記憶装置。 - 前記第1の選択ゲート線は、前記第1及び前記第2のトランジスタと異なる第3のトランジスタと接続され、前記第3のトランジスタは前記第1及び前記第2のトランジスタと同一極性であることを特徴とする請求項16〜18の何れかに記載の不揮発性半導体記憶装置。
- 1本以上のワード線及び前記第1及び前記第2の選択ゲート線にて構成されるブロックを備え、
第1のブロック中の第1の選択ゲート線と第2のブロック中の第1の選択ゲート線が接続されるとともに、前記第1のトランジスタのゲートには前記第1のブロックの選択/非選択制御信号である第1の信号が入力され、前記第2のトランジスタのゲートには前記第2のブロックの選択/非選択制御信号である第2の信号が入力されることを特徴とする請求項16〜19の何れかに記載の不揮発性半導体記憶装置。 - 前記第3のトランジスタのゲートには第3の信号が入力され、前記第3の信号の論理レベルは、前記第1の信号もしくは前記第2の信号の論理レベルの反転状態にあることを特徴とする請求項19に記載の不揮発性半導体記憶装置。
- 1個若しくは互いに接続された複数個の不揮発性メモリセルと、
前記メモリセルの一端側に接続された第1の選択トランジスタと、
前記メモリセルの他端側に接続された第2の選択トランジスタと、
前記メモリセルと前記第1及び前記第2の選択トランジスタを含むメモリセルユニットと、
前記メモリセルユニットがアレイ状に配列されたメモリセルアレイと、
前記メモリセルのゲートを複数個接続することにより設けられたワード線と、
前記第1の選択トランジスタのゲートを複数個接続することにより前記ワード線と平行な方向に設けられた第1の選択ゲート線と、
前記第2の選択トランジスタのゲートを複数個接続することにより前記ワード線と平行な方向に設けられた第2の選択ゲート線と、
前記メモリセルの前記ワード線の選択/非選択の制御や電圧設定、前記第1及び前記第2の選択ゲート線の選択/非選択の制御や電圧設定を行うロウデコーダ回路と、
を備え、
前記第1の選択ゲート線は隣接した第1の選択ゲート線と直接若しくは他の配線層を介して接続されるとともに、前記第2の選択ゲート線は隣接した第2の選択ゲート線と直接若しくは他の配線層を介して接続されることを特徴とする不揮発性半導体記憶装置。 - 1個若しくは互いに接続された複数個の不揮発性メモリセルと、
前記メモリセルの一端側に接続された第1の選択トランジスタと、
前記メモリセルの他端側に接続された第2の選択トランジスタと、
前記メモリセルと前記第1及び前記第2の選択トランジスタを含むメモリセルユニットと、
前記メモリセルユニットがアレイ状に配列されたメモリセルアレイと、
前記メモリセルのゲートを複数個接続することにより設けられたワード線と、
前記第1の選択トランジスタのゲートを複数個接続することにより前記ワード線と平行な方向に設けられた第1の選択ゲート線と、
前記第2の選択トランジスタのゲートを複数個接続することにより前記ワード線と平行な方向に設けられた第2の選択ゲート線と、
前記メモリセルの前記ワード線の選択/非選択の制御や電圧設定、前記第1及び前記第2の選択ゲート線の選択/非選択の制御や電圧設定を行うロウデコーダ回路と、
を備え、
前記第1の選択ゲート線は、隣接した第1の選択ゲート線と常に設定電圧が同じであるとともに、前記第2の選択ゲート線は隣接した第2の選択ゲート線と常に設定電圧が同じであることを特徴とする不揮発性半導体記憶装置。 - 1個若しくは互いに接続された複数個の不揮発性メモリセルと、
前記メモリセルの一端側に接続された第1の選択トランジスタと、
前記メモリセルの他端側に接続された第2の選択トランジスタと、
前記メモリセルと前記第1及び前記第2の選択トランジスタを含むメモリセルユニットと、
前記メモリセルユニットがアレイ状に配列されたメモリセルアレイと、
前記メモリセルのゲートを複数個接続することにより設けられたワード線と、
前記第1の選択トランジスタのゲートを複数個接続することにより前記ワード線と平行な方向に設けられた第1の選択ゲート線と、
前記第2の選択トランジスタのゲートを複数個接続することにより前記ワード線と平行な方向に設けられた第2の選択ゲート線と、
前記メモリセルの前記ワード線の選択/非選択の制御や電圧設定、前記第1及び前記第2の選択ゲート線の選択/非選択の制御や電圧設定を行うロウデコーダ回路と、
を備え、
前記第1の選択ゲート線は、隣接した第1の選択ゲート線と常に設定電圧が同じであるとともに、第1の動作中に前記第2の選択ゲート線は隣接した第2の選択ゲート線と異なる電圧に設定されることを特徴とする不揮発性半導体記憶装置。 - 1個若しくは互いに接続された複数個の不揮発性メモリセルと、
前記メモリセルの一端側に接続された第1の選択トランジスタと、
前記メモリセルの他端側に接続された第2の選択トランジスタと、
前記メモリセルと前記第1及び前記第2の選択トランジスタを含むメモリセルユニットと、
前記メモリセルユニットがアレイ状に配列されたメモリセルアレイと、
前記メモリセルのゲートを複数個接続することにより設けられたワード線と、
前記第1の選択トランジスタのゲートを複数個接続することにより前記ワード線と平行な方向に設けられた第1の選択ゲート線と、
前記第2の選択トランジスタのゲートを複数個接続することにより前記ワード線と平行な方向に設けられた第2の選択ゲート線と、
前記メモリセルの前記ワード線の選択/非選択の制御や電圧設定、前記第1及び前記第2の選択ゲート線の選択/非選択の制御や電圧設定を行うロウデコーダ回路と、
1本以上のワード線及び前記第1及び前記第2の選択ゲート線にて構成されるブロックと、
を備え、
第1のブロック中の第1の選択ゲート線は、前記メモリセルアレイ中の選択ゲート接続領域で前記メモリセルアレイ内においてワード線を構成する配線層若しくは前記配線層よりも下に位置する配線層により、第2のブロック中の第1の選択ゲート線と接続されるとともに、前記第1のブロックに対応する第1のロウデコーダ回路と前記第2のブロックに対応する第2のロウデコーダ回路は前記セルアレイの同じ側に配置されることを特徴とする不揮発性半導体記憶装置。 - 1個若しくは互いに接続された複数個の不揮発性メモリセルと、
前記メモリセルの一端側に接続された第1の選択トランジスタと、
前記メモリセルの他端側に接続された第2の選択トランジスタと、
前記メモリセルと前記第1及び前記第2の選択トランジスタを含むメモリセルユニットと、
前記メモリセルユニットがアレイ状に配列されたメモリセルアレイと、
前記メモリセルのゲートを複数個接続することにより設けられたワード線と、
前記第1の選択トランジスタのゲートを複数個接続することにより前記ワード線と平行な方向に設けられた第1の選択ゲート線と、
前記第2の選択トランジスタのゲートを複数個接続することにより前記ワード線と平行な方向に設けられた第2の選択ゲート線と、
前記メモリセルの前記ワード線の選択/非選択の制御や電圧設定、前記第1及び前記第2の選択ゲート線の選択/非選択の制御や電圧設定を行うロウデコーダ回路と、
1本以上のワード線及び前記第1及び前記第2の選択ゲート線にて構成されるブロックと、
を備え、
第1のブロック中の第1の選択ゲート線が第2のブロック中の第1の選択ゲート線と常に同じ電圧に設定されるように、前記メモリセルアレイ中の選択ゲート接続領域において前記メモリセルアレイ内でワード線を構成する配線層若しくは前記配線層よりも下に位置する配線層により、前記第1のブロック中の第1の選択ゲート線と前記第2のブロック中の第1の選択ゲート線が接続されるとともに、前記第1のブロックに対応する第1のロウデコーダ回路と前記第2のブロックに対応する第2のロウデコーダ回路は前記セルアレイの同じ側に配置されることを特徴とする不揮発性半導体記憶装置。 - 1個若しくは互いに接続された複数個の不揮発性メモリセルと、
第1の選択トランジスタと、
前記メモリセルの一端側と第1の選択トランジスタの間に接続された第2の選択トランジスタと、
第3の選択トランジスタと、
前記メモリセルの他端側と第3の選択トランジスタの間に接続された第4の選択トランジスタと、
前記メモリセルと前記第1、前記第2、前記第3及び前記第4の選択トランジスタを含むメモリセルユニットと、
前記メモリセルユニットがアレイ状に配列されたメモリセルアレイと、
前記メモリセルのゲートを複数個接続することにより設けられたワード線と、
前記第1の選択トランジスタのゲートを複数個接続することにより前記ワード線と平行な方向に設けられた第1の選択ゲート線と、
前記第2の選択トランジスタのゲートを複数個接続することにより前記ワード線と平行な方向に設けられた第2の選択ゲート線と、
前記第3の選択トランジスタのゲートを複数個接続することにより前記ワード線と平行な方向に設けられた第3の選択ゲート線と、
前記第4の選択トランジスタのゲートを複数個接続することにより前記ワード線と平行な方向に設けられた第4の選択ゲート線と、
前記メモリセルの前記ワード線の選択/非選択の制御や電圧設定、前記第1、前記第2、前記第3及び前記第4の選択ゲート線の選択/非選択の制御や電圧設定を行うロウデコーダ回路と、
1本以上のワード線及び前記第1及び前記第2の選択ゲート線にて構成されるブロックと、
を備え、
ブロック中では、一端側から他端側に向かって、第1の選択ゲート線、第2の選択ゲート線、1本以上のワード線、第4の選択ゲート線、第3の選択ゲート線の順番で並び、第1のブロック中の第1の選択ゲート線が第2のブロック中の第1の選択ゲート線と常に同じ電圧に設定されるとなるように、前記メモリセルアレイ中の選択ゲート接続領域において前記メモリセルアレイ内でワード線を構成する配線層若しくは前記配線層よりも下に位置する配線層により前記第1のブロック中の第1の選択ゲート線と前記第2のブロック中の第1の選択ゲート線が接続されることを特徴とする不揮発性半導体記憶装置。 - 1個若しくは互いに接続された複数個の不揮発性メモリセルと、
第1の選択トランジスタと、
前記メモリセルの一端側と第1の選択トランジスタの間に接続された第2の選択トランジスタと、
第3の選択トランジスタと、
前記メモリセルの他端側と第3の選択トランジスタの間に接続された第4の選択トランジスタと、
前記メモリセルと前記第1、前記第2、前記第3及び前記第4の選択トランジスタを含むメモリセルユニットと、
前記メモリセルユニットがアレイ状に配列されたメモリセルアレイと、
前記メモリセルのゲートを複数個接続することにより設けられたワード線と、
前記第1の選択トランジスタのゲートを複数個接続することにより前記ワード線と平行な方向に設けられた第1の選択ゲート線と、
前記第2の選択トランジスタのゲートを複数個接続することにより前記ワード線と平行な方向に設けられた第2の選択ゲート線と、
前記第3の選択トランジスタのゲートを複数個接続することにより前記ワード線と平行な方向に設けられた第3の選択ゲート線と、
前記第4の選択トランジスタのゲートを複数個接続することにより前記ワード線と平行な方向に設けられた第4の選択ゲート線と、
前記メモリセルの前記ワード線の選択/非選択の制御や電圧設定、前記第1、前記第2、前記第3及び前記第4の選択ゲート線の選択/非選択の制御や電圧設定を行うロウデコーダ回路と、
1本以上のワード線及び前記第1及び前記第2の選択ゲート線にて構成されるブロックと、
を備え、
ブロック中では、一端側から他端側に向かって、第1の選択ゲート線、第2の選択ゲート線、1本以上のワード線、第4の選択ゲート線、第3の選択ゲート線の順番で並び、第1のブロック中の第1の選択ゲート線は、前記メモリセルアレイ中の選択ゲート接続領域において前記メモリセルアレイ内においてワード線を構成する配線層若しくは前記配線層よりも下に位置する配線層により、第2のブロック中の第1の選択ゲート線と接続されることを特徴とする不揮発性半導体記憶装置。 - 前記第1のブロックは前記第2のブロックと隣接していることを特徴とする請求項27又は28記載の不揮発性半導体記憶装置。
- 前記第1の選択ゲート線と前記第2の選択ゲート線は常に同じ電圧に設定されることを特徴とする請求項27〜29の何れかに記載の不揮発性半導体記憶装置。
- 前記第1のブロック中の第2の選択ゲート線と前記第2のブロック中の第2の選択ゲート線は常に同じ電圧に設定されることを特徴とする請求項27〜30の何れかに記載の不揮発性半導体記憶装置。
- 1個若しくは互いに接続された複数個の不揮発性メモリセルと、
前記メモリセルの一端側に接続された第1の選択トランジスタと、
前記メモリセルと前記第1の選択トランジスタを含むメモリセルユニットと、
前記メモリセルユニットがアレイ状に配列されたメモリセルアレイと、
前記メモリセルのゲートを複数個接続することにより設けられたワード線と、
前記第1の選択トランジスタのゲートを複数個接続することにより前記ワード線と平行な方向に設けられた第1の選択ゲート線と、
を備え、
第1の動作中に、メモリセルアレイ中の複数の第1の選択ゲート線の中で、隣接した2本の第1の選択ゲート線が第1の電圧となると共に、他の第1の選択ゲート線は非選択状態となることを特徴とする不揮発性半導体記憶装置。 - 1個若しくは互いに接続された複数個の不揮発性メモリセルと、
前記メモリセルの一端側に接続された第1の選択トランジスタと、
前記メモリセルと前記第1の選択トランジスタを含むメモリセルユニットと、
前記メモリセルユニットがアレイ状に配列されたメモリセルアレイと、
前記メモリセルのゲートを複数個接続することにより設けられたワード線と、
前記第1の選択トランジスタのゲートを複数個接続することにより前記ワード線と平行な方向に設けられた第1の選択ゲート線と、
を備え、
第1の動作中に、メモリセルアレイ中の複数の第1の選択ゲート線の中で、隣接した2本の第1の選択ゲート線が第1の電圧となると共に、他の少なくとも1本の第1の選択ゲート線は第1の電圧と異なる第2の電圧となることを特徴とする不揮発性半導体記憶装置。 - 1個若しくは互いに接続された複数個の不揮発性メモリセルと、
前記メモリセルの一端側に接続された第1の選択トランジスタと、
前記メモリセルと前記第1の選択トランジスタを含むメモリセルユニットと、
前記メモリセルユニットがアレイ状に配列されたメモリセルアレイと、
前記メモリセルのゲートを複数個接続することにより設けられたワード線と、
前記第1の選択トランジスタのゲートを複数個接続することにより前記ワード線と平行な方向に設けられた第1の選択ゲート線と、
を備え、
第1の動作中に、メモリセルアレイ中の複数の第1の選択ゲート線の中で、隣接した2本の第1の選択ゲート線が第1の電圧となると共に、他の全ての第1の選択ゲート線は第1の電圧と異なる第2の電圧となることを特徴とする不揮発性半導体記憶装置。 - 1個若しくは互いに接続された複数個の不揮発性メモリセルと、
前記メモリセルの一端側に接続された第1の選択トランジスタと、
前記メモリセルと前記第1の選択トランジスタを含むメモリセルユニットと、
前記メモリセルユニットがアレイ状に配列されたメモリセルアレイと、
前記メモリセルのゲートを複数個接続することにより設けられたワード線と、
前記第1の選択トランジスタのゲートを複数個接続することにより前記ワード線と平行な方向に設けられた第1の選択ゲート線と、
前記メモリセルの前記ワード線の選択/非選択の制御や電圧設定、前記第1の選択ゲート線の選択/非選択の制御や電圧設定を行うロウデコーダ回路と、
を備え、
前記第1の選択ゲート線は、前記メモリセルアレイ中の選択ゲート接続領域において前記メモリセルアレイ内でワード線を構成する配線層若しくは前記配線層よりも下に位置する配線層により、隣接した第1の選択ゲート線と接続されることを特徴とする不揮発性半導体記憶装置。 - 1個若しくは互いに接続された複数個の不揮発性メモリセルと、
前記メモリセルの一端側に接続された第1の選択トランジスタと、
前記メモリセルと前記第1の選択トランジスタを含むメモリセルユニットと、
前記メモリセルユニットがアレイ状に配列されたメモリセルアレイと、
前記メモリセルのゲートを複数個接続することにより設けられたワード線と、
前記第1の選択トランジスタのゲートを複数個接続することにより前記ワード線と平行な方向に設けられた第1の選択ゲート線と、
前記メモリセルの前記ワード線の選択/非選択の制御や電圧設定、前記第1の選択ゲート線の選択/非選択の制御や電圧設定を行うロウデコーダ回路と、
を備え、
前記第1の選択ゲート線が隣接した第1の選択ゲート線と常に設定電圧が同じとなるように、前記メモリセルアレイ中の選択ゲート接続領域において前記メモリセルアレイ内でワード線を構成する配線層若しくは前記配線層よりも下に位置する配線層により、前記第1の選択ゲート線と前記隣接した第1の選択ゲート線が接続されることを特徴とする不揮発性半導体記憶装置。 - 1個若しくは互いに接続された複数個の不揮発性メモリセルと、
前記メモリセルの一端側に接続された第1の選択トランジスタと、
前記メモリセルと前記第1の選択トランジスタを含むメモリセルユニットと、
前記メモリセルユニットがアレイ状に配列されたメモリセルアレイと、
前記メモリセルのゲートを複数個接続することにより設けられたワード線と、
前記第1の選択トランジスタのゲートを複数個接続することにより前記ワード線と平行な方向に設けられた第1の選択ゲート線と、
前記メモリセルの前記ワード線の選択/非選択の制御や電圧設定、前記第1の選択ゲート線の選択/非選択の制御や電圧設定を行うロウデコーダ回路と、
1本以上のワード線及び前記第1の選択ゲート線にて構成されるブロックと、
を備え、
第1のブロック中の第1の選択ゲート線は、前記メモリセルアレイ中の選択ゲート接続領域において前記メモリセルアレイ内でワード線を構成する配線層若しくは前記配線層よりも下に位置する配線層により、第2のブロック中の第1の選択ゲート線と接続されるとともに、前記第1のブロックに対応する第1のロウデコーダ回路と前記第2のブロックに対応する第2のロウデコーダ回路は前記セルアレイの同じ側に配置されることを特徴とする不揮発性半導体記憶装置。 - 1個若しくは互いに接続された複数個の不揮発性メモリセルと、
前記メモリセルの一端側に接続された第1の選択トランジスタと、
前記メモリセルと前記第1の選択トランジスタを含むメモリセルユニットと、
前記メモリセルユニットがアレイ状に配列されたメモリセルアレイと、
前記メモリセルのゲートを複数個接続することにより設けられたワード線と、
前記第1の選択トランジスタのゲートを複数個接続することにより前記ワード線と平行な方向に設けられた第1の選択ゲート線と、
前記メモリセルの前記ワード線の選択/非選択の制御や電圧設定、前記第1の選択ゲート線の選択/非選択の制御や電圧設定を行うロウデコーダ回路と、
1本以上のワード線及び前記第1の選択ゲート線にて構成されるブロックと、
を備え、
第1のブロック中の第1の選択ゲート線が第2のブロック中の第1の選択ゲート線と常に同じ電圧に設定されるように、前記メモリセルアレイ中の選択ゲート接続領域において前記メモリセルアレイ内でワード線を構成する配線層若しくは前記配線層よりも下に位置する配線層により、前記第1のブロック中の第1の選択ゲート線と前記第2のブロック中の第1の選択ゲート線が接続されるとともに、前記第1のブロックに対応する第1のロウデコーダ回路と前記第2のブロックに対応する第2のロウデコーダ回路は前記セルアレイの同じ側に配置されることを特徴とする不揮発性半導体記憶装置。
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