JP3764184B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
【産業上の利用分野】
本発明は、電気的書替え可能な不揮発性半導体記憶装置(EEPROM)に関する。
【0002】
【従来の技術】
EEPROMの一つとして、高集積化が可能なNANDセル型EEPROMが知られている。これは、複数のメモリセルをそれらのソース,ドレインを隣接するもの同士で共用する形で直列接続し、これを一単位としてビット線に接続するものである。メモリセルは通常、浮遊ゲート(電荷蓄積層)と制御ゲートが積層されたFET−MOS構造を有する。メモリセルアレイは、p型基板又はn型基板に形成されたp型ウェル内に集積形成される。NANDセルのドレイン側は選択ゲートを介してビット線に接続され、ソース側はやはり選択ゲートを介してソース線に接続される。メモリセルの制御ゲートは、行方向に連続的に配設されてワード線となる。
【0003】
このNANDセル型EEPROMの動作は次の通りである。
【0004】
データ書込みの動作は、ビット線から最も離れた位置のメモリセルから順に行う。選択されたメモリセルの制御ゲートには高電圧Vpp(=20V程度)を印加し、それよりビット線側にあるメモリセルの制御ゲート及び選択ゲートには中間電位VppM (=10V程度)を印加し、ビット線にはデータに応じて0V又は中間電位を与える。
【0005】
ビット線に0Vが与えられた時、その電位は選択メモリセルのドレインまで伝達されて、ドレインから浮遊ゲートに電子注入が生じる。これにより、選択されたメモリセルのしきい値は正方向にシフトする。この状態を、例えば“1”とする。ビット線に中間電位が与えられたときは電子注入が起こらず、従ってしきい値は変化せず、負に止まる。この状態は“0”である。
【0006】
データ消去は、消去を行うメモリセルに接続された制御ゲートを0Vとし、ビット線及びソース線を浮遊状態として、消去を行わないメモリセルに接続された制御ゲート及び全ての選択ゲート、p型ウェル及びn型基板に高電圧20Vを印加する。これにより、消去を行うメモリセルで浮遊ゲートの電子がp型ウェルに放出され、しきい値は負方向にシフトする。
【0007】
データ読出し動作は、選択されたメモリセルの制御ゲートを0Vとし、それ以外のメモリセルの制御ゲート及び選択ゲートを電源電位Vcc(=5V)として、選択メモリセルで電流が流れるか否かを検出することにより行われる。
【0008】
このようなNANDセル型EERROMのビット線コンタクト側選択ゲートとソース線側選択ゲートは、共に層間絶縁膜を挟んで平行に形成された、抵抗の異なる2本の配線から成り、この2本の配線はメモリセルアレイ中の数箇所(若しくは数十箇所)で接続されている。この選択ゲート接続領域では、ビット線コンタクトを挟んだ2本の選択ゲート間の距離は比較的長いため、ビット線コンタクトを挟んだ2本の選択ゲートでは2本の配線の接続を別々に行っている。
【0009】
一方、ソース線を挟んだ2本の選択ゲート間の距離は短いため、ソース線を挟んだ2本の選択ゲートにおいて別々に配線接続を行うことができず、従って配線接続部ではソース線を挟んだ2本の選択ゲートをショートさせ、同一ノードとして配線接続をしている。従って、NANDセル型EEPROMでは、ソース線を挟んだ2本の選択ゲートは同電位にある。
【0010】
このようなNANDセル型EEPROM内のロウデコーダ中には、デコード信号としてはブロック単位のデコード信号しか存在しない。このため、選択ブロックと選択ブロックのソース線側隣接ブロックをセットにしてデコードするという特殊なデコード方式が必要なSG2ノードに関してはデコードせず、全ブロック中で同一電位とする方式を用いていた。
【0011】
また、書込み・読出し動作中は、非選択ブロックではビット線コンタクト側選択ゲートSG1が“L”状態にあり、非選択ブロック中ではビット線とメモリセルがビット線コンタクト側選択ゲートにより非導通状態とされていたため、非選択ブロック内ではソース側選択ゲートSG2の電圧にかかわらず誤動作を招かない。つまり、信頼性の高い書込み・読出し動作を実現できたため、非選択ブロック中の全てのソース側選択ゲートSG2電位を選択ブロック内のSG2電位と同電位にしても動作の信頼性上は問題はない、という点も考慮して従来はソース線側選択ゲートを全ブロック中で同一電位とする方式を用いていた。
【0012】
以上の動作説明から明らかなように、NANDセル型EEPROMでは、読出し動作時には、選択ブロック中の選択された1本の制御ゲート以外の制御ゲート、選択ブロック中の1本のビット線コンタクト側選択ゲート、及び全ブロック中のソース線側選択ゲートは電源電圧まで充電される。また、読出し動作が終わる前に、前記Vccまで充電されたノードは0Vまで放電される。この場合には、Vcc電位までの充電、及び0Vまでの放電を行うべきソース線側選択ゲートの本数が数百〜数千本となり、容量が莫大な値となるため、ソース線側選択ゲートへの充放電所要時間が長時間化し、読出し動作所要時間が長くなるという問題点があった。
【0013】
また、ソース線側選択ゲートへの充放電所要時間を短縮するために、ソース線側選択ゲートの充放電動作を行う際の経路になる配線のうち、メモリセルアレイ中以外のものの配線幅を広くしたり、充放電動作に関わる素子の寸法を大きくする等の方法を用いると、チップ面積が大幅に増大するという問題があった。
【0014】
【発明が解決しようとする課題】
このように従来のNANDセル型EEPROMでは、全ブロック中のソース線側選択ゲートが同電位に設定されてるため、ソース線側選択ゲートの充放電動作所要時間が長時間化し、読出し動作が長くなるという問題があった。また、これを解決するために、配線幅を広くしたり素子寸法を大きくしたりすると、制御回路面積や配線面積が増大することによりチップ面積が増大するという問題があった。
【0015】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、チップ面積を殆ど増加させることなく、読出し動作の高速化を可能としたEEPROMを提供することにある。
【0016】
【課題を解決するための手段】
上記課題を解決するために本発明は、次のような構成を採用している。
【0017】
即ち本発明は、1個若しくは複数個の不揮発性メモリセルと、前記メモリセルの一端側に接続された第1の選択トランジスタと、前記メモリセルの他端側に接続された第2の選択トランジスタと、前記メモリセルと第1及び第2の選択トランジスタがアレイ状に配列されたメモリセルアレイと、第1の選択トランジスタのゲートを複数個接続することによりワード線と平行な方向に設けられた第1の選択ゲート線と、第2の選択トランジスタのゲートを複数個接続することによりワード線と平行な方向に設けられた第2の選択ゲート線と、1本以上のワード線及び前記ワード線の両隣に位置する第1及び第2の選択ゲート線にて構成されるブロックと、前記メモリセルのワード線と第1及び第2の選択ゲート線の選択/非選択の制御や電圧設定を行うロウデコーダ回路とを備えた不揮発性半導体記憶装置であって、前記各ブロックの第1の選択ゲート線が他のブロックの隣接した第1の選択ゲート線と直接若しくは他の配線層を介して接続され、前記ロウデコーダ回路は、同一ブロック内の第1の選択ゲート線と第2の選択ゲート線を同時に選択する機能を有することを特徴とする。
【0020】
ここで、本発明の望ましい実施態様としては、次のものがあげられる。
(1) 第2の選択ゲート線は、隣接した選択ゲート線と接続されないこと。
(2) 第2の選択ゲート線は、隣接した選択ゲート線と直接若しくは他の配線層を介して接続されること。
(3) 第1の選択ゲート線が接続された第1のブロックと第2のブロックを備え、第1の選択ゲート線は複数のトランジスタが直列接続されたトランジスタ群と接続されトランジスタ群の中に含まれる第1のトランジスタのゲートには第1のブロックの選択/非選択制御信号が入力され、トランジスタ群の中に含まれる第2のトランジスタのゲートには第2のブロックの選択/非選択制御信号が入力されること。
(4) 第1のブロック選択時には第1のトランジスタが非導通状態に、第2のブロック選択時には第2のトランジスタが非導通状態になる動作モードを備えたこと
(5) 第1及び第2のブロックが共に非選択の時、第1及び第2のトランジスタが共に導通状態となる動作モードを備えたこと。
(6) 第2の選択ゲート線が接続された第3のブロックと第4のブロックを備え、第2の選択ゲート線は複数のトランジスタが直列接続されたトランジスタ群と接続され、トランジスタ群の中に含まれる第3のトランジスタのゲートには第3のブロックの選択/非選択制御信号が入力され、トランジスタ群の中に含まれる第4のトランジスタのゲートには第4のブロックの選択/非選択制御信号が入力されること。
(7) 第3のブロック選択時には第3のトランジスタが非導通状態に、第4のブロック選択時には第4のトランジスタが非導通状態になる動作モードを備えたこと。
(8) 第3及び第4のブロックが共に非選択の時、第3及び第4のトランジスタが共に導通状態になる動作モードを備えたこと。
(9) 第1の選択トランジスタは、ビット線と接続されること。
(10) 第2の選択トランジスタは、ソース線と接続されること。
(11) 第1の選択トランジスタは、ソース線と接続されること。
(12) 第2の選択トランジスタは、ビット線と接続されること。
(13) メモリセルと第1及び第2の選択トランジスタがNANDセルを構成すること。
(14) メモリセルと第1及び第2の選択トランジスタがANDセルを構成すること。
【0021】
【作用】
本発明においては、選択トランジスタのデコード方式として、選択ブロックと選択ブロックのソース線側又はビット線側の隣接ブロックをセットにしてデコードする方式を用いるため、読出し動作時に充放電を行うソース線側又はビット線側の選択トランジスタのゲート線の本数を選択ブロック内の1本と隣接選択ブロック内の1本の合わせて2本とすることができる。NANDセル型EEPROMでは、ソース線側選択トランジスタのデコード方式として、選択ブロックと選択ブロックのソース線側隣接ブロックをセットにしてデコードする方式を用いるため、読出し動作時に充放電を行うソース線側選択トランジスタのゲート線の本数を選択ブロック内の1本と選択ブロックのソース線側隣接ブロック内の1本の合わせて2本とすることができる。
【0022】
このようにして本発明によれば、チップ面積を殆ど増大させることなく、読出し動作中の選択トランジスタのゲート充放電時間を短縮でき、読出し動作の高速化が達成される。
【0023】
【実施例】
以下、本発明の実施例を図面を参照して説明する。
【0024】
図1は、本発明の一実施例に係わるNANDセル型EEPROMシステム構成を示すブロック図である。メモリセルアレイ1に対して、データ書込み,読出し,再書込み,書込みベリファイ読出し及び消去ベリファイ読出しを行うために、ビット線制御回路2が設けられている。このビット線制御回路2は、データ入出力バッファ6につながり、アドレスバッファ4からのアドレス信号を受けるカラムデコーダ3の出力を入力として受ける。また、メモリセルアレイ1に対して制御ゲート及び選択ゲートを制御するためにロウデコーダ5が設けられ、メモリセルアレイ1が形成されるp基板(又はp型ウェル)の電位を制御するための基板電位制御回路7が設けられている。
【0025】
図2(a)(b)は、メモリセルアレイの一つのNANDセル部分の平面図と等価回路図であり、図3(a)(b)はそれぞれ図2(a)のA−A′及びB−B′断面図である。素子分離酸化膜12で囲まれたp型シリコン基板(又はp型ウェル)11に、複数のNANDセルからなるメモリセルアレイが形成されている。一つのNANDセルに着目して説明すると、この実施例では、8個のメモリセルM1〜M8が直列接続されて一つのNANDセルを構成している。
【0026】
メモリセルはそれぞれ、基板11にゲート絶縁膜13を介して浮遊ゲート14(141 ,142 ,…,148 )を形成し、この上に層間絶縁膜15を介して制御ゲート16(161 ,162 ,…,168 )を形成して、構成されている。これらのメモリセルのソース・ドレインであるn型拡散層19は、隣接するもの同士共用する形で接続され、これによりメモリセルが直列接続される。
【0027】
NANDセルのドレイン側及びソース側には、メモリセルの浮遊ゲート,制御ゲートと同時に形成された選択ゲート149 ,169 及び1410,1610がそれぞれ設けられている。素子形成された基板上はCVD酸化膜17により覆われ、この上にビット線18が配設されている。ビット線18はNANDセルの一端のドレイン側拡散層19にコンタクトさせている。行方向に並ぶNANDセルの制御ゲート16は、共通に制御ゲート線CG(1),CG(2),…,CG(8)として配設されている。これら制御ゲート線はワード線となる。選択ゲート149 ,169 及び1410,1610もそれぞれ行方向に連続的に選択ゲート線SG1 ,SG2 として配設されている。
【0028】
なお、選択ゲート149 ,1410と基板11との間のゲート絶縁膜13をメモリセル部のゲート絶縁膜よりも厚く形成して、その信頼性を高めるようにしてもよい。
【0029】
図4は、このようなNANDセルがマトリックス配列されたメモリセルアレイの等価回路を示している。
【0030】
図5は、メモリセルアレイ中の複数のNANDセル配列の平面図を、図6(a)(b)はそれぞれ図5中の(I)(II)の部分の平面図を、図6(c)は図6(a)(b)のC−C′断面図である。また、図6中の各ノードを示す符号は図3中の記号と同一である。
【0031】
NANDセル型EEPROMでは、図2,図3から分かるように、選択ゲートトランジスタのゲート電極としてノード14配線が用いられ、層間絶縁膜15を挟んでノード16配線がノード14配線と平行に形成されている。このノード14配線は通常は高抵抗であるため、選択ゲート線としてノード14配線のみを用いる場合には、選択ゲート線の充放電所要時間が長くなり、この場合にはチップの各動作時間の長時間化を招く。
【0032】
選択ゲート線の充放電所要時間を短縮するために、通常ノード14配線より数倍抵抗が低く設定されたノード16配線とノード14配線をメモリセルアレイ中の数箇所(或いは数十箇所)で接続する方法が用いられている。この場合には、メモリセルアレイ中にノード16配線とノード14配線の接続用の領域が設けられることになり、図5中のNANDセル配列の間に設けられた幅L3の領域(以後、選択ゲート接続領域と称す)がそれである。この選択ゲート接続領域では、図6(a)や(b)のように、ビット線コンタクト側選択ゲートSG1,ソース線側選択ゲートSG2の両方において、ノード16配線とノード14配線の接続が行われている。
【0033】
ビット線コンタクト側選択ゲートSG1においては、ビット線コンタクトを挟んだSG1配線間距離L1が長いので、ビット線コンタクトを挟んだSG1において別々にノード16・ノード14間接続を行うことができる。しかしながら、ソース線側選択ゲートSG2においては、ソース線を挟んだSG2配線間距離L2が短いので、ソース線を挟んだSG2において別々にノード16・ノード14間接続を行うことができず、従って図6(b)のように、選択ゲート接続領域では、ソース線を挟んだ2個のSG2ノードは接続された状態でノード16・ノード14間接続が行われている。
【0034】
ソース線を挟んだ隣接ブロック間ではソース線側選択ゲートSG2は同電位となっている。また、この選択ゲート接続領域では、ノード16とノード14は低抵抗の配線材によって接続される。図6(c)では、ビット線と同じ配線材を用いてノード16とノード14を接続した場合を示してある。また、ビット線,ノード16,ノード14と異なる配線材を用いてノード16・ノード14間の接続をすることも可能である。また、ノード16とは別の配線材をノード14と平行に形成して、選択ゲート接続領域において、前記したノード16とは別の配線材とノード14の接続をすることも可能である。
【0035】
図7に、NANDセルブロックの配列、及び選択・制御ゲートの並びを示す。各々のNANDセルブロックは、ソース線を共有する複数のNANDセルから構成されている。そして、複数個のNANDセルブロックが、一端側でビット線を共有し他端側でソース線を共有するように配列されている。図6の説明で述べたように、ソース線側を挟んだブロック間ではSG2が同電位となっていることが分かる。従って、1個のNANDセルブロックが選択された場合には、この選択ブロックのソース線側隣接ブロック(以後、単に隣接ブロックと呼ぶことにする)のSG2電位は選択ブロック中のSG2電位と同電位となる。
【0036】
図8中に、図6,図7のようにSG2ノードが配線されたNANDセル型EEPROMの読出し動作のタイミング図を示す。但し、図8中のソース線側隣接ブロック内SG2とは、選択ブロックのソース線側隣接ブロック内SG2のことを示す。
【0037】
図8中の動作では、“1”データのメモリセルのしきい値電圧の許容範囲(0Vより高く、読出し動作中に選択ブロック内非選択制御ゲートに印加される電圧より低い、という範囲)を広くする、読出し動作中に電流を流すNANDセル(“0”データにある選択メモリセルを含むNANDセル)を流れる電流を大きくして(選択ブロック内非選択制御ゲートに印加される電圧が高い方がNANDセル中を流れる電流が大きくなる)読出し所要時間の短縮をはかる、等の目的で読出し動作中に選択ブロック内非選択制御ゲート電位、等を電源電圧Vccより高い電圧に設定する場合の読出し動作を示している。但し、このVccより高い電圧はチップ内の読出し用高電圧発生回路により発生されるものとする。以下に、簡単に図8の動作タイミングの説明を行う。
【0038】
読出し動作開始前には、ビット線は0V以上Vcc以下の電位にある。読出し動作開始時には、選択ブロック中の制御ゲート8本のうちの1本がロウアドレスにより選択されている。読出し動作が始まると、まずビット線が全てVccまで充電される。続いて、選択ブロック内非選択制御ゲート(7本)、選択ブロック内SG1、選択ブロック内SG2、及び(選択ブロックのソース線側)隣接ブロック内SG2が0VからVccまで充電される。この場合のVcc電位への充電所要時間は、メモリセル内の制御ゲート・選択ゲート各配線の抵抗と容量で決まる時間となる。
【0039】
選択ブロック内非選択制御ゲート、選択ブロック内SG1、選択ブロック内SG2、及び(選択ブロックのソース線側)隣接ブロック内SG2ではそれぞれ配線材としてはどれも図3中のノード16の配線材と同じ物を用いており(但し、SG1,SG2は配線のうち低抵抗な方がノード16と同一の配線材)、また配線容量も同程度なので、選択ブロック内非選択制御ゲート、選択ブロック内SG1,選択ブロック内SG2、及び(選択ブロックのソース線側)隣接ブロック内SG2では同程度の充電所要時間(図8中の(ア)に相当)となる。
【0040】
次に、選択ブロック内非選択制御ゲート、選択ブロック内SG1,選択ブロック内SG2、及び(選択ブロックのソース線側)隣接ブロック内SG2の各ノードが、読出し用高電圧発生回路の出力ノードVCGHに接続される。続いて、読出し用高電圧発生回路がVccより高い電圧の発生を開始し、読出し用高電圧発生回路の出力ノードVCGHに前記Vccより高い電圧が供給されるため、選択ブロック内非選択制御ゲート、選択ブロック内SG1,選択ブロック内SG2、及び(選択ブロックのソース線側)隣接ブロック内SG2の各ノードもVccより高い電圧に充電されていく。
【0041】
このときの読出し用高電圧の負荷容量となる部分は、制御ゲート7本、選択ゲート3本、及びロウデコーダ内の高電圧ノード(図9中のVPPRWノード(HV破線内のpチャネルトランジスタが形成されているnウェル容量も含む)、及びノードN1,N2の片方)である。読出し用高電圧が所望の電位レベルVHまで達すると、VCGHノードやVCGHノードと接続されるノードは、しばらくの間VH電位に保たれ、選択メモリセルからビット線へのデータ読出しが行われる。
【0042】
続いて、選択ブロック内非選択制御ゲート、選択ブロック内SG1,選択ブロック内SG2、及び(選択ブロックのソース線側)隣接ブロック内SG2の各ノードがVHから0Vまで放電される。この場合の0V電位への放電所要時間はメモリセル内の制御ゲート、選択ゲート各配線の抵抗と容量で決まる時間となる。選択ブロック内非選択制御ゲート、選択ブロック内SG1,選択ブロック内SG2、及び(選択ブロックのソース線側)隣接ブロック内SG2ではそれぞれ配線材としてはどれも図3中のノード16の配線材と同じ物を用いており(但し、SG1,SG2は配線のうち低抵抗な方がノード16と同一の配線材)、また配線容量も同程度なので、選択ブロック内非選択制御ゲート、選択ブロック内SG1,選択ブロック内SG2、及び(選択ブロックのソース線側)隣接ブロック内SG2のそれぞれで同程度の充電所要時間(図8中の(ウ)に相当)となる。
【0043】
続いて、読出し用高電圧発生回路がVccより高い電圧の発生を終了し、VCGHノードがVcc電位に設定される。さらに、ビット線の電圧がセンスアンプにより読み出され、チップ外に出力される動作が行われ、続いて読出し動作が終了する。
【0044】
図8の動作タイミングから明らかなように、全ブロック中のSG2のうち、選択ブロック内SG2及び(選択ブロックのソース線側)隣接ブロック内SG2の2本のSG2だけが前記読出し動作中にVccからVH電位となり、2本以外のSG2は全て0Vに保たれている。
【0045】
このように、ブロックが選択された際に、その選択ブロック内のSG2と共に(選択ブロックのソース線側)隣接ブロック内のSG2も合わせて選択し、選択ブロック内SG2と同じ電位に(選択ブロックのソース線側)隣接ブロック内のSG2を設定する(例えば、読出し動作中には0V→Vcc→VH→0Vと設定される)と共に、その他のブロック中のSG2は非選択ブロック中の設定電圧(例えば、読出し動作中には0V)に設定することが本発明の特徴である。
【0046】
但し、本発明は読出し動作に限られるものではなく、本発明を用いる場合には、選択ブロック中のSG2電位と非選択ブロック中(選択ブロックのソース線側隣接ブロックを除く)のSG2電位を異なる電位に設定する際には、たとえ読出し動作中以外でも、(選択ブロックのソース線側)隣接ブロック内のSG2は選択ブロック中SG2電位と同電位に保たれる。
【0047】
図9に、上述した本発明を実現するロウデコーダ5の構成例を示す。図9中のHV破線内のpチャネルトランジスタが形成されたnウェル電位はVPPRWノード電位に設定される。信号RDENBはNANDセルブロック選択動作を起動する信号であり、信号RDENBが“H”にある間はロウアドレスに対応するブロックが選択状態となる。また、ブロックデコード信号は各ブロックにおいて入力信号の種類が異なる信号であり、ロウアドレスに対応するブロック内では、ブロックデコード信号が全て“H”になり、信号RDENBが“H”にある間選択状態となる。
【0048】
信号ERASE,ERASEBはそれぞれ消去動作中には“H”,“L”,消去動作中以外には“L”,“H”となる。また、信号SGD,CG1〜8,SGS,Vussは選択・隣接・非選択ブロックの区別なくどのブロック中でも同じ動作タイミングとなる信号である。VPPRWノードは、読出し動作中はVCGHノードと同電位にあり、書込み・消去動作時にはそれぞれ書込み・消去用高電圧まで充電される。
【0049】
このロウデコーダを用いる場合には、UP,DOWNブロックの片方が選択された場合には、他方が選択ブロックのソース線側隣接ブロックとなる。また、UP,DOWNブロックの両方とも選択されない場合には、共にただの非選択ブロックとなり、UP,DOWN共に選択ブロックのソース線側隣接ブロックとなることはない。
【0050】
また、消去動作時以外には、ノードN1,N2は選択ブロック内ではそれぞれVPPRWと同電位,0Vとなり、選択ブロックのソース線側隣接ブロック内・その他の非選択ブロック内ではそれぞれ0V,VPPRWと同電位となる。従って、このロウデコーダでは、消去動作以外の動作中には、選択ブロック中のSG1,CG(1)〜CG(8)にはそれぞれSGD,CG1〜CG8の電位が送られる。
【0051】
選択ブロックのソース線側隣接ブロック内、及びその他の非選択ブロック内では、CG1〜CG8は0V,SG1はVuss(若しくは(Vuss−Vthn)電位;但し、VthnはEタイプ,nチャネルMOSトランジスタQn2〜Qn15 のしきい値電圧)電位となる。
【0052】
また消去動作時以外には、選択ブロック内及び選択ブロックのソース線側隣接ブロック内では、トランジスタQn7,Qp4の両方、若しくはトランジスタQn10 ,Qp5の両方のトランジスタがオン状態となり、またトランジスタQn8,Qn9のいずれかはオフ状態にあるため、SG2はSGS電位に設定される。その他のブロック内では、トランジスタQn7,Qp4,Qn10 ,Qp5の4個のトランジスタがオフ状態、Qn8,Qn9の両方がオン状態となり、SG2はVuss(若しくは(Vuss−Vthn))電位となる。
【0053】
また、消去動作時には、ノードN1,N2は選択ブロック内ではそれぞれ0V,VPPRWと同電位、選択ブロックのソース線側隣接ブロック内・その他の非選択ブロック内ではそれぞれVPPRWと同電位,0Vとなる。従って、消去動作中には、選択ブロック内では、CG1〜CG8は0V,SG1はVuss(若しくは(Vuss−Vthn)電位)電位となる。選択ブロックのソース線側隣接ブロック内やその他の非選択ブロック内では、SG1,CG(1)〜CG(8)にはそれぞれSGD,CG1〜CG8の電位が送られる。
【0054】
消去動作において、ソース線を挟んだブロックのうちの片方のみが選択される場合には、選択ブロック内及び選択ブロックのソース線側隣接ブロック内では、トランジスタQn7,Qp4の両方若しくはトランジスタQn10 ,Qp5の両方のトランジスタがオン状態となり、またトランジスタQn8,Qn9のいずれかはオフ状態にあるため、SG2はSGS電位に設定される。その他の非選択ブロック内では、トランジスタQn8,Qp4,Qn10 ,Qp5の4個のトランジスタが全てオン状態、またトランジスタQn8,Qn9の2個ともオフ状態にあるため、SG2はSGS電位に設定される。
【0055】
消去動作中においても、チップ消去等の複数ブロックを同時に選択する場合であっても、しかもソース線を挟んだブロックの両方が選択される場合の両選択ブロックに対応するロウデコーダ内に限り、トランジスタQn7,Qp4,Qn10 ,Qp5の全てがオフ状態となり、トランジスタQn8,Qn9が両方オン状態となるため、前記両選択ブロック中のSG2はVuss(若しくは(Vuss−Vthn))電位となる。本発明の一構成例である図9のロウデコーダでは、ロウデコーダの従来構成と比べて、(☆)の部分の構成が特徴であり、この構成により図8の動作タイミングを実現している。
【0056】
また、図10に図8に示した読出し動作を実現するロウデコーダ関係信号の読出し動作時の動作タイミングを示す。但し、図10中の隣接ブロックとは選択ブロックのソース線側隣接ブロックのことを示し、また図10中の非選択ブロックとは、全ブロックのうち選択ブロックと選択ブロックのソース線側隣接ブロックを除いたブロックのことを示している。
【0057】
また、図11に、データ消去動作におけるメモリセルアレイ内のノード、及びロウデコーダ内のノードの動作タイミングを示す。但し、図11中の隣接ブロックとは選択ブロックのソース線側隣接ブロックのことを示し、また図11中の非選択ブロックとは、全ブロックのうち選択ブロックと選択ブロックのソース線側隣接ブロックを除いたブロックのことを示している。また、図11中のSG2ノードの動作タイミングは、消去動作において、ソース線を挟んだブロックのうちの片方のみが選択される場合のものである。
【0058】
なお、消去動作中において、チップ消去等の複数ブロックを同時に選択する場合であって、しかもソース線を挟んだブロックの両方が選択される場合の両選択ブロック中のSG2ノードの動作タイミングを図12に示す。
【0059】
続いて、本発明の効果について説明する。
【0060】
図15に、従来のNANDセルブロックの配列と選択・制御ゲートの並びを示す。図15より分かるように、従来は全ブロック中のSG2ノードは全て接続され、同電位に設定されていた。また、図16に従来方式におけるロウデコーダ5の回路構成を示す。図16では、外部からロウデコーダに入力されたSGS電圧がデコードされずに直接SG2ノードに入力されており、またSGS電圧は全ブロックで同電位なので、SG2ノードは全ブロック中で同電位となる。従来、このようにSG2ノード電位を設定していた理由について、次に説明する。
【0061】
前記図6に示したように、ソース線側の選択ゲートはノード16とノード14の接続領域においては、ソース線を挟んだ選択ゲート間距離が短いため、選択ゲート接続領域において、ソース線を挟んだ両ブロック中のノード16及びノード14を接続状態としてノード16とノード14の接続を行っており、SG2ノード電位はソース線を挟んだ両ブロックで同電位となる。
【0062】
図16に示したロウデコーダ中には、デコード信号としてはブロック単位のデコード信号しか存在しないため、ブロック単位でデコードされるべきSG1,CG(1)〜CG(8)と同じ回路を用いては、選択ブロックと選択ブロックのソース線側隣接ブロックをセットにしてデコードすべきSG2ノードをデコードできず、従って選択ブロックと選択ブロックのソース線側隣接ブロックをセットにしてデコードする方式は用いられていなかった。
【0063】
また、書込み・読出し動作中は、非選択ブロックではビット線コンタクト側選択ゲートSG1が“L”状態にあり、非選択ブロック中ではビット線とメモリセルがビット線コンタクト側選択ゲートにより非導通状態とされていたため、非選択ブロック内ではソース側選択ゲートSG2の電圧にかかわらず誤動作を招かない。つまり、信頼性の高い書込み・読出し動作を実現できたため、非選択ブロック中の全てのソース側選択ゲートSG2電位を選択ブロック内のSG2電位と同電位にしても動作の信頼性上は問題はなかった。また、消去動作中は、全ブロック中のSG2ノードは全て消去用高電圧程度まで充電されるため、SG2ノードをデコードする必要がなかった。従って、全ブロック中のSG2ノードを全て接続し、同電位とする方式を用いていた。
【0064】
しかしながら、従来のような全ブロック中のSG2ノードを全て接続する方式では、SG2ノードの容量が膨大な値になり、従ってSG2ノードの充放電所要時間が長時間化し、SG2ノードの充放電動作を含む動作の所要時間が長くなるという問題があった。図17に従来方式を用いた場合の読出し動作時の動作タイミングを示す。
【0065】
図8中の動作タイミングと異なるのは、図17におけるSG2ノードの0VからVccへの充電所要時間(図17中の(キ)に相当)、VH電位から0Vへの放電所要時間(図17中の(コ)に相当)が図8の充放電所要時間(それぞれ図8中の(ア),(ウ)に相当)より長いこと、そして読出し用高電圧発生回路による各ノードのVccからVH電位の充電所要時間(図17,図8中ではそれぞれ(ク),(イ)に相当)が図17の方が図8より長いことである。これは共にSG2ノード容量が従来方式のほうが本発明の方式よりずっと大きいことが原因である。以下に、詳しく説明する。
【0066】
まず、SG2ノードの0VからVccへの充電所要時間、VH電位から0Vへの放電所要時間の違いについて説明する。前述したように、図8では、選択ブロック内非選択制御ゲート、選択ブロック内SG1,選択ブロック内SG2、及び(選択ブロックのソース線側)隣接ブロック内SG2の各ノードの0VからVccへの充電所要時間、VH電位から0Vへの放電所要時間は共にメモリセル内でのそれぞれの配線の抵抗と容量で決まる時間となる。
【0067】
選択ブロック内非選択制御ゲート、選択ブロック内SG1,選択ブロック内SG2、及び(選択ブロックのソース線側)隣接ブロック内SG2ではそれぞれ配線材としてはどれも図3中のノード16の配線材と同じ物を用いており(但し、SG1,SG2は配線のうち低抵抗な方がノード16と同一の配線材)、また配線容量も同程度なので、選択ブロック内非選択制御ゲート、選択ブロック内SG1,選択ブロック内SG2、及び(選択ブロックのソース線側)隣接ブロック内SG2では同程度の充電所要時間(図8中の(ア)に相当)となる。
【0068】
この場合に、SG2の0VからVccへの充電動作やVH電位から0Vへの放電動作は、SG2信号→ロウデコーダ中のトランジスタQn7,Qp4,Qn10 ,Qp5→SGSノード→SGS電位制御回路の経路で行なわれる。また、前記充放電を実行するSGS電位制御回路はロウデコーダから離れたところにあるので、ロウデコーダ中のSGSノードとSGS電位制御回路との間には配線抵抗が存在し、またSGS電位制御回路中の充放電動作実行用のトランジスタにも抵抗が存在する。
【0069】
図8中の動作では、SG2ノードのメモリセル中の容量がSG2の2本分程度と小さかったので、SG2の0VからVccへの充電動作やVH電位から0Vへの放電動作において前記配線抵抗やトランジスタ抵抗が問題とならなかったため、SG2ノードの充放電動作の所要時間が選択ブロック内非選択制御ゲート、選択ブロック内SG1と同程度であった。
【0070】
しかしながら、図17の動作のように、全ブロック中のSG2ノードを全て接続する方式では、SG2ノードの容量=(SG2の1本の容量)×(SG2の本数、即ち全ブロック数)、となり、また全ブロック数は通常数百〜数千個程度なので、SG2ノードの容量は膨大な値となる。
【0071】
この場合には、SG2ノードの充放電動作の際には、前記SGSノードの配線抵抗や前記SGS電位制御回路中のトランジスタの抵抗が問題となり、SG2ノードの充放電動作所要時間はメモリセル内でのSG2の配線の抵抗と容量で決まる時間よりもずっと長くなり、選択ブロック内非選択制御ゲート、選択ブロック内SG1と比べてずっと長くなるとともに、本発明を用いた場合のSG2の充放電所要時間よりもずっと長くなる。
【0072】
図17中においても、(カ),(ケ)より(キ),(コ)の方が大幅に長くなっており、また図17中の(キ),(コ)は図8中の(ア),(ウ)よりもずっと長くなっている。このように、従来の方式では、SG2への充放電所要時間が長時間化し、この結果、動作速度が低下するという問題点があった。従来方式において、SG2ノードの充放電時間を短縮するには、前記SGSノードの配線の幅を広げると共に、前記SGS電位制御回路中のトランジスタの寸法を大きくして、前記配線・トランジスタ抵抗を低下させる方法があるが、SGS充放電所要時間を本方式を用いた場合程度に短縮するには、前記SGS配線幅やトランジスタ寸法を数十倍以上大きくする必要があり、チップサイズが大幅に増加する。
【0073】
次に、読出し用高電圧発生回路による各ノードのVccからVH電位の充電所要時間における従来方式と本発明との比較を述べる。VH電位はチップ内の読出し用高電圧発生回路で発生・供給される電位であり、この発生回路の電流供給能力は電源電圧や接地電圧の電流供給能力よりずっと低い。このため、各ノードのVCCからVH電位の充電所要時間は、各ノードの配線抵抗やトランジスタの抵抗よりも、むしろ発生回路の電流供給能力と読出し用高電圧の負荷容量に支配される。
【0074】
発生回路の電流供給能力が同じとした場合に、本発明と従来方式の比較を行うことにする。本発明では、読出し用高電圧の負荷容量は制御ゲート7本、選択ゲート3本、及びロウデコーダ内の高電圧ノード(図9中のVPPRWノード(HV破線内のpチャネルトランジスタが形成されているnウェル容量も含む)、及びノードN1,N2の片方)であり、従来方式における読出し用高電圧の負荷容量は制御ゲート7本、選択ゲート数百〜数千本、及びロウデコーダ内の高電圧ノード(図9中のVPPRWノード(HV破線内のpチャネルトランジスタが形成されているNウェル容量も含む)、及びノードN1,N2の片方)である。
【0075】
負荷容量として異なるのは、選択ゲート本数であり、選択ゲート数百〜数千本分従来方式の方が容量が大きい。選択ゲート数百〜数千本分の容量は、[制御ゲート7本の容量+ロウデコーダ内の高電圧ノード容量]より大きいため、読出し用高電圧の負荷容量としては従来方式の方が本発明よりも数倍以上大きい。従って、読出し用高電圧発生回路による各ノードのVccからVH電位の充電所要時間は、従来方式の方が本発明より数倍以上長くなる(図8(イ)より図17(ク)の方が長いことに相当)。
【0076】
一方、従来方式を用いる場合には、本発明使用時程度に、VccからVH電位の充電所要時間を短縮するには、読出し用高電圧発生回路の電流供給能力を数倍以上にする。つまり、読出し用高電圧発生回路のパターン面積を数倍以上にする必要があり、これはチップ面積の大幅な増加を招いてしまう。一方、本発明を用いると、VccからVH電位の充電所要時間を短縮でき、読出し動作の高速化を実現できる。
【0077】
以上、主に読出し動作中に選択ブロック内非選択制御ゲート電位、等を電源電圧Vccより高い電圧に設定する場合の読出し動作を例にとって、本発明の説明を行ってきたが、本発明は前記実施例に限定されるものではない。例えば、本発明は、読出し動作中に選択ブロック内非選択制御ゲート電位、等を電源電圧Vccまでしか充電しない場合の読出し動作においても有効である。このような読出し動作時に読出し用高電圧を用いない場合に、本発明・従来方式を用いた場合の読出し動作タイミングをそれぞれ図14,図18に示す。本発明を用いた場合の方が、従来方式に比べて、上述したようにSG2へのVcc電位充電所要時間や0Vへの放電所要時間が短縮でき(図14中の(エ),(オ)はそれぞれ図17中の(シ),(セ)より短いことに相当)、読出し動作の高速化が実現できることが分かる。
【0078】
また、図9に示したロウデコーダ5の回路構成も本発明の要旨を逸脱しない範囲で種々変更可能であり、例えば図9中の(☆)の部分の代わりに図13中の(a)〜(e)を用いる場合も本発明は有効である。図9中の(☆)の部分の代わりに図13中の(a)(c)(d)を用いた場合には、読出し・書込み動作時の非選択ブロック内(選択ブロックのソース線側隣接ブロックは除く)のSG2電位が0Vに設定できず、VthpまでしかSG2電位を低下させられない(但し、VthpはトランジスタQp17 ,Qp18 ,Qp19 ,Qp20 のしきい値電圧)が、書込み・読出し動作中は、非選択ブロックではビット線コンタクト側選択ゲートSG1が“L”状態にあり、非選択ブロック中ではビット線とメモリセルがビット線コンタクト側選択ゲートにより非導通状態とされるため、非選択ブロック内ソース側選択ゲートSG2の電圧にかかわらず、誤動作を招かない、つまり信頼性上問題はない。
【0079】
また、図9中の(☆)の部分の代わりに図13中の(e)を用いた場合には、書込み・読出し動作時の非選択ブロック内(選択ブロックのソース線側隣接ブロックは除く)のSG2ノードはフローティング状態になるが、図13中の(a)(c)(d)を用いた場合と同じ理由で信頼性上問題はない。
【0080】
また、図9中の(☆)の部分の代わりに図13中の(e)を用いた場合には、消去動作時に、ソース線を挟む両ブロックが共に選択された場合に限り、両選択ブロック内のSG2がフローティングとなるが、この場合には、メモリセルアレイ中の両選択ブロック内では制御ゲート以外のノードが全て消去用高電圧まで充電されるため、フローティング状態にあるSG2ノードは周囲のノードとの容量カップリングにより消去用高電圧近くまで充電されると考えられ、信頼性上問題はないと考えられるが、それでもやはり図13中の(e)を用いる場合には、容量カップリングによる電位上昇の詳細な検討が必要である。
【0081】
さらに、図13中の(e)を用いる場合には、フローティング状態以外では問題にならない程度のリーク電流、つまりトランジスタを介して電荷の供給を行っている場合(図9や図13(a)〜(d)を用いた場合)には殆ど無視できる程度のリーク電流がSG2ノードに存在していても、SG2ノードがフローティングの場合にはリーク電流によりSG2ノード(図3中のノード1410と1610に相当)が低下し、メモリセルアレイを形成しているp型ウェル(若しくはp型基板)(図3中のノード11に相当)が消去用高電圧にあるため、SG2ノードとp型ウェル(若しくはp型基板)の電位差が大きくなり、破壊・不良につながる危険性がある。
【0082】
しかしながら、図13中の(e)を用いる場合が(☆)の部分の素子数が最小となる場合であり、ロウデコーダのパターン面積も他を用いる場合より少し小さくなるため、ロウデコーダとして図9,図13(a)〜(e)のいずれを用いるかに関しては、どれが最も良いかはいちがいには言えない。
【0083】
また、ロウデコーダ5の構成例として、これまでは図9中のように、ロウデコーダ中で、ソース線を挟む両ブロック内のSG2ノードの接続を行ったが、本発明は前記実施例に限定されるものではない。例えば、図19に示したロウデコーダのように、ロウデコーダ中では、ソース線を挟む両ブロック内のSG2ノードの接続は行わず、また図9中の(☆)の部分の回路もロウデコーダ中ではソース線を挟む両ブロック内のSG2ノードのいずれかに接続する場合であっても本発明は有効である。
【0084】
また、本発明で用いるロウデコーダでは、従来方式におけるロウデコーダに比べて、1ブロックあたり3〜4個のトランジスタの増加となるが、1ブロックあたりロウデコーダ中には50個程度のトランジスタが含まれており、従って使用するロウデコーダの回路構成を従来方式のものから本発明のものに変更した時のロウデコーダのパターン面積増加量は最大1割程度である。しかしながら、チップ面積全体に与える影響としては、本発明を用いたときの読出し動作速度と同程度に従来方式を用いて読出し動作高速化をはかる場合のチップ面積増加量は、前記ロウデコーダの変更によるチップ面積増加量よりずっと大きくなる。従って、読出し動作の高速化をはかるには、本発明を用いる方がずっと有効である。
【0085】
以上、本発明を実施例を用いて説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。前記実施例中では、ソース線側選択ゲートの隣接したもの同士を接続・同電位にして、隣接ソース線側選択ゲートをセットにしてデコードし、ビット線コンタクト側選択ゲートをブロック毎にデコードする場合について説明を行ったが、ソース線側選択ゲートの代わりにビット線コンタクト側選択ゲートの隣接したもの同士を接続・同電位にして、隣接したビット線コンタクト側選択ゲートをセットにしてデコードし、ソース線側選択ゲートをブロック毎にデコードする場合においても本発明は有効である。
【0086】
このような実施例における、NANDセルブロック配列図を図20に、ロウデコーダの構成例を図21に示す。図20,図21に示した実施例は、ビット線コンタクト側選択ゲート間距離が短縮されて、ビット線コンタクト側の隣接選択ゲートの分離をすることが困難となる場合に特に有効であり、上述した実施例と同様に、ビット線コンタクト側の隣接した2本の選択ゲートを同電位としても高速な動作を実現できる。
【0087】
図22に、別の実施例におけるNANDセルブロック配列図を示す。図22の実施例の特長を以下に述べる。デザインルールが小さくなるとビット線コンタクト側選択ゲート間距離、ソース線側選択ゲート間距離共に縮小されていくため選択ゲート接続領域における隣接選択ゲート線の分離するための加工がビット線コンタクト側・ソース線側共に難しくなる。図22の実施例を用いると、ビット線コンタクト側・ソース線側共に隣接選択ゲートが同電位にあるため、選択ゲート線の分離を行う必要がなく、加工が容易になるという特長があり、かつ高速な動作を実現できる。
【0088】
図22の実施例は、例えば図9のソース線側選択ゲート電位設定用の回路部分(図9中のQn7,Qn8,Qn9,Qn10 ,Qp4,Qp5の部分)と図21のビット線コンタクト側選択ゲート電位設定用の回路部分(図21中のQn1,Qn2,Qn15 ,Qn16 ,Qp1,Qp8の部分)を組み合わせることにより容易に実現できる。また、NANDセル型においてビット線コンタクト側選択ゲートとソース線側選択ゲートのうちのいずれかが無い場合に、残った選択ゲートにおいて本発明を適用する場合にも有効である。
【0089】
これまでは、NANDセル型EEPROMにおいて、単体NANDセル中のビット線コンタクト側選択ゲート・ソース線側選択ゲートの本数が共に1本ずつの場合を例に取って説明したが、本発明はこれらの実施例に限られるものではない。例えば、単体NANDセル中のビット線コンタクト側選択ゲートやソース線側選択ゲートの片方、若しくは両方の本数が2本以上である場合も有効である。図23〜図30にビット線コンタクト側選択ゲートとソース線側選択ゲートの両方が複数ある場合の実施例を示す。
【0090】
図23,図24はソース線に隣接した選択ゲート(ブロック当たり1本)のみ同電位とする場合の実施例であり、図25,図26はソース線を挟む隣接ブロック間で、ソース線側選択ゲートk本を全て対応するもの同士同電位とする場合の実施例である。また、図27,図28,図29,図30はそれぞれ図23,図24,図25,図26において本発明を適用する選択ゲートをソース線側のものからビット線コンタクト側のものに変えた実施例である。但し、図24,図26,図28,図30中では図9などに示してあるロウデコーダ回路の一部を省略した回路を示しているが、ブロック選択信号は同一の意味を持つ。
【0091】
これまでは、本発明をNANDセル型EEPROMに適用した場合の実施例を示してきたが本発明は他のメモリセルユニットにおいても有効である。例えばDINORセル型EEPROMやANDセル型EEPROMにおいても本発明を適用することができる。
【0092】
図31にDINORセル型EEPROMにおけるメモリセルアレイの等価回路図を示す。DINORセル型EEPROMの詳細に関しては“H.Onoda et al,.IEDM Tech. Digest,1992,pp.599-602”を参照。また、図32にANDセル型EEPROMにおけるメモリセルアレイの等価回路図を示す。ANDセル型EEPROMの詳細に関してては、“H.Kume et al,.IEDM Tech. Degest,1992,pp.991-993 ”を参照。
【0093】
また、本発明をDINORセル型EEPROMに適用した場合の例を図33,図34に示す。但し、図34中のDSL1(UP),DSL2(UP),DSL1(DOWN),DSL2(DOWN)はブロック選択信号であり、図9中のN1(UP),N2(UP),N1(DOWN),N2(DOWN)に相当する信号である。
【0094】
また、本発明をANDセル型EEPROMに適用した場合の例を図35,図36,図37,図38に示す。但し、図36,図38中の信号ASL1(UP),ASL2(UP),ASL1(DOWN),ASL2(DOWN)はブロック選択信号であり、図9中の信号N1(UP),N2(UP),N1(DOWN),N2(DOWN)に相当する信号である。
【0095】
以上の実施例中では、ビット線とソース線の間にあるメモリセルの数が複数である場合の例を示したが、本発明は、前記実施例に限定されるものではなく、例えば図39、図40に示したような、ビット線とソース線の間のメモリセル数が1個の場合にも有効である。
【0096】
以上実施例を用いて本発明の説明を行ったが、本発明はその他、その要旨を逸脱しない範囲で、種々変形可能である。
【0097】
【発明の効果】
以上説明したように本発明によれば、選択トランジスタのデコード方式として、選択ブロックと選択ブロックのソース線側又はビット線コンタクト側の隣接ブロックをセットにしてデコードする方式を用いるため、読出し動作時に充放電を行うソース線側又はビット線側の選択トランジスタのゲート線の本数を選択ブロック内の1本と隣接選択ブロック内の1本の合わせて2本とすることができる。例えば、NANDセル型の場合は、ソース線に隣接した2本のソース線側選択ゲートをセットでデコードすることにより、ソース線側選択ゲートへの電圧の充放電所要時間を短縮できる。従って、チップサイズを殆ど増大させることなく、従来より高速な読出し動作を持つEEPROMを実現することが可能となる。
【図面の簡単な説明】
【図1】本発明の一実施例に係わるNANDセル型EEPROMのシステム構成を示すブロック図。
【図2】メモリセルアレイの一つのNANDセル部分の平面図と等価回路図。
【図3】図2のA−A′及びB−B′断面図。
【図4】NANDセルがマトリックス配列されたメモリセルアレイの等価回路図。
【図5】メモリセルアレイ中の複数のNANDセル配列の平面図。
【図6】メモリセルアレイ中の選択ゲートの平面図と断面図。
【図7】NANDセルブロックの配列、及び選択・制御ゲートの並びを示す図。
【図8】NANDセル型EEPROMの読出し動作のタイミング図。
【図9】本発明の一実施例に係わるロウデコーダの回路構成図。
【図10】図9のロウデコーダに関連する信号の読出し動作時の動作タイミング図。
【図11】データ消去動作におけるメモリセルアレイ内のノード、及びロウデコーダ内のノードの動作タイミング図。
【図12】消去動作中においてソース線を挟んだ量ブロックが選択される場合の両選択ブロック中のSG2ノードの動作タイミング図。
【図13】図9中の(☆)の部分の部分の変形例を示す図。
【図14】本発明の別の実施例に係わるデータ読出し動作タイミング図。
【図15】従来方式におけるNANDセルブロックの配列と選択・制御ゲートの並びを示す図。
【図16】従来方式におけるロウデコーダの回路構成図。
【図17】従来方式を用いた場合の読出し動作時の動作タイミング図。
【図18】別の従来例に係わるデータ読出し動作タイミング図。
【図19】図9に示したロウデコーダの回路構成の変更例を示す図。
【図20】本発明のさらに別の実施例に係わるNANDセルブロックの配列及び選択・制御ゲートの並びを示す図。
【図21】本発明のさらに別の実施例に係わるロウデコーダの回路構成図。
【図22】本発明のさらに別の実施例におけるNANDセルブロックの配列及び選択・制御ゲートの並びを示す図。
【図23】ソース線に隣接した選択ゲート(ブロック当たり1本)のみ同電位とする場合のNANDセルブロック配列を示す図。
【図24】ソース線に隣接した選択ゲート(ブロック当たり1本)のみ同電位とする場合のロウデコーダ構成を示す図。
【図25】ソース線側選択ゲートk本を全て挟む隣接ブロック間で対応するもの同士同電位とする場合のNANDセルブロック配列を示す図。
【図26】ソース線側選択ゲートk本を全て挟む隣接ブロック間で対応するもの同士同電位とする場合のロウデコーダ構成を示す図。
【図27】本発明を適用する選択ゲートをソース線側のものからビット線コンタクト側のものに変えた場合のNANDセルブロック配列を示す図。
【図28】本発明を適用する選択ゲートをソース線側のものからビット線コンタクト側のものに変えた場合のロウデコーダ構成を示す図。
【図29】本発明を適用する選択ゲートをソース線側のものからビット線コンタクト側のものに変えた場合のNANDセルブロック配列を示す図。
【図30】本発明を適用する選択ゲートをソース線側のものからビット線コンタクト側のものに変えた場合のロウデコーダ構成を示す図。
【図31】DINORセル型EEPROMにおけるメモリセルアレイの等価回路図。
【図32】ANDセル型EEPROMにおけるメモリセルアレイの等価回路図。
【図33】本発明をDINORセル型EEPROMに適用した場合のブロック配列を示す図。
【図34】図33におけるロウデコーダ構成を示す図。
【図35】本発明をANDセル型EEPROMに適用した場合のブロック配列を示す図。
【図36】図35におけるロウデコーダ構成を示す図。
【図37】本発明をANDセル型EEPROMに適用した場合のブロック配列を示す図。
【図38】図37におけるロウデコーダ構成を示す図。
【図39】並列接続型EEPROMにおけるメモリセルアレイの等価回路図。
【図40】別の並列接続型EEPROMにおけるメモリセルアレイの等価回路図。
【符号の説明】
1…メモリセルアレイ
2…ビット線制御回路
3…カラムデコーダ
4…アドレスバッファ
5…ロウデコーダ
6…データ入出力バッファ
7…基板電位制御回路
11…p型シリコン基板
12…素子分離酸化膜
14…浮遊ゲート(電荷蓄積層)
16…制御ゲート
17…層間絶縁膜
18…ビット線
19…n型拡散層
SG…選択ゲート線
CG…制御ゲート線
Claims (18)
- 1個若しくは複数個の不揮発性メモリセルと、
前記メモリセルの一端側に接続された第1の選択トランジスタと、
前記メモリセルの他端側に接続された第2の選択トランジスタと、
前記メモリセルと第1及び第2の選択トランジスタがアレイ状に配列されたメモリセルアレイと、
第1の選択トランジスタのゲートを複数個接続することによりワード線と平行な方向に設けられた第1の選択ゲート線と、
第2の選択トランジスタのゲートを複数個接続することによりワード線と平行な方向に設けられた第2の選択ゲート線と、
1本以上のワード線及び前記ワード線の両隣に位置する第1及び第2の選択ゲート線にて構成されるブロックと、
前記メモリセルの前記ワード線と第1及び第2の選択ゲート線の選択/非選択の制御や電圧設定を行うロウデコーダ回路と、
を備え、
前記各ブロックの第1の選択ゲート線は、隣接したブロックの第1の選択ゲート線と直接若しくは他の配線層を介して接続され、
前記ロウデコーダ回路は、同一ブロック内の第1の選択ゲート線と第2の選択ゲート線を同時に選択する機能を有することを特徴とする不揮発性半導体記憶装置。 - 前記各ブロックの第2の選択ゲート線は、他のブロックの第2の選択ゲート線と接続されないことを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記各ブロックの第2の選択ゲート線は、前記隣接したブロックと異なる隣接ブロックの第2の選択ゲート線と直接若しくは他の配線層を介して接続されることを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 第1のブロックと、
第1のブロックに隣接した第2のブロックと、
第1のトランジスタと、
第2のトランジスタと、
第1のトランジスタと第2のトランジスタを含む複数のトランジスタが直列に接続された第1のトランジスタ群と、
を備え、
第1のブロック中の第1の選択ゲート線と第2のブロック中の第1の選択ゲート線が直接若しくは他の配線層を介して接続され、
第1のトランジスタ群の中の直列に接続されたトランジスタの一端が第1のブロック中の第1の選択ゲート線に接続され、
第1のトランジスタのゲートには第1のブロックの選択/非選択制御信号が入力され、
第2のトランジスタのゲートには第2のブロックの選択/非選択制御信号が入力されることを特徴とする請求項1〜3の何れかに記載の不揮発性半導体記憶装置。 - 第1のトランジスタと第2のトランジスタは極性が同じであることを特徴とする請求項4記載の不揮発性半導体記憶装置。
- 第1のブロック選択時には第1のトランジスタが非導通状態に、第2のブロック選択時には第2のトランジスタが非導通状態になる動作モードを備えたことを特徴とする請求項4又は5に記載の不揮発性半導体記憶装置。
- 第1及び第2のブロックが共に非選択の時、第1及び第2のトランジスタが共に導通状態となる動作モードを備えたことを特徴とする請求項4〜6の何れかに記載の不揮発性半導体記憶装置。
- 第3のブロックと、
第3のブロックに隣接した第4のブロックと、
第3のトランジスタと、
第4のトランジスタと、
第3のトランジスタと第4のトランジスタを含む複数のトランジスタが直列に接続された第2のトランジスタ群と、
を備え、
第3のブロック中の第2の選択ゲート線と第4のブロック中の第2の選択ゲート線が直接若しくは他の配線層を介して接続され、
第2のトランジスタ群の中の直列に接続されたトランジスタの一端が第3のブロック中の第2の選択ゲート線に接続され、
第3のトランジスタのゲートには第3のブロックの選択/非選択制御信号が入力され、
第4のトランジスタのゲートには第4のブロックの選択/非選択制御信号が入力されることを特徴とする請求項4〜7の何れかに記載の不揮発性半導体記憶装置。 - 第3のトランジスタと第4のトランジスタは極性が同じであることを特徴とする請求項8記載の不揮発性半導体記憶装置。
- 第1のトランジスタ、第2のトランジスタ、第3のトランジスタ及び第4のトランジスタは全て極性が同じであることを特徴とする請求項8又は9に記載の不揮発性半導体記憶装置。
- 第3のブロック選択時には第3のトランジスタが非導通状態に、第4のブロック選択時には第4のトランジスタが非導通状態になる動作モードを備えたことを特徴とする請求項8〜10の何れかに記載の不揮発性半導体記憶装置。
- 第3及び第4のブロックが共に非選択の時、第3及び第4のトランジスタが共に導通状態になる動作モードを備えたことを特徴とする請求項8〜11の何れかに記載の不揮発性半導体記憶装置。
- 第1の選択トランジスタは、ビット線と接続されることを特徴とする請求項1〜12の何れかに記載の不揮発性半導体記憶装置。
- 第2の選択トランジスタは、ソース線と接続されることを特徴とする請求項1〜13の何れかに記載の不揮発性半導体記憶装置。
- 第1の選択トランジスタは、ソース線と接続されることを特徴とする請求項1〜12の何れかに記載の不揮発性半導体記憶装置。
- 第2の選択トランジスタは、ビット線と接続されることを特徴とする請求項1〜12の何れかに記載の不揮発性半導体記憶装置。
- 前記メモリセルと第1及び第2の選択トランジスタがNANDセルを構成することを特徴とする請求項1〜16の何れかに記載の不揮発性半導体記憶装置。
- 前記メモリセルと第1及び第2の選択トランジスタがANDセルを構成することを特徴とする請求項1〜16の何れかに記載の不揮発性半導体記憶装置。
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