JP3160451B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JP3160451B2 JP3160451B2 JP31174293A JP31174293A JP3160451B2 JP 3160451 B2 JP3160451 B2 JP 3160451B2 JP 31174293 A JP31174293 A JP 31174293A JP 31174293 A JP31174293 A JP 31174293A JP 3160451 B2 JP3160451 B2 JP 3160451B2
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- memory
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Description
【０００１】
【産業上の利用分野】本発明は、電気的書替え可能な不
揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係わり、特に
ＮＡＮＤセル構成のメモリセルアレイを有するＥＥＰＲ
ＯＭを用いたメモリシステムに関する。
揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係わり、特に
ＮＡＮＤセル構成のメモリセルアレイを有するＥＥＰＲ
ＯＭを用いたメモリシステムに関する。
【０００２】
【従来の技術】ＥＥＰＲＯＭの一つとして、高集積化が
可能なＮＡＮＤセル型ＥＥＰＲＯＭが知られている。こ
れは、複数のメモリセルをそれらのソース，ドレインを
隣接するもの同士で共用する形で直列接続し、これを一
単位としてビット線に接続するものである。メモリセル
は通常、浮遊ゲート（電荷蓄積層）と制御ゲートが積層
されたＦＥＴＭＯＳ構造を有する。メモリセルアレイ
は、ｐ型基板又はｎ型基板に形成されたｐ型ウェル内に
集積形成される。ＮＡＮＤセルのドレイン側は選択ゲー
トを介してビット線に接続され、ソース側はやはり選択
ゲートを介して共通ソース線に接続される。メモリセル
の制御ゲートは、行方向に連続的に接続されてワード線
となる。
可能なＮＡＮＤセル型ＥＥＰＲＯＭが知られている。こ
れは、複数のメモリセルをそれらのソース，ドレインを
隣接するもの同士で共用する形で直列接続し、これを一
単位としてビット線に接続するものである。メモリセル
は通常、浮遊ゲート（電荷蓄積層）と制御ゲートが積層
されたＦＥＴＭＯＳ構造を有する。メモリセルアレイ
は、ｐ型基板又はｎ型基板に形成されたｐ型ウェル内に
集積形成される。ＮＡＮＤセルのドレイン側は選択ゲー
トを介してビット線に接続され、ソース側はやはり選択
ゲートを介して共通ソース線に接続される。メモリセル
の制御ゲートは、行方向に連続的に接続されてワード線
となる。
【０００３】ＮＡＮＤセル型ＥＥＰＲＯＭの動作は、次
の通りである。データ書き込みの動作は、ビット線から
最も離れた位置のメモリセルから順に行う。選択された
メモリセルの制御ゲートには高電圧Ｖpp（＝２０Ｖ程
度）を印加し、それよりビット線側にあるメモリセルの
制御ゲート及び選択ゲートには中間電圧ＶMCG 及びＶMS
G （＝１０Ｖ程度）を印加し、ビット線にはデータに応
じて０Ｖ又は中間電圧ＶMBL （＝８Ｖ程度）を与える。
の通りである。データ書き込みの動作は、ビット線から
最も離れた位置のメモリセルから順に行う。選択された
メモリセルの制御ゲートには高電圧Ｖpp（＝２０Ｖ程
度）を印加し、それよりビット線側にあるメモリセルの
制御ゲート及び選択ゲートには中間電圧ＶMCG 及びＶMS
G （＝１０Ｖ程度）を印加し、ビット線にはデータに応
じて０Ｖ又は中間電圧ＶMBL （＝８Ｖ程度）を与える。
【０００４】ビット線に０Ｖが与えられた時、その電位
は選択メモリセルのドレインまで伝達されて、ドレイン
から浮遊ゲートに電子注入が生じる。これにより、その
選択されたメモリセルのしきい値は正方向にシフトす
る。この状態を例えばデータ“０”とする。ビット線に
中間電位が与えられたときは電子注入が起こらず、従っ
てしきい値は変化せず、負に止まる。この状態はデータ
“１”である。書き込み動作時には、ソース線及びソー
ス線側の選択ゲートを０Ｖとしている。
は選択メモリセルのドレインまで伝達されて、ドレイン
から浮遊ゲートに電子注入が生じる。これにより、その
選択されたメモリセルのしきい値は正方向にシフトす
る。この状態を例えばデータ“０”とする。ビット線に
中間電位が与えられたときは電子注入が起こらず、従っ
てしきい値は変化せず、負に止まる。この状態はデータ
“１”である。書き込み動作時には、ソース線及びソー
ス線側の選択ゲートを０Ｖとしている。
【０００５】データ消去は、ＮＡＮＤセル内の全てのメ
モリセルに対して同時に行われる。即ち、全ての制御ゲ
ート，選択ゲートを０Ｖとし、ビット線及びソース線を
浮遊状態として、ｐ型ウェル及びｎ型基板に高電圧２０
Ｖを印加する。これにより、全てのメモリセルで浮遊ゲ
ートの電子がｐ型ウェルに放出され、しきい値は負方向
にシフトする。
モリセルに対して同時に行われる。即ち、全ての制御ゲ
ート，選択ゲートを０Ｖとし、ビット線及びソース線を
浮遊状態として、ｐ型ウェル及びｎ型基板に高電圧２０
Ｖを印加する。これにより、全てのメモリセルで浮遊ゲ
ートの電子がｐ型ウェルに放出され、しきい値は負方向
にシフトする。
【０００６】データ読み出し動作は、選択されたメモリ
セルの制御ゲートを０Ｖとし、それ以外のメモリセルの
制御ゲート及び選択ゲートを電源電位Ｖcc（＝５Ｖ）、
またソース線を０Ｖとして、選択メモリセルで電流が流
れるか否かを検出することにより行われる。
セルの制御ゲートを０Ｖとし、それ以外のメモリセルの
制御ゲート及び選択ゲートを電源電位Ｖcc（＝５Ｖ）、
またソース線を０Ｖとして、選択メモリセルで電流が流
れるか否かを検出することにより行われる。
【０００７】なお、前記Ｖpp，ＶMCG ，ＶMSG ，ＶMBL
電位は全てチップ内部の昇圧回路により発生するもので
あり、ＶccやＶss電位に比べると、供給能力は一般的に
はずっと低い。
電位は全てチップ内部の昇圧回路により発生するもので
あり、ＶccやＶss電位に比べると、供給能力は一般的に
はずっと低い。
【０００８】図１１は、選択ブロック内における前記デ
ータ書き込み動作を説明するためのタイミング図であ
る。図１１のような動作の場合、＊の部分では、“１”
データ書き込みに対応するビット線に接続された（選択
ブロック内の）ＮＡＮＤ列中のチャネル部分にはＶMBL
電位が転送され、ソース側の選択ゲートＳＧ２のドレイ
ン部分も０Ｖ→ＶMBL （〜８Ｖ）となる。すると、選択
ゲートＳＧ２がカップリングにより０Ｖ→ΔＶ（ΔＶ＞
０Ｖ）となる。
ータ書き込み動作を説明するためのタイミング図であ
る。図１１のような動作の場合、＊の部分では、“１”
データ書き込みに対応するビット線に接続された（選択
ブロック内の）ＮＡＮＤ列中のチャネル部分にはＶMBL
電位が転送され、ソース側の選択ゲートＳＧ２のドレイ
ン部分も０Ｖ→ＶMBL （〜８Ｖ）となる。すると、選択
ゲートＳＧ２がカップリングにより０Ｖ→ΔＶ（ΔＶ＞
０Ｖ）となる。
【０００９】メモリセルアレイ端のＳＧ２電位充電部分
より離れた位置にあるＳＧ２ノードでは、前記充電部分
との間にある抵抗により前記充電部分からの電荷供給能
力が弱いため、ΔＶの値を低く抑えられず、ΔＶ＞［選
択ゲートのしきい値電圧］となってしまう。そして、Ｖ
MBL 電位にあるビット線とＶss電位にあるソース線がシ
ョートしてしまい、ＶMBL 電位が低下して書き込み動作
の信頼性が低下するという問題を招く。
より離れた位置にあるＳＧ２ノードでは、前記充電部分
との間にある抵抗により前記充電部分からの電荷供給能
力が弱いため、ΔＶの値を低く抑えられず、ΔＶ＞［選
択ゲートのしきい値電圧］となってしまう。そして、Ｖ
MBL 電位にあるビット線とＶss電位にあるソース線がシ
ョートしてしまい、ＶMBL 電位が低下して書き込み動作
の信頼性が低下するという問題を招く。
【００１０】また、中間電位が低下後元のレベルまで戻
るのを待ってから書き込みを行うことにすると、中間電
位の供給能力があまり高くないため、書き込み時間が非
常に長くなってしまう。さらに、ＶMBL 電位の低下量を
小さく抑えるためにＶMBL 電位を発生させる昇圧回路の
能力を高めようとすると、チップ面積が増大してしまう
問題があった。
るのを待ってから書き込みを行うことにすると、中間電
位の供給能力があまり高くないため、書き込み時間が非
常に長くなってしまう。さらに、ＶMBL 電位の低下量を
小さく抑えるためにＶMBL 電位を発生させる昇圧回路の
能力を高めようとすると、チップ面積が増大してしまう
問題があった。
【００１１】
【発明が解決しようとする課題】このように、従来のＮ
ＡＮＤセル型ＥＥＰＲＯＭにおいては、ソース線側の選
択ゲートのゲートがカップリングによって電位上昇する
ため、選択ゲートがオン状態となり、“１”データ書き
込みを行うためにビット線に与えられる中間電位のレベ
ルが低下してしまい、従って書き込み動作の信頼性が低
下してしまうという問題があった。また、中間レベルが
低下後元のレベルまで戻るのを待ってからデータ書き込
みを行うとすると書き込み時間が長くなり、中間電位レ
ベルの低下量を小さくするために中間電位発生回路の供
給能力を高めようとすると、チップサイズが大きくなっ
てしまうという問題があった。
ＡＮＤセル型ＥＥＰＲＯＭにおいては、ソース線側の選
択ゲートのゲートがカップリングによって電位上昇する
ため、選択ゲートがオン状態となり、“１”データ書き
込みを行うためにビット線に与えられる中間電位のレベ
ルが低下してしまい、従って書き込み動作の信頼性が低
下してしまうという問題があった。また、中間レベルが
低下後元のレベルまで戻るのを待ってからデータ書き込
みを行うとすると書き込み時間が長くなり、中間電位レ
ベルの低下量を小さくするために中間電位発生回路の供
給能力を高めようとすると、チップサイズが大きくなっ
てしまうという問題があった。
【００１２】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、チップ面積の増大を伴
うことなく、信頼性の高い高速書き込み動作を行うこと
のできるＮＡＮＤセル型ＥＥＰＲＯＭを提供することに
ある。
ので、その目的とするところは、チップ面積の増大を伴
うことなく、信頼性の高い高速書き込み動作を行うこと
のできるＮＡＮＤセル型ＥＥＰＲＯＭを提供することに
ある。
【００１３】
【課題を解決するための手段】本発明の骨子は、データ
書き込み動作中にビット線側の選択ゲートがオン状態に
ある間ソース線の電圧を接地電位より高い電圧に設定す
ることにある。即ち、本発明（請求項１）は、半導体基
板上に電荷蓄積層と制御ゲートが積層形成され、電荷蓄
積層と基板との間の電荷の授受により電気的書替えを行
うメモリセル若しくはメモリセル列が複数個配列形成さ
れたメモリセルアレイと、メモリセル若しくはメモリセ
ル列の一端に直接若しくはトランジスタを介して接続さ
れたビット線と、メモリセル若しくはメモリセル列の他
端に直接若しくはトランジスタを介して接続されたソー
ス線とを備えたＥＥＰＲＯＭにおいて、ビット線に高電
位を与える時にソース線の電位を接地電位よりも高い電
位、例えば電源電圧に設定に設定することを特徴とす
る。
書き込み動作中にビット線側の選択ゲートがオン状態に
ある間ソース線の電圧を接地電位より高い電圧に設定す
ることにある。即ち、本発明（請求項１）は、半導体基
板上に電荷蓄積層と制御ゲートが積層形成され、電荷蓄
積層と基板との間の電荷の授受により電気的書替えを行
うメモリセル若しくはメモリセル列が複数個配列形成さ
れたメモリセルアレイと、メモリセル若しくはメモリセ
ル列の一端に直接若しくはトランジスタを介して接続さ
れたビット線と、メモリセル若しくはメモリセル列の他
端に直接若しくはトランジスタを介して接続されたソー
ス線とを備えたＥＥＰＲＯＭにおいて、ビット線に高電
位を与える時にソース線の電位を接地電位よりも高い電
位、例えば電源電圧に設定に設定することを特徴とす
る。
【００１４】また、本発明（請求項２）は、半導体基板
上に電荷蓄積層と制御ゲートが積層形成され、電荷蓄積
層と基板との間の電荷の授受により電気的書替えを行う
メモリセルを複数個直列接続したＮＡＮＤセルが複数個
配列形成され、各々のＮＡＮＤセルの一端に第１の選択
ゲートを介してビット線が接続され、ＮＡＮＤセルの他
端に第２の選択ゲートを介してソース線が接続されたＮ
ＡＮＤセルアレイを備えたＥＥＰＲＯＭにおいて、所定
のブロックを選択してデータの書き込みを行う際に、該
選択ブロック内のビット線側の第１の選択ゲートがオン
状態にある間は、ソース線の電位を接地電位よりも高い
電位、例えば電源電圧に設定することを特徴とする。
上に電荷蓄積層と制御ゲートが積層形成され、電荷蓄積
層と基板との間の電荷の授受により電気的書替えを行う
メモリセルを複数個直列接続したＮＡＮＤセルが複数個
配列形成され、各々のＮＡＮＤセルの一端に第１の選択
ゲートを介してビット線が接続され、ＮＡＮＤセルの他
端に第２の選択ゲートを介してソース線が接続されたＮ
ＡＮＤセルアレイを備えたＥＥＰＲＯＭにおいて、所定
のブロックを選択してデータの書き込みを行う際に、該
選択ブロック内のビット線側の第１の選択ゲートがオン
状態にある間は、ソース線の電位を接地電位よりも高い
電位、例えば電源電圧に設定することを特徴とする。
【００１５】
【作用】本発明においては、データ書き込み動作中に、
メモリセルアレイ中のソース線の電位を接地電位よりも
高く、例えば電源電圧電位にすることにより、ビット線
側の選択ゲートがオン状態にある時にソース線側の選択
ゲートがオン状態となるのを防ぐことができ、ビット線
に与えられる中間電位のレベルが低下するのを防止でき
る。
メモリセルアレイ中のソース線の電位を接地電位よりも
高く、例えば電源電圧電位にすることにより、ビット線
側の選択ゲートがオン状態にある時にソース線側の選択
ゲートがオン状態となるのを防ぐことができ、ビット線
に与えられる中間電位のレベルが低下するのを防止でき
る。
【００１６】従って、中間レベルが低下後元のレベルま
で戻るのを待ってからデータ書き込みを行う必要はな
く、さらに中間電位発生回路の供給能力を高めるために
チップサイズが大きくなることもない。このようにして
本発明によれば、チップ面積の増大を伴うことなく、信
頼性の高い高速データ書き込みを実現することが可能と
なる。
で戻るのを待ってからデータ書き込みを行う必要はな
く、さらに中間電位発生回路の供給能力を高めるために
チップサイズが大きくなることもない。このようにして
本発明によれば、チップ面積の増大を伴うことなく、信
頼性の高い高速データ書き込みを実現することが可能と
なる。
【００１７】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は、本発明の第１の実施例に係わるＮＡＮＤ
セル型ＥＥＰＲＯＭの概略構成を示すブロック図であ
る。メモリセルアレイ１に対して、データ書き込み，読
み出し，再書き込み及びベリファイ読み出しを行うため
にビット線制御回路２が設けられている。このビット線
制御回路２はデータ入出力バッファ６につながり、アド
レスバッファ４からのアドレス信号を受けるカラムデコ
ーダ３の出力を入力として受ける。また、メモリセルア
レイ１に対して制御ゲート及び選択ゲートを制御するた
めにロウ・デコーダ５が設けられ、メモリセルアレイ１
が形成されるｐ基板（又はｐ型ウェル）の電位を制御す
るための基板電位制御回路７、メモリセルアレイ１中の
ソース線の電位を制御するためのソース線電位制御回路
８が設けられている。
する。図１は、本発明の第１の実施例に係わるＮＡＮＤ
セル型ＥＥＰＲＯＭの概略構成を示すブロック図であ
る。メモリセルアレイ１に対して、データ書き込み，読
み出し，再書き込み及びベリファイ読み出しを行うため
にビット線制御回路２が設けられている。このビット線
制御回路２はデータ入出力バッファ６につながり、アド
レスバッファ４からのアドレス信号を受けるカラムデコ
ーダ３の出力を入力として受ける。また、メモリセルア
レイ１に対して制御ゲート及び選択ゲートを制御するた
めにロウ・デコーダ５が設けられ、メモリセルアレイ１
が形成されるｐ基板（又はｐ型ウェル）の電位を制御す
るための基板電位制御回路７、メモリセルアレイ１中の
ソース線の電位を制御するためのソース線電位制御回路
８が設けられている。
【００１８】ビット線制御回路２は主にＣＭＯＳフリッ
プフロップからなり、書き込むためのデータのラッチや
ビット線の電位を読むためのセンス動作、また書き込み
後のベリファイ読み出しのためのセンス動作、さらに再
書き込みデータのラッチを行う。
プフロップからなり、書き込むためのデータのラッチや
ビット線の電位を読むためのセンス動作、また書き込み
後のベリファイ読み出しのためのセンス動作、さらに再
書き込みデータのラッチを行う。
【００１９】図２（ａ）（ｂ）は、メモリセルアレイの
一つのＮＡＮＤセル部分の平面図と等価回路図であり、
図３（ａ）（ｂ）はそれぞれ図２（ａ）のＡ−Ａ′及び
Ｂ−Ｂ′断面図である。
一つのＮＡＮＤセル部分の平面図と等価回路図であり、
図３（ａ）（ｂ）はそれぞれ図２（ａ）のＡ−Ａ′及び
Ｂ−Ｂ′断面図である。
【００２０】素子分離酸化膜１２で囲まれたｐ型シリコ
ン基板（又はｐ型ウェル）１１に複数のＮＡＮＤセルか
らなるメモリセルアレイが形成されている。一つのＮＡ
ＮＤセルに着目して説明するとこの実施例では、８個の
メモリセルＭ1 〜Ｍ8 が直列接続されて一つのＮＡＮＤ
セルを構成している。メモリセルはそれぞれ、基板１１
にゲート絶縁膜１３を介して浮遊ゲート１４（１４1 ，
１４2 ，…，１４8 ）を形成し、この上に層間絶縁膜１
５を介して制御ゲート１６（１６1 ，１６2 ，…，１６
8 ）を形成して構成されている。これらのメモリセルア
レイのソース，ドレインであるｎ型拡散層１９は隣接す
るもの同士共用する形で、メモリセルが直列接続されて
いる。
ン基板（又はｐ型ウェル）１１に複数のＮＡＮＤセルか
らなるメモリセルアレイが形成されている。一つのＮＡ
ＮＤセルに着目して説明するとこの実施例では、８個の
メモリセルＭ1 〜Ｍ8 が直列接続されて一つのＮＡＮＤ
セルを構成している。メモリセルはそれぞれ、基板１１
にゲート絶縁膜１３を介して浮遊ゲート１４（１４1 ，
１４2 ，…，１４8 ）を形成し、この上に層間絶縁膜１
５を介して制御ゲート１６（１６1 ，１６2 ，…，１６
8 ）を形成して構成されている。これらのメモリセルア
レイのソース，ドレインであるｎ型拡散層１９は隣接す
るもの同士共用する形で、メモリセルが直列接続されて
いる。
【００２１】ＮＡＮＤセルのドレイン側，ソース側に
は、メモリセルの浮遊ゲート，制御ゲートと同時に形成
された選択ゲート１４9 ，１６9 及び１４10，１６10が
それぞれ設けられている。素子形成された基板上はＣＶ
Ｄ酸化膜１７により覆われ、この上にビット線１８が配
設されている。ビット線１８はＮＡＮＤセルの一端のド
レイン側拡散層１９にコンタクトされている。行方向に
並ぶＮＡＮＤセルの制御ゲート１４は共通に制御ゲート
線ＣＧ1 ，ＣＧ2 ，…，ＣＧ8 として配設されている。
これら制御ゲート線ＣＧはワード線となる。選択ゲート
１４9 ，１６9 及び１４10，１６10もそれぞれ行方向に
連続的に選択ゲート線ＳＧ1 ，ＳＧ2 として配設されて
いる。
は、メモリセルの浮遊ゲート，制御ゲートと同時に形成
された選択ゲート１４9 ，１６9 及び１４10，１６10が
それぞれ設けられている。素子形成された基板上はＣＶ
Ｄ酸化膜１７により覆われ、この上にビット線１８が配
設されている。ビット線１８はＮＡＮＤセルの一端のド
レイン側拡散層１９にコンタクトされている。行方向に
並ぶＮＡＮＤセルの制御ゲート１４は共通に制御ゲート
線ＣＧ1 ，ＣＧ2 ，…，ＣＧ8 として配設されている。
これら制御ゲート線ＣＧはワード線となる。選択ゲート
１４9 ，１６9 及び１４10，１６10もそれぞれ行方向に
連続的に選択ゲート線ＳＧ1 ，ＳＧ2 として配設されて
いる。
【００２２】図４は、このようなＮＡＮＤセルがマトリ
クス配列されたメモリセルアレイの等価回路を示してい
る。図５に、第１の実施例における書き込み動作のタイ
ミングを示す。図５は書き込み動作中の選択ブロック内
の各部の動作タイミングを示す図であり、この場合には
選択ブロック中の８本のＣＧのうち、１本が選択、残り
が非選択ＣＧとなる。図５の詳細を以下に説明する。
クス配列されたメモリセルアレイの等価回路を示してい
る。図５に、第１の実施例における書き込み動作のタイ
ミングを示す。図５は書き込み動作中の選択ブロック内
の各部の動作タイミングを示す図であり、この場合には
選択ブロック中の８本のＣＧのうち、１本が選択、残り
が非選択ＣＧとなる。図５の詳細を以下に説明する。
【００２３】書き込み動作が始まると、まずビット線Ｂ
Ｌが０Ｖ→Ｖccとなると共に、Cell−Source線も０Ｖ→
Ｖccとなる。続いて、ビット線ＢＬがＶcc→ＶMBL （但
し、ＶMBL はチップ内部の昇圧回路により発生する電圧
であり、Ｖccより高い電圧、例えば８Ｖ程度である）と
なった後、“０”データを書き込むメモリセル（つま
り、しきい値電圧が負→正となるメモリセル）を含むＮ
ＡＮＤセルに接続されたビット線ＢＬのみがＶMBL →０
Ｖとされる。
Ｌが０Ｖ→Ｖccとなると共に、Cell−Source線も０Ｖ→
Ｖccとなる。続いて、ビット線ＢＬがＶcc→ＶMBL （但
し、ＶMBL はチップ内部の昇圧回路により発生する電圧
であり、Ｖccより高い電圧、例えば８Ｖ程度である）と
なった後、“０”データを書き込むメモリセル（つま
り、しきい値電圧が負→正となるメモリセル）を含むＮ
ＡＮＤセルに接続されたビット線ＢＬのみがＶMBL →０
Ｖとされる。
【００２４】続いて、選択ＣＧ，非選択ＣＧ，ＳＧ１が
０Ｖ→Ｖccとなり、さらにＶcc→ＶMCG 或いはＶcc→Ｖ
MSG （但し、ＶMCG ，ＶMSG は共にチップ内部の昇圧回
路により発生する電圧であり、Ｖccより高い電圧、例え
ば１０〜１２Ｖ程度である）となる。さらに、選択ＣＧ
のみがＶMCG →Ｖpp（但し、Ｖppはチップ内部の昇圧回
路により発生する電圧であり、ＶMBL ，ＶMCG ，ＶMSG
より高い電圧、例えば２０Ｖ程度である）となり、しば
らくこの状態が保持されてメモリセルへのデータの書き
込みが行われる。
０Ｖ→Ｖccとなり、さらにＶcc→ＶMCG 或いはＶcc→Ｖ
MSG （但し、ＶMCG ，ＶMSG は共にチップ内部の昇圧回
路により発生する電圧であり、Ｖccより高い電圧、例え
ば１０〜１２Ｖ程度である）となる。さらに、選択ＣＧ
のみがＶMCG →Ｖpp（但し、Ｖppはチップ内部の昇圧回
路により発生する電圧であり、ＶMBL ，ＶMCG ，ＶMSG
より高い電圧、例えば２０Ｖ程度である）となり、しば
らくこの状態が保持されてメモリセルへのデータの書き
込みが行われる。
【００２５】メモリセルへのデータ書き込みが終了する
と、選択ＣＧ，非選択ＣＧ，ＳＧ１が共に０Ｖとされ、
続いてＶMBL 電位にあるビット線ＢＬがＶMBL →０Ｖと
される。この時には、Cell−Source線もＶcc→０Ｖとさ
れる。これで書き込み動作が終了する。
と、選択ＣＧ，非選択ＣＧ，ＳＧ１が共に０Ｖとされ、
続いてＶMBL 電位にあるビット線ＢＬがＶMBL →０Ｖと
される。この時には、Cell−Source線もＶcc→０Ｖとさ
れる。これで書き込み動作が終了する。
【００２６】以上説明した本実施例の特徴は、書き込み
動作中にビット線側の選択ゲートＳＧ１がオン状態にあ
る間Cell−Source線電位がＶccとなっていることであ
る。この特徴の利点について以下に説明する。
動作中にビット線側の選択ゲートＳＧ１がオン状態にあ
る間Cell−Source線電位がＶccとなっていることであ
る。この特徴の利点について以下に説明する。
【００２７】図６（ａ）にメモリセルアレイ，ロウデコ
ーダ，及びセンスアンプ兼ラッチ回路のチップ上の配置
の一例を示す。メモリセルアレイ中のＳＧ２の電位はロ
ウデコーダ中のトランジスタを介して与えられる。メモ
リセルアレイ中のＳＧ２配線は、Cell−pwell ，Cell−
Source及び他配線との間に容量を持ち、またＳＧ２配線
自身の抵抗もあるため、メモリセル中のＳＧ２の充放電
の際にはＳＧ２各部分の充放電波形は同一形状とはなら
ない。図６（ａ）のようにメモリセルアレイの片側（図
中では左側）のみからメモリセル中のＳＧ２配線の充放
電が行われる場合、１，２，３の各部分では図６（ｂ）
（ｃ）のような充・放電波形となる。
ーダ，及びセンスアンプ兼ラッチ回路のチップ上の配置
の一例を示す。メモリセルアレイ中のＳＧ２の電位はロ
ウデコーダ中のトランジスタを介して与えられる。メモ
リセルアレイ中のＳＧ２配線は、Cell−pwell ，Cell−
Source及び他配線との間に容量を持ち、またＳＧ２配線
自身の抵抗もあるため、メモリセル中のＳＧ２の充放電
の際にはＳＧ２各部分の充放電波形は同一形状とはなら
ない。図６（ａ）のようにメモリセルアレイの片側（図
中では左側）のみからメモリセル中のＳＧ２配線の充放
電が行われる場合、１，２，３の各部分では図６（ｂ）
（ｃ）のような充・放電波形となる。
【００２８】このように、ＳＧ２配線の容量と抵抗によ
り、ＳＧ２各部分で充放電所要時間が異なり、ＳＧ２の
充放電が行われる側から遠い部分ほど充放電所要時間が
長くなる。同様のことは、Cell−Source線と反対側の拡
散層（図２，４中の１９SG2のノード）の電位上昇によ
るＳＧ２電位の上昇の場合にも言える。
り、ＳＧ２各部分で充放電所要時間が異なり、ＳＧ２の
充放電が行われる側から遠い部分ほど充放電所要時間が
長くなる。同様のことは、Cell−Source線と反対側の拡
散層（図２，４中の１９SG2のノード）の電位上昇によ
るＳＧ２電位の上昇の場合にも言える。
【００２９】図７（ａ）に図２，４中のＳ2 の選択ゲー
トの断面図（図２中のＡ−Ａ′方向の断面図）を示す。
選択ゲートＳ2 のゲート１４SG2 のメモリセル中の容量
のうち、主なものは図７（ａ）中のＣ1 ，Ｃ2 ，Ｃ3 で
ある（１６SG2 は一般には１４SG2 と同電位、又はフロ
ーティングであるため、１４SG2 との間には実質的には
容量はないとする）。このうち選択ゲートＳ2 のCell−
pwell ／ SiO2 界面のCell−pwell 側に空乏層がある場
合、１４SG2 とCell−pwell 間の容量Ｃ3 はＣ1 ，Ｃ2
に比べて小さいため、Ｃ1 ，Ｃ2 が１４SG2 の主容量と
なる。
トの断面図（図２中のＡ−Ａ′方向の断面図）を示す。
選択ゲートＳ2 のゲート１４SG2 のメモリセル中の容量
のうち、主なものは図７（ａ）中のＣ1 ，Ｃ2 ，Ｃ3 で
ある（１６SG2 は一般には１４SG2 と同電位、又はフロ
ーティングであるため、１４SG2 との間には実質的には
容量はないとする）。このうち選択ゲートＳ2 のCell−
pwell ／ SiO2 界面のCell−pwell 側に空乏層がある場
合、１４SG2 とCell−pwell 間の容量Ｃ3 はＣ1 ，Ｃ2
に比べて小さいため、Ｃ1 ，Ｃ2 が１４SG2 の主容量と
なる。
【００３０】この場合に、図５中の☆部分の際の動作を
考えると、ＳＧ１が０Ｖ→Ｖcc→ＶMCG となる際に、
“１”データ書き込みを行うメモリセルを含むＮＡＮＤ
列では全てのメモリセルのチャネル部分が０Ｖ→ＶMBL
（〜８Ｖ）と充電され、従って図２，４中の１９SG2 の
ノードが０→ＶMBL （〜８Ｖ）となるため、容量カップ
リングにより、１４SG2 ノードはＣ1 ／（Ｃ1 ＋Ｃ2 ）
・ＶMBL 電位（Ｃ1 ＝Ｃ2 ，ＶMBL ＝８Ｖの際には４
Ｖ）まで上昇しようとする。
考えると、ＳＧ１が０Ｖ→Ｖcc→ＶMCG となる際に、
“１”データ書き込みを行うメモリセルを含むＮＡＮＤ
列では全てのメモリセルのチャネル部分が０Ｖ→ＶMBL
（〜８Ｖ）と充電され、従って図２，４中の１９SG2 の
ノードが０→ＶMBL （〜８Ｖ）となるため、容量カップ
リングにより、１４SG2 ノードはＣ1 ／（Ｃ1 ＋Ｃ2 ）
・ＶMBL 電位（Ｃ1 ＝Ｃ2 ，ＶMBL ＝８Ｖの際には４
Ｖ）まで上昇しようとする。
【００３１】この場合、図６（ａ）の１の部分は、ＳＧ
２の充放電部分に近くメモリセルアレイ外部からの電荷
供給が高速に行えるため、電位上昇が抑えられやすい。
しかし、図６（ａ）の２，３の部分はＳＧ２の充放電部
分と離れているため、電位上昇を抑えることができず、
図７（ｂ）のように図７（ａ）中の１４SG2 の電位が選
択ゲートＳＧ２のしきい値電圧ＶthSG2 より高くなる。
２の充放電部分に近くメモリセルアレイ外部からの電荷
供給が高速に行えるため、電位上昇が抑えられやすい。
しかし、図６（ａ）の２，３の部分はＳＧ２の充放電部
分と離れているため、電位上昇を抑えることができず、
図７（ｂ）のように図７（ａ）中の１４SG2 の電位が選
択ゲートＳＧ２のしきい値電圧ＶthSG2 より高くなる。
【００３２】この場合にCell−Source線が０Ｖに固定さ
れる従来方式では、選択トランジスタＳ2 がオン状態と
なり、ＶMBL 電位にあるビット線と０ＶにあるCell−So
urce線がショートされる。すると、ＶMBL 電位はチップ
内部の昇圧回路により発生する電圧であり、供給能力が
低いためレベルが低下しやすく、さらに一度レベルが低
下すると元のレベルに戻るまでに長時間かかるため、選
択ＣＧがＶppとなるときも元のレベルに戻りきらないの
で、書き込み動作の信頼性を低下させる。
れる従来方式では、選択トランジスタＳ2 がオン状態と
なり、ＶMBL 電位にあるビット線と０ＶにあるCell−So
urce線がショートされる。すると、ＶMBL 電位はチップ
内部の昇圧回路により発生する電圧であり、供給能力が
低いためレベルが低下しやすく、さらに一度レベルが低
下すると元のレベルに戻るまでに長時間かかるため、選
択ＣＧがＶppとなるときも元のレベルに戻りきらないの
で、書き込み動作の信頼性を低下させる。
【００３３】また、ＶMBL 電位のレベルの低下量を小さ
く抑えるために供給能力を高めようとすると、チップ面
積が増大してしまう。また、ＶMBL 電位が元のレベルま
で戻るまで待った後選択ＣＧをＶMCG →Ｖppとするよう
にすると、ＶMBL 電位供給能力があまり高くないため書
き込み所要時間が非常に長くなってしまい、高速書き込
み動作の実現が不可能となってしまう。
く抑えるために供給能力を高めようとすると、チップ面
積が増大してしまう。また、ＶMBL 電位が元のレベルま
で戻るまで待った後選択ＣＧをＶMCG →Ｖppとするよう
にすると、ＶMBL 電位供給能力があまり高くないため書
き込み所要時間が非常に長くなってしまい、高速書き込
み動作の実現が不可能となってしまう。
【００３４】これに対し、図５中の☆の期間にCell−So
urceをＶccに固定する本実施例方式では、図７（ａ）中
の１４SG2 電位が（Ｖcc＋ＶthSG2 ）より高くならない
と、ＶMBL 電位にあるビット線とCell−Source線がショ
ートされないため、図７（ｂ）のように２，３の部分に
おいても前記ショートは起こらない。従って、ＶMBLを
低下させることがなく、信頼性の高い書き込みを行うこ
とができる。
urceをＶccに固定する本実施例方式では、図７（ａ）中
の１４SG2 電位が（Ｖcc＋ＶthSG2 ）より高くならない
と、ＶMBL 電位にあるビット線とCell−Source線がショ
ートされないため、図７（ｂ）のように２，３の部分に
おいても前記ショートは起こらない。従って、ＶMBLを
低下させることがなく、信頼性の高い書き込みを行うこ
とができる。
【００３５】また、上記の理由から、データ書き込みの
ために、ビット線ＢＬに与えられる中間レベルが低下後
元のレベルまで戻るのを待つ必要はなく、高速書き込み
が可能となる。さらに、中間電位レベルの低下量を小さ
くするために中間電位発生回路の供給能力を高める必要
もなく、チップサイズが大きくなる等の不都合を避ける
ことができる。
ために、ビット線ＢＬに与えられる中間レベルが低下後
元のレベルまで戻るのを待つ必要はなく、高速書き込み
が可能となる。さらに、中間電位レベルの低下量を小さ
くするために中間電位発生回路の供給能力を高める必要
もなく、チップサイズが大きくなる等の不都合を避ける
ことができる。
【００３６】なお、上記の実施例ではビット線を最初に
０Ｖ→Ｖcc→ＶMBL とした後、選択的に“０”データ書
き込みのメモリセルを含むＮＡＮＤ列に接続されたビッ
ト線のみを０Ｖに低下させる場合の実施例を示したが、
本発明は最初から“１”データ書き込みメモリセルに対
応するビット線にのみ０Ｖ→Ｖcc→ＶMBL と充電を行う
場合においても有効である。
０Ｖ→Ｖcc→ＶMBL とした後、選択的に“０”データ書
き込みのメモリセルを含むＮＡＮＤ列に接続されたビッ
ト線のみを０Ｖに低下させる場合の実施例を示したが、
本発明は最初から“１”データ書き込みメモリセルに対
応するビット線にのみ０Ｖ→Ｖcc→ＶMBL と充電を行う
場合においても有効である。
【００３７】また、実施例では、Cell−Source線を０Ｖ
→Ｖcc及びＶcc→０Ｖとするタイミングをそれぞれビッ
ト線の充・放電と同時に行っていたが、タイミングをず
らした場合でも、ＳＧ１がオン状態にある場合にCell−
Source線がＶccとなっていれば有効である。
→Ｖcc及びＶcc→０Ｖとするタイミングをそれぞれビッ
ト線の充・放電と同時に行っていたが、タイミングをず
らした場合でも、ＳＧ１がオン状態にある場合にCell−
Source線がＶccとなっていれば有効である。
【００３８】また、実施例中ではビット線を０→Ｖcc→
ＶMBL とした後にＳＧ１を０→Ｖcc→ＶMSG としたが、
両者を同時に充電する、若しくは先にＳＧ１を０→Ｖcc
→ＶMSG とした後ビット線を０→Ｖcc→ＶMBL とする場
合においても、ＳＧ１がオン状態にある場合にCell−So
urce線がＶccとなっていれば有効であることは言うまで
もない。また、ＳＧ２が低抵抗材で裏打ちされた場合で
も本発明が有効であることは言うまでもない。
ＶMBL とした後にＳＧ１を０→Ｖcc→ＶMSG としたが、
両者を同時に充電する、若しくは先にＳＧ１を０→Ｖcc
→ＶMSG とした後ビット線を０→Ｖcc→ＶMBL とする場
合においても、ＳＧ１がオン状態にある場合にCell−So
urce線がＶccとなっていれば有効であることは言うまで
もない。また、ＳＧ２が低抵抗材で裏打ちされた場合で
も本発明が有効であることは言うまでもない。
【００３９】以上はＮＡＮＤ型ＥＥＰＲＯＭを例にとっ
て説明を行ったが、本発明は前記実施例に限定されるも
のではない。以下には、ＮＡＮＤ型ＥＥＰＲＯＭ以外に
適用した場合の説明を行う。
て説明を行ったが、本発明は前記実施例に限定されるも
のではない。以下には、ＮＡＮＤ型ＥＥＰＲＯＭ以外に
適用した場合の説明を行う。
【００４０】図８に、ＮＡＮＤ型ＥＥＰＲＯＭ以外で本
発明を適用できる構成例を示す。（ａ）（ｂ）はメモリ
セルと選択ゲートが直列である構造、（ｃ）はメモリセ
ル単独、（ｄ）（ｅ）はトランジスタ単独の場合の例で
ある。また、図８（ａ）〜（ｅ）の動作例を、それぞれ
図９（ａ）〜（ｅ）及び図１０（ａ）〜（ｅ）に示す。
発明を適用できる構成例を示す。（ａ）（ｂ）はメモリ
セルと選択ゲートが直列である構造、（ｃ）はメモリセ
ル単独、（ｄ）（ｅ）はトランジスタ単独の場合の例で
ある。また、図８（ａ）〜（ｅ）の動作例を、それぞれ
図９（ａ）〜（ｅ）及び図１０（ａ）〜（ｅ）に示す。
【００４１】まず、図８（ａ）の動作の一例である図９
（ａ）の説明をする。図９（ａ）では、ＶBL3 を０Ｖ→
ＶBLH とする際には、メモリセルＭ３が活性状態にある
場合（この場合はＶcg3 が０ＶでもＶcgＨでもかまわな
い）にはノードＮ３の電圧も高くなり、ノードＮ３と選
択ゲートＳ３のゲートＶsg3 とのカップリングによって
Ｖsg3 が上昇し、選択ゲートＳ３がオンしてＶBL3 とＶ
S3がショートするという問題がある。この問題を防ぐた
めに、ＶBL3 がＶBLH 電位になる前にＶS3を０Ｖ→Ｖcc
とすることにより、選択ゲートＳ３がオンする電圧をＶ
ths3→（Ｖcc＋Ｖths3）（但し、Ｖths3は選択ゲートＳ
３のしきい値電圧）と高めることができ、選択ゲートＳ
３がオンするのを防ぐことができる。
（ａ）の説明をする。図９（ａ）では、ＶBL3 を０Ｖ→
ＶBLH とする際には、メモリセルＭ３が活性状態にある
場合（この場合はＶcg3 が０ＶでもＶcgＨでもかまわな
い）にはノードＮ３の電圧も高くなり、ノードＮ３と選
択ゲートＳ３のゲートＶsg3 とのカップリングによって
Ｖsg3 が上昇し、選択ゲートＳ３がオンしてＶBL3 とＶ
S3がショートするという問題がある。この問題を防ぐた
めに、ＶBL3 がＶBLH 電位になる前にＶS3を０Ｖ→Ｖcc
とすることにより、選択ゲートＳ３がオンする電圧をＶ
ths3→（Ｖcc＋Ｖths3）（但し、Ｖths3は選択ゲートＳ
３のしきい値電圧）と高めることができ、選択ゲートＳ
３がオンするのを防ぐことができる。
【００４２】図９（ａ）の動作例では、特にＶBLH がチ
ップ内部で発生するＶccより高い高電圧である場合には
有効であり、図１〜図６の実施例の場合と同様に、選択
ゲートＳ３がオンするのを防ぐことによりＶBLH の選択
ゲートＳ３を介してのリークを防げ、より信頼性の高い
動作を実現できる。図８（ａ）における図９（ａ）の動
作タイミングと同様に図８（ｂ）における図９（ｂ）、
図８（ｃ）における図９（ｃ）、図８（ｄ）における図
９（ｄ）の動作タイミングも有効である。
ップ内部で発生するＶccより高い高電圧である場合には
有効であり、図１〜図６の実施例の場合と同様に、選択
ゲートＳ３がオンするのを防ぐことによりＶBLH の選択
ゲートＳ３を介してのリークを防げ、より信頼性の高い
動作を実現できる。図８（ａ）における図９（ａ）の動
作タイミングと同様に図８（ｂ）における図９（ｂ）、
図８（ｃ）における図９（ｃ）、図８（ｄ）における図
９（ｄ）の動作タイミングも有効である。
【００４３】また、図８（ｅ）における図９（ｅ）の動
作タイミングは、図８（ａ）〜（ｄ）の動作タイミング
の極性を逆にしたものであり、Ｑp1がオンしないように
ＶＳ７を“Ｌ”レベル電圧ＶＳＬに設定する。図８
（ｄ）（ｅ）はロウデコーダ，センスアンプ等のメモリ
セル以外の部分で用いることができ、図９（ｄ）（ｅ）
や後に説明する図１０（ｄ）（ｅ）のような動作が可能
である。
作タイミングは、図８（ａ）〜（ｄ）の動作タイミング
の極性を逆にしたものであり、Ｑp1がオンしないように
ＶＳ７を“Ｌ”レベル電圧ＶＳＬに設定する。図８
（ｄ）（ｅ）はロウデコーダ，センスアンプ等のメモリ
セル以外の部分で用いることができ、図９（ｄ）（ｅ）
や後に説明する図１０（ｄ）（ｅ）のような動作が可能
である。
【００４４】また、以上に述べた実施例はビット線側
（ＶBL側）若しくはドレイン側（ＶＤ側）にＶccより高
い昇圧電圧が充電される場合に前記昇圧電圧のリークを
防ぐ手段として特に有効なものであるが、本発明は前記
実施例に限定されるものではない。例えば図９の動作タ
イミングにおいてビット線・ドレイン側とソース側が入
れ代わった図１０の場合も有効である。
（ＶBL側）若しくはドレイン側（ＶＤ側）にＶccより高
い昇圧電圧が充電される場合に前記昇圧電圧のリークを
防ぐ手段として特に有効なものであるが、本発明は前記
実施例に限定されるものではない。例えば図９の動作タ
イミングにおいてビット線・ドレイン側とソース側が入
れ代わった図１０の場合も有効である。
【００４５】図１０（ａ）〜（ｅ）は、それぞれ図８
（ａ）〜（ｅ）の回路構成の動作タイミングを表してい
る。図１０は基本的には図９と同様であるが、ソース線
の立上がり及び立下がりがビット線のそれよりも遅れて
いる。図１０の場合は、ソース側に充電される“Ｈ”レ
ベルの電圧のリークを防ぐためにビット線を“Ｈ”レベ
ルの電圧に設定するものであり、図９と同様に理解でき
る。また、本発明は上述した各実施例に限定されるもの
ではなく、その要旨を逸脱しない範囲で、種々変形して
実施することができる。
（ａ）〜（ｅ）の回路構成の動作タイミングを表してい
る。図１０は基本的には図９と同様であるが、ソース線
の立上がり及び立下がりがビット線のそれよりも遅れて
いる。図１０の場合は、ソース側に充電される“Ｈ”レ
ベルの電圧のリークを防ぐためにビット線を“Ｈ”レベ
ルの電圧に設定するものであり、図９と同様に理解でき
る。また、本発明は上述した各実施例に限定されるもの
ではなく、その要旨を逸脱しない範囲で、種々変形して
実施することができる。
【００４６】
【発明の効果】以上説明したように本発明によれば、デ
ータ書き込み動作中にビット線側の選択ゲートがオン状
態にある間ソース線の電圧を接地電位より高い電圧に設
定することにより、回路面積の増大を抑制しながら、し
かも信頼性の高い高速書き込み動作を行うことのできる
ＥＥＰＲＯＭを実現することが可能となる。
ータ書き込み動作中にビット線側の選択ゲートがオン状
態にある間ソース線の電圧を接地電位より高い電圧に設
定することにより、回路面積の増大を抑制しながら、し
かも信頼性の高い高速書き込み動作を行うことのできる
ＥＥＰＲＯＭを実現することが可能となる。
【図１】第１の実施例に係わるＮＡＮＤセル型ＥＥＰＲ
ＯＭの概略構成を示すブロック図。
ＯＭの概略構成を示すブロック図。
【図２】第１の実施例におけるＮＡＮＤセルのレイアウ
トと等価回路図。
トと等価回路図。
【図３】図２の矢視Ａ−Ａ′及びＢ−Ｂ′断面図。
【図４】第１の実施例におけるメモリセルアレイの等価
回路図。
回路図。
【図５】第１の実施例の動作を説明するためのタイミン
グ図。
グ図。
【図６】アレイ，デコーダ及びセンスアンプ兼ラッチ回
路のチップ上の配置例とＳＧ２の各部分の充放電波形を
示す図。
路のチップ上の配置例とＳＧ２の各部分の充放電波形を
示す図。
【図７】ソース側選択ゲートの断面構成及びＳＧ２の各
部分のカップリングによる電位上昇を示す図。
部分のカップリングによる電位上昇を示す図。
【図８】第２の実施例に係わるＥＥＰＲＯＭの回路構成
図。
図。
【図９】第２の実施例における動作を説明するためのタ
イミング図。
イミング図。
【図１０】第２の実施例における動作を説明するための
タイミング図。
タイミング図。
【図１１】従来例のデータ書き込み動作を説明する他の
タイミング図。
タイミング図。
１…メモリセルアレイ ２…ビット線制御回路 ３…カラムデコーダ ４…アドレスバッファ ５…ロウデコーダ ６…データ入出力バッファ ７…基板電位制御回路 ８…ソース線電位制御回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−185094（ＪＰ，Ａ) 特開 平２−40198（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 16/00 - 16/34
Claims (9)
- 【請求項１】半導体基板上にデータを記憶するメモリセ
ルと選択トランジスタから構成されるメモリセルユニッ
トが配列形成されたメモリセルアレイと、 前記メモリセルユニットの一端に接続されたビット線
と、 前記メモリセルユニットの他端に接続されたソース線と
を具備してなり、 前記メモリセルユニット内では前記他端とメモリセルと
の間に第１の選択トランジスタが存在し、選択されたメ
モリセルユニット内ワード線の一部、若しくは全部が電
源電圧より高く、かつ選択されたメモリセルユニット内
の第１の選択トランジスタがオフ状態となる動作時に、
前記ソース線の電圧が前記動作中のビット線設定電圧の
最低値よりも高い電圧にあることを特徴とする不揮発性
半導体記憶装置。 - 【請求項２】前記ビット線設定電圧の最低値が接地電位
であることを特徴とする請求項１記載の不揮発性半導体
記憶装置。 - 【請求項３】半導体基板上にデータを記憶するメモリセ
ルと選択トランジスタから構成されるメモリセルユニッ
トが配列形成されたメモリセルアレイと、 前記メモリセルユニットの一端に接続されたビット線
と、 前記メモリセルユニットの他端に接続されたソース線と
を具備してなり、 前記メモリセルユニット内では前記他端とメモリセルと
の間に第１の選択トランジスタが存在し、選択されたメ
モリセルユニット内ワード線の一部、若しくは全部の電
圧が電源電圧より高く、かつ選択されたメモリセルユニ
ット内の第１の選択トランジスタがオフ状態となる動作
時に、第１の選択トランジスタのゲート電圧が前記ソー
ス線の電圧よりも低いことを特徴とする不揮発性半導体
記憶装置。 - 【請求項４】前記動作時には、前記第１の選択トランジ
スタのゲート電圧が接地電圧に設定されることを特徴と
する請求項１〜３のいずれか記載の不揮発性半導体記憶
装置。 - 【請求項５】前記動作時とは、前記メモリセルの電荷蓄
積層への電子注入若しくは電荷蓄積層からの電子放出に
より電気的書換えを行なう動作であることを特徴とする
請求項１〜４のいずれか記載の不揮発性半導体記憶装
置。 - 【請求項６】前記動作時とは、前記メモリセルの電荷蓄
積層への電子注入によりデータの書込みを行なう動作で
あることを特徴とする請求項１〜５のいずれか記載の不
揮発性半導体記憶装置。 - 【請求項７】前記メモリセルユニット内では前記一端と
メモリセルとの間に第２の選択トランジスタが存在する
ことを特徴とする請求項１〜６のいずれか記載の不揮発
性半導体記憶装置。 - 【請求項８】前記メモリセルユニットは、メモリセルを
複数個直列接続し、その両端に選択トランジスタを接続
して構成されることを特徴とする請求項１〜７のいずれ
か記載の不揮発性半導体記憶装置。 - 【請求項９】前記メモリセルユニットは、メモリセルを
複数個並列接続し、その両端に選択トランジスタを接続
して構成されることを特徴とする請求項１〜７のいずれ
か記載の不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31174293A JP3160451B2 (ja) | 1993-12-13 | 1993-12-13 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31174293A JP3160451B2 (ja) | 1993-12-13 | 1993-12-13 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07169285A JPH07169285A (ja) | 1995-07-04 |
| JP3160451B2 true JP3160451B2 (ja) | 2001-04-25 |
Family
ID=18020936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31174293A Expired - Lifetime JP3160451B2 (ja) | 1993-12-13 | 1993-12-13 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3160451B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4005761B2 (ja) | 2000-06-09 | 2007-11-14 | 株式会社東芝 | 半導体記憶装置 |
| JP4703162B2 (ja) * | 2004-10-14 | 2011-06-15 | 株式会社東芝 | 不揮発性半導体記憶装置及びその書き込み方法 |
| JP2011060377A (ja) * | 2009-09-10 | 2011-03-24 | Toshiba Corp | 半導体記憶装置及びその書き込み制御方法 |
| JP2013200932A (ja) | 2012-03-26 | 2013-10-03 | Toshiba Corp | 不揮発性半導体記憶装置 |
-
1993
- 1993-12-13 JP JP31174293A patent/JP3160451B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07169285A (ja) | 1995-07-04 |
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