JPS60123042A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS60123042A JPS60123042A JP58231881A JP23188183A JPS60123042A JP S60123042 A JPS60123042 A JP S60123042A JP 58231881 A JP58231881 A JP 58231881A JP 23188183 A JP23188183 A JP 23188183A JP S60123042 A JPS60123042 A JP S60123042A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
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- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09441—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、マスタースライス方式の半導体集積回路に係
シ、特にCMO8構造の基本セル配列を用いてダートア
レイを構′成する半導体集積回路に関する。
シ、特にCMO8構造の基本セル配列を用いてダートア
レイを構′成する半導体集積回路に関する。
近年の半導体集積回路(LSI)技術の進歩は目覚しく
、メモリやマイコンに代表される論理用LSIは急激な
大規模化をとげている。この結果、各種電子機器システ
ムのLSI化が進められ、電子機器システムの高性能化
、低価格化、軽量小型化、高信頼性化をもたらしている
。各種機器システムのLSI化の要求は高まる一方であ
シ、この要求に応えるためにはメモリやマイコン等の汎
用品の大規模化だけでなく、各種機器システムに特有の
機能をもつ電子回路部のLSI化も同時に重要になって
きている。このような機器システムに特有の電子回路部
は当然のことながら汎用のLSIでは実現が困難なもの
で、実現できたとしてもLSIの利点を発揮しにくい。
、メモリやマイコンに代表される論理用LSIは急激な
大規模化をとげている。この結果、各種電子機器システ
ムのLSI化が進められ、電子機器システムの高性能化
、低価格化、軽量小型化、高信頼性化をもたらしている
。各種機器システムのLSI化の要求は高まる一方であ
シ、この要求に応えるためにはメモリやマイコン等の汎
用品の大規模化だけでなく、各種機器システムに特有の
機能をもつ電子回路部のLSI化も同時に重要になって
きている。このような機器システムに特有の電子回路部
は当然のことながら汎用のLSIでは実現が困難なもの
で、実現できたとしてもLSIの利点を発揮しにくい。
このため、機器システム産業を発展させるためにシステ
ムに専用な部分のLSI化の要求は強く、これに応える
のも半導体企業の重要な役割であった。
ムに専用な部分のLSI化の要求は強く、これに応える
のも半導体企業の重要な役割であった。
しかし周知のように、半導体素子特にLSIは量産化に
よって低価格化を実現できるものである。各種機器シス
テムに特有の部分のLSI化は当然のことながら少量多
品種製品を作ることになシ、LSI開発に必要な膨大な
開発費を少量のLSIで負担する結果、専用LSIの高
価格化を招いていた。
よって低価格化を実現できるものである。各種機器シス
テムに特有の部分のLSI化は当然のことながら少量多
品種製品を作ることになシ、LSI開発に必要な膨大な
開発費を少量のLSIで負担する結果、専用LSIの高
価格化を招いていた。
このような状況で生まれたのがいわゆるマスタースライ
ス方式によるダートアレイである。
ス方式によるダートアレイである。
ダートアレイの製造工程はマスター工程とパーソナライ
ズ工程の2つに分かれる。
ズ工程の2つに分かれる。
第1図はマスター工程を終えた半導体チップ(マスター
チップ)の表面を示す概略図である。
チップ)の表面を示す概略図である。
チップ中央部には複数のセル列1 (’71 t 1g
+・・・、In)が配列形成されていて、これが論理
回路を構成する主要素である。各セル列1はそれぞれ複
数の基本セルの配列からなる。各セル列1の間には、後
のパーソナライズ工程で回路を特化するための配線を施
す配線領域2が設けられている。またチップ周辺には外
部からの入力信号を受け入れるだめの入力回路と外部へ
出力信号を出すための出力回路を構成するI10セル3
がセル列1を取υ囲むように配°列形成され、更にその
外側に?ンディング・パッド4が配列形成されている。
+・・・、In)が配列形成されていて、これが論理
回路を構成する主要素である。各セル列1はそれぞれ複
数の基本セルの配列からなる。各セル列1の間には、後
のパーソナライズ工程で回路を特化するための配線を施
す配線領域2が設けられている。またチップ周辺には外
部からの入力信号を受け入れるだめの入力回路と外部へ
出力信号を出すための出力回路を構成するI10セル3
がセル列1を取υ囲むように配°列形成され、更にその
外側に?ンディング・パッド4が配列形成されている。
セル列1を構成する基本セルはまた複数の素子からなる
ものであシ、その構成法にはいくつかの方法がある。0
MO8構造を用いた基本セルのパターン例を第2図に示
し、その等何回路を第3図に示す。この基本セルは、n
型SI基板に形成したpウェル11内にn+層121〜
123とポリStダート電極Z 31.13.からなる
2個のnチャネルMO8FET−Qnl *Qnzを形
成し、pウェル11に隣接してp+層14□〜143と
ポリsiダート電極151.15□からなる2個のpチ
ャネルMO8FET−Qp工IQP!を形成して構成さ
れている。図から明らかなように、基本セルはこのまま
では具体的な論理機能を果すものでは寿ぐ、論理機能を
実現する母体となるものである。
ものであシ、その構成法にはいくつかの方法がある。0
MO8構造を用いた基本セルのパターン例を第2図に示
し、その等何回路を第3図に示す。この基本セルは、n
型SI基板に形成したpウェル11内にn+層121〜
123とポリStダート電極Z 31.13.からなる
2個のnチャネルMO8FET−Qnl *Qnzを形
成し、pウェル11に隣接してp+層14□〜143と
ポリsiダート電極151.15□からなる2個のpチ
ャネルMO8FET−Qp工IQP!を形成して構成さ
れている。図から明らかなように、基本セルはこのまま
では具体的な論理機能を果すものでは寿ぐ、論理機能を
実現する母体となるものである。
以上のマスター工程を終えた半導体ウェハを用いて、こ
の上に金属配線を施してLSI回路を特化する工程がノ
4−ンナライズ工程である。ゲートアレイでは、顧客の
注文を受けてからの製作期間がこのパーンナジイズ工程
だけであることが、LSI開発期間の短縮につながるわ
けである。この場合、もう一つ重要なことは、設計期間
が短かいことである。このためには次のような方法が採
られている。前述した基本セルを用いて論理回路を構成
するために必要な各種のダート(例えばNOR、NAN
D 、 F/Fなど基本的な回路50〜150種)が設
計され、その−・データはコンピュータにライブラリと
して登録されている。ダートアレイの場合、この用意さ
れた?−)をマクロセルと称する。顧客の要求が決まる
と、マクロセルを用いて全体回路を設計し、それらをC
ADシステムを用いて自動的に配置し、マクロセル間の
配線を施す。この配線のために第1図に示す配線領域2
が設けられている。現在の一般的なゲートアレイでは二
層の金属配線が用いられている。このような方法で顧客
の要求する機能を設計するため、設計期間の短縮が図ら
れることになる。
の上に金属配線を施してLSI回路を特化する工程がノ
4−ンナライズ工程である。ゲートアレイでは、顧客の
注文を受けてからの製作期間がこのパーンナジイズ工程
だけであることが、LSI開発期間の短縮につながるわ
けである。この場合、もう一つ重要なことは、設計期間
が短かいことである。このためには次のような方法が採
られている。前述した基本セルを用いて論理回路を構成
するために必要な各種のダート(例えばNOR、NAN
D 、 F/Fなど基本的な回路50〜150種)が設
計され、その−・データはコンピュータにライブラリと
して登録されている。ダートアレイの場合、この用意さ
れた?−)をマクロセルと称する。顧客の要求が決まる
と、マクロセルを用いて全体回路を設計し、それらをC
ADシステムを用いて自動的に配置し、マクロセル間の
配線を施す。この配線のために第1図に示す配線領域2
が設けられている。現在の一般的なゲートアレイでは二
層の金属配線が用いられている。このような方法で顧客
の要求する機能を設計するため、設計期間の短縮が図ら
れることになる。
基本セルを用いてマクロセルを構成するためには通常、
複数個の基本セルが用いられる。この場合、第1図のセ
ル列1の縦方向に並んだ複数の基本セルを用いるのが普
通である。簡単な例として、第2図および第3図に示し
だ0MO8構造の基本セル1個を用いて2人カNORダ
ートを設計した例を第4図および第5図に示す。
複数個の基本セルが用いられる。この場合、第1図のセ
ル列1の縦方向に並んだ複数の基本セルを用いるのが普
通である。簡単な例として、第2図および第3図に示し
だ0MO8構造の基本セル1個を用いて2人カNORダ
ートを設計した例を第4図および第5図に示す。
16□〜164は第1層金属配線であって、161#1
6、がそれぞれ電源線である■DD(通常正電源)線、
V8Il(通常接地)線であシ、163 。
6、がそれぞれ電源線である■DD(通常正電源)線、
V8Il(通常接地)線であシ、163 。
164はセル内配線である。171およヒ17゜はそれ
ぞれ信号入力端子となる第2層金属配線である。二層の
金属配線を用いるのは、セル列1の外側の配線領域2に
は多数の第1層金属配線を設けてをき、セル間接続のた
めに各セルの端子と配線領域2にある第1層金属配線と
の間の接続を第2層金属配線で行うためである。なお第
4図で黒丸はコンタクト位置を示している。
ぞれ信号入力端子となる第2層金属配線である。二層の
金属配線を用いるのは、セル列1の外側の配線領域2に
は多数の第1層金属配線を設けてをき、セル間接続のた
めに各セルの端子と配線領域2にある第1層金属配線と
の間の接続を第2層金属配線で行うためである。なお第
4図で黒丸はコンタクト位置を示している。
以下の図面でも同じである。
以上のようにf−)アレイは、マス夛一工程士は半製品
ではあるがいわば汎用品としてのマスターチップを大量
に作ることができ、パーソナライズ工程ではCADシス
テムを利用して顧客の要求に合致した論理回路を短かい
設計期間で実現することができる。このため、各種電子
機器システムの専用LSIを短かい納期でしかも安価に
供給できるものとして注目されている。
ではあるがいわば汎用品としてのマスターチップを大量
に作ることができ、パーソナライズ工程ではCADシス
テムを利用して顧客の要求に合致した論理回路を短かい
設計期間で実現することができる。このため、各種電子
機器システムの専用LSIを短かい納期でしかも安価に
供給できるものとして注目されている。
しかしながら、機器システムのLSI化の傾向が一層強
まるにつれて、ダートアレイの更なる大規模化、高性能
化、低価格化が要求されてきている。
まるにつれて、ダートアレイの更なる大規模化、高性能
化、低価格化が要求されてきている。
例えば第1図に示すように、従来のダートアレイでは基
本セル列1の部分と配線領域2とはほぼ同じ面積となっ
ておfi、LSIとしては配線部分の占有面積が非常に
大きい。また基本セル中の素子も大きい。これは次のよ
うな理由による。通常の論理LSIでは、特性上および
チップ面積の縮小の要請から大小さまざまなトランジス
タが用いられる。これに対しゲートアレイでは、基本セ
ル内のトランジスタは同じ大きさによることが必要なた
め、中間的大きさが採られるからである。
本セル列1の部分と配線領域2とはほぼ同じ面積となっ
ておfi、LSIとしては配線部分の占有面積が非常に
大きい。また基本セル中の素子も大きい。これは次のよ
うな理由による。通常の論理LSIでは、特性上および
チップ面積の縮小の要請から大小さまざまなトランジス
タが用いられる。これに対しゲートアレイでは、基本セ
ル内のトランジスタは同じ大きさによることが必要なた
め、中間的大きさが採られるからである。
このような二つの理由、即ち配線部分の面積が大きいこ
と、トランジスタが大きいこと、によシダードアレイの
規模は通常の論理LSIのそれの約IAに抑えられてい
る。このように顧客の要求する規模を、タートアレイで
は、技術面の制約から十分満足してい沓いのが現状であ
る。
と、トランジスタが大きいこと、によシダードアレイの
規模は通常の論理LSIのそれの約IAに抑えられてい
る。このように顧客の要求する規模を、タートアレイで
は、技術面の制約から十分満足してい沓いのが現状であ
る。
そしてr−)アレイの大規模化のためには、配線領域を
含むセルアレイ部の高密度化が特に重要となる。
含むセルアレイ部の高密度化が特に重要となる。
またf−)アレイでは前述のように、6MO8構造を用
いたものが主流になシつつあるが、この場合大規模化の
要求にlえるために解決すべき大きな問題として、第1
に素子の微細化に伴うラッチアップ現象があシ、第2に
高集積化のだめの配線技術がある。
いたものが主流になシつつあるが、この場合大規模化の
要求にlえるために解決すべき大きな問題として、第1
に素子の微細化に伴うラッチアップ現象があシ、第2に
高集積化のだめの配線技術がある。
ラッチアップ現象は周知のように、0MO8における寄
生トランジスタ効果である。この現象を簡単に説明する
。第6図に示すように、n型St基板2ノにpウェル2
2を形成し、このpウェル22内にnチャネルMO8F
ETを、これに隣接するn型St基板にpチャネルMO
8FETをそれぞれ形成して0MO8が得られる。図で
はソースとなるi層23.p+層25のみ示しである。
生トランジスタ効果である。この現象を簡単に説明する
。第6図に示すように、n型St基板2ノにpウェル2
2を形成し、このpウェル22内にnチャネルMO8F
ETを、これに隣接するn型St基板にpチャネルMO
8FETをそれぞれ形成して0MO8が得られる。図で
はソースとなるi層23.p+層25のみ示しである。
このとき各素子領域にはp+層24.n+層26を設け
てそれぞれ電源■s8.■DDに接続する。このような
0MO8において、図示のように1)nP )ランジス
タTpとnpn )ランジスタTnとが寄生する。Rp
。
てそれぞれ電源■s8.■DDに接続する。このような
0MO8において、図示のように1)nP )ランジス
タTpとnpn )ランジスタTnとが寄生する。Rp
。
Rnはそれぞれpウェル22およびn型基板21内の横
方向抵抗を示している。この寄生トランジスタ回路を等
何回路で示すと第7図のようになる。いま、第7図のノ
ードA1即ちpウェル22に雑音電流が注、入され、ト
ランジスタTnがオンしたとすると、そのコレクタ電流
によって抵抗Rnに電圧降下が発生し、これがトランジ
スタ’rpをオンにする方向に働く。これによシトラン
ジスタTpがオンしてコレクタ電流が流れると、抵抗R
pに電圧降下が発生し、これはトランジスタTnをオン
にする方向に働く。こうして正帰還がかかる結果、この
帰還利得が1以上であると、トランジスタTp 、 T
n共にオンして電源VDD。
方向抵抗を示している。この寄生トランジスタ回路を等
何回路で示すと第7図のようになる。いま、第7図のノ
ードA1即ちpウェル22に雑音電流が注、入され、ト
ランジスタTnがオンしたとすると、そのコレクタ電流
によって抵抗Rnに電圧降下が発生し、これがトランジ
スタ’rpをオンにする方向に働く。これによシトラン
ジスタTpがオンしてコレクタ電流が流れると、抵抗R
pに電圧降下が発生し、これはトランジスタTnをオン
にする方向に働く。こうして正帰還がかかる結果、この
帰還利得が1以上であると、トランジスタTp 、 T
n共にオンして電源VDD。
Vllsの間に大電流が流れ、雑音電流がなくなった後
にもこの大電流が維持されるため、0MO8が破壊に至
る。このようなラッチアップ現象を生ずる外部雑音電流
としては、例えばpウェル22内のれチャネルMO8F
ETのドレイン近傍からpウェル22に流れ込む正孔電
流がある。これは、素子の微細化が進み、ドレイン近傍
の電界が強くなる程問題となる。
にもこの大電流が維持されるため、0MO8が破壊に至
る。このようなラッチアップ現象を生ずる外部雑音電流
としては、例えばpウェル22内のれチャネルMO8F
ETのドレイン近傍からpウェル22に流れ込む正孔電
流がある。これは、素子の微細化が進み、ドレイン近傍
の電界が強くなる程問題となる。
第2の問題点である配線技術上の問題は、第1図で説明
したように、セル列1の間にセル列1と同程度の占有面
積で配線領域2を設けているために素子の上り一層の高
集積化が妨げられているというととにある。
したように、セル列1の間にセル列1と同程度の占有面
積で配線領域2を設けているために素子の上り一層の高
集積化が妨げられているというととにある。
本発明は上記した問題を解決し、設計の自由。
度を高くしてよシ一層の大規模集積化と高性能化を図っ
た、0MO8構造をもつマスタースライス方式の半導体
集積回路を提供することを目的とする。
た、0MO8構造をもつマスタースライス方式の半導体
集積回路を提供することを目的とする。
本発明においてはまず、大規模集積化のために、隣接す
るセル列間で基本セルが対称/4’ターンとなるように
し、かつセル列間に配線領域を残さず複数のセル列を密
に配列する。そして配線は電源線を含めて三層以上の多
層構造としてセル列上に配設する。更にまた本発明では
、配線領域をなくしてセル列を密に配列する結果、マク
ロセルを1つのセル列i内でのみ構成しなければ々らな
いという制約がなくなることから、互いに隣接するセル
列の間で基本セルを組合せて構成したマクロセルを含ま
せることを特徴とする。又、ラッチアップ現象防止のた
めに、(MO8構造の基本セルに電源線(接地線を含む
)を配設するに当って、これを基本セルのnチャネル素
子領域とpチャネル素子領域の境界近傍で各領域の基板
層にコンタクトするように、基本セルの中央部を2横切
ってセル列方向に配設することができる。
るセル列間で基本セルが対称/4’ターンとなるように
し、かつセル列間に配線領域を残さず複数のセル列を密
に配列する。そして配線は電源線を含めて三層以上の多
層構造としてセル列上に配設する。更にまた本発明では
、配線領域をなくしてセル列を密に配列する結果、マク
ロセルを1つのセル列i内でのみ構成しなければ々らな
いという制約がなくなることから、互いに隣接するセル
列の間で基本セルを組合せて構成したマクロセルを含ま
せることを特徴とする。又、ラッチアップ現象防止のた
めに、(MO8構造の基本セルに電源線(接地線を含む
)を配設するに当って、これを基本セルのnチャネル素
子領域とpチャネル素子領域の境界近傍で各領域の基板
層にコンタクトするように、基本セルの中央部を2横切
ってセル列方向に配設することができる。
本発明によれば、隣接する基本セルを背中合せとして、
従来のような配線領域をなくし三層以上の多層配線構造
とすることで従来に比べて大幅な高集積化が図られる。
従来のような配線領域をなくし三層以上の多層配線構造
とすることで従来に比べて大幅な高集積化が図られる。
この場合、背中合せにした基本セルの間でpウェル又は
nウェルを共用することも高集積化に寄与することにな
る。また本発明ではセル列の間に配線領域が々<、v4
接するセル列間で基本セルを組合せたマクロセルを含ま
せることによシ、従来に比べて設計の自由度が増し、こ
れも高集積化に寄与する。
nウェルを共用することも高集積化に寄与することにな
る。また本発明ではセル列の間に配線領域が々<、v4
接するセル列間で基本セルを組合せたマクロセルを含ま
せることによシ、従来に比べて設計の自由度が増し、こ
れも高集積化に寄与する。
従って本発明によれば、従来に比べ、て大幅に高性能化
、高集積化を図ったr−)アレイを実現することができ
る。又、電−原線を中央部を横切って配線すれば寄生ト
ランジスタがオンしたときのコレクタ電流が各素子領域
内を横方向に長いノヤスをもりて流れることなく、電源
線に流出するため、正帰還量が小さくなシ、従って微細
化した0MO8構造であってもラッチアップ現象が効果
的に防止される。また基本セルを背中合せの配置するこ
とで、セル列の2本の電源線のうち一方のみをセル列方
向に連続的に配設し、隣接するセル列の電源線からセル
列と直交する方向に導出した枝配線をもう一方の電源線
として利用することができ、これも高集積化に寄与する
。
、高集積化を図ったr−)アレイを実現することができ
る。又、電−原線を中央部を横切って配線すれば寄生ト
ランジスタがオンしたときのコレクタ電流が各素子領域
内を横方向に長いノヤスをもりて流れることなく、電源
線に流出するため、正帰還量が小さくなシ、従って微細
化した0MO8構造であってもラッチアップ現象が効果
的に防止される。また基本セルを背中合せの配置するこ
とで、セル列の2本の電源線のうち一方のみをセル列方
向に連続的に配設し、隣接するセル列の電源線からセル
列と直交する方向に導出した枝配線をもう一方の電源線
として利用することができ、これも高集積化に寄与する
。
以下本発明の詳細な説明する。
第8図は一実施例の基本セルにおける0MO8構造を示
している。n型si基板31にpウェル32を形成し、
pウェル32内にnチャネルMO8FETを、これに隣
接してn型83基板31内にpチャネルMO8FETを
それぞれ形成することは従来と変らない。図ではそれぞ
れのソースとなるn+層33と2層35のみを示しであ
る。従来の第6図と異なるのは、pウェル32およびn
型sl基板31をそれぞれ電源線v0および■。に接続
するためのp+層34および計層36を、図示のように
各素子領域の境界近傍に設けていることである。
している。n型si基板31にpウェル32を形成し、
pウェル32内にnチャネルMO8FETを、これに隣
接してn型83基板31内にpチャネルMO8FETを
それぞれ形成することは従来と変らない。図ではそれぞ
れのソースとなるn+層33と2層35のみを示しであ
る。従来の第6図と異なるのは、pウェル32およびn
型sl基板31をそれぞれ電源線v0および■。に接続
するためのp+層34および計層36を、図示のように
各素子領域の境界近傍に設けていることである。
この0MO8構造によシ、ラッチアップ現象が効果的に
防止される理由は次のとおりである。図示のように寄生
トランジスタTn 、 Tpが発生し、それぞれのペー
スに横方向抵抗Rp 、 Rnが入ることは従来と同じ
である。いま、トランジスタTnが外部雑音電流によジ
オンした場合、そのコレクタ電流はn型St基板31内
を流れるが、この電流はpウェル32に隣接して設けら
れた層層36から効果的に供給される。従って第6図の
場合に比べ、横方向抵抗Rnによる電圧降下が小さり、
トランジスタTpへの順バイアスは小さい。同様に、ト
ランジスタTpがオンした場合、そのコレクタ電流はp
ウェル32内を流れるが、pチャネル素子領域に近い2
層34に吸収される結果、横方向抵抗Rpでの電圧降下
は小さく、トランジスタTnへの顔バイアスは小さい。
防止される理由は次のとおりである。図示のように寄生
トランジスタTn 、 Tpが発生し、それぞれのペー
スに横方向抵抗Rp 、 Rnが入ることは従来と同じ
である。いま、トランジスタTnが外部雑音電流によジ
オンした場合、そのコレクタ電流はn型St基板31内
を流れるが、この電流はpウェル32に隣接して設けら
れた層層36から効果的に供給される。従って第6図の
場合に比べ、横方向抵抗Rnによる電圧降下が小さり、
トランジスタTpへの順バイアスは小さい。同様に、ト
ランジスタTpがオンした場合、そのコレクタ電流はp
ウェル32内を流れるが、pチャネル素子領域に近い2
層34に吸収される結果、横方向抵抗Rpでの電圧降下
は小さく、トランジスタTnへの顔バイアスは小さい。
以上の理由で寄生トランジスタ回路の正帰還利得が小さ
いため、ラッチアップ現象は生じにくくなる。
いため、ラッチアップ現象は生じにくくなる。
次に基本セル配列と配線構造について説明する。第9図
は従来構造の基本セルのセル列4ノ(411e412
r・・・)をその間の配線領域を詰めて配列した様子を
示している。即ち各セル列41の基本セルは例えば第2
図に示す如きCMO8構造であシ、図中のn−chop
−ahはそれぞれnチャネル素子領域、pチャネル素子
領域を表示している。以下の図でも同様である。
は従来構造の基本セルのセル列4ノ(411e412
r・・・)をその間の配線領域を詰めて配列した様子を
示している。即ち各セル列41の基本セルは例えば第2
図に示す如きCMO8構造であシ、図中のn−chop
−ahはそれぞれnチャネル素子領域、pチャネル素子
領域を表示している。以下の図でも同様である。
vII8電源線42(42□ 、 42.、−)および
VDD電源線43(431143!?・・・)は基本セ
ルの両端側で各基板層にコンタクトさせてセル列方向に
配設している。このようにセル列の間を詰めるだけでも
高集積化に一定の効果が期待できる。この考え方を本実
施例のセル構造を用いた場合に適用すると第10図のよ
うになる。
VDD電源線43(431143!?・・・)は基本セ
ルの両端側で各基板層にコンタクトさせてセル列方向に
配設している。このようにセル列の間を詰めるだけでも
高集積化に一定の効果が期待できる。この考え方を本実
施例のセル構造を用いた場合に適用すると第10図のよ
うになる。
セル列51(511z 512 t・・・)に対してv
8g電源線s2(s2.、5t、、・ )およびvDD
電源線5s(ssl 、ss□ 、・・・)はそれぞれ
基本セルのnチャネル素子領域とpチャネル素子領域の
境界(破線で示す)近傍で各基板層にコンタクトさせ、
基本セルの中央部を横切るように配設している。
8g電源線s2(s2.、5t、、・ )およびvDD
電源線5s(ssl 、ss□ 、・・・)はそれぞれ
基本セルのnチャネル素子領域とpチャネル素子領域の
境界(破線で示す)近傍で各基板層にコンタクトさせ、
基本セルの中央部を横切るように配設している。
しかしこれだけでは、未だ高集積化は十分ではない。そ
こで本実施例では、第11図に示すように、セル列61
(611y 612 +・・・)を隣接するものが背
中合せに対称的配置として密に配列する。■ss電源線
62(621,622゜・・・)オヨびvDD電源線6
.9(63,,63,。
こで本実施例では、第11図に示すように、セル列61
(611y 612 +・・・)を隣接するものが背
中合せに対称的配置として密に配列する。■ss電源線
62(621,622゜・・・)オヨびvDD電源線6
.9(63,,63,。
・・・)は第10図と同様、基本セルの中央部を横切る
ように配設する。
ように配設する。
基本セルとして第2図および第3図に示した構造を用い
た場合のより具体的な実施例について、第11図のセル
列612と613の隣接する2つの基本セル部分の構造
を第12図に示す。
た場合のより具体的な実施例について、第11図のセル
列612と613の隣接する2つの基本セル部分の構造
を第12図に示す。
隣接する基本セルは1つのpウェル64を共有し、との
pウェル64内に4個のnチャネルyDs FETを形
成し、その両側にそれぞれ2個ずつpチャネルMO8F
ETを形成して、第3図に示す回路が2個背中合わせに
並設されている。また第12図では、右側の基本セルで
第4図、第5図によシ説明した2人力NORff −)
に相当するマクロセルを構成した例の配線を示している
。
pウェル64内に4個のnチャネルyDs FETを形
成し、その両側にそれぞれ2個ずつpチャネルMO8F
ETを形成して、第3図に示す回路が2個背中合わせに
並設されている。また第12図では、右側の基本セルで
第4図、第5図によシ説明した2人力NORff −)
に相当するマクロセルを構成した例の配線を示している
。
例えば、電源線42 、63およびセル内のダート電極
を接続する配線65を第1層金属配線とし、出力端とな
る配線66と入力端となる配線67、。
を接続する配線65を第1層金属配線とし、出力端とな
る配線66と入力端となる配線67、。
67!を第2層金属配線とする。そしてこのようなマク
ロセル間の配線を、第3層以上の金属配線で行う。これ
によシ、セル列上をそのまま配線領域として所望の論理
機能を実現することができる。
ロセル間の配線を、第3層以上の金属配線で行う。これ
によシ、セル列上をそのまま配線領域として所望の論理
機能を実現することができる。
次にこの実施例において2個以上の基本セルを用いるマ
クロセルの構成部分を説明する。前述のように従来は、
セル列間に配線領域があるため、マクロセルの回路が大
きい場合、1つのセル列内の2以上の基本セルを用いて
マクロセルを構成している。しかし本発明では、第11
図に示すようにセル列を密に配置していることから、隣
接するセル列の間で基本セルを複数個用いてマクロセル
を構成することができる。即ち、同じ数の基本セルを用
いて同じ回路を設計する場合、基本セルの組合せの自由
度が高くなっている。この考え方は更に発展させること
ができる。例えば6個の基本セルを用いるマクロセルで
は、列方向に6個の基本セルを用いる場合、行方向に6
個の基本セルを用いる場合の他、2列3行あるいは3列
2行の基本セルを用いる場合も存在する。更に次のよう
な場合も存在する。第4図、第5図に示す2人力NOR
r −トでは1つの基本セル中の4個のトランジスタを
用いている。この場合、2つのnチャネルMO8トラン
ジスタは並列に、2つのpチャネルMO8トランジスタ
は直接に接続される。したがってpチャネルMO8)ラ
ンジスタの直列接続部分の抵抗が高くなり、この結果出
力電圧が高レベルに上がる速度が遅くなる。これを避け
るためには、第13図に示すように、pチャネルMO8
)ランジスタを4個用いる方法がある。即ちpチャネル
MO8)ランソスタQptt rQpsxを並列接続し
)同様にQpzt t Qpztを並列接続してとれら
を直列接続する。このようなNORゲートを第2図に示
す基本セル構造を用い、1つのセル列内で2つの基本セ
ルを用いて構成すると第14図のようになる。第14図
中のトランジスタ表示は第13図のそれと対応する。こ
の場合第14図においてMOSトランジスタQnl□
+Qn21が未使用となる。
クロセルの構成部分を説明する。前述のように従来は、
セル列間に配線領域があるため、マクロセルの回路が大
きい場合、1つのセル列内の2以上の基本セルを用いて
マクロセルを構成している。しかし本発明では、第11
図に示すようにセル列を密に配置していることから、隣
接するセル列の間で基本セルを複数個用いてマクロセル
を構成することができる。即ち、同じ数の基本セルを用
いて同じ回路を設計する場合、基本セルの組合せの自由
度が高くなっている。この考え方は更に発展させること
ができる。例えば6個の基本セルを用いるマクロセルで
は、列方向に6個の基本セルを用いる場合、行方向に6
個の基本セルを用いる場合の他、2列3行あるいは3列
2行の基本セルを用いる場合も存在する。更に次のよう
な場合も存在する。第4図、第5図に示す2人力NOR
r −トでは1つの基本セル中の4個のトランジスタを
用いている。この場合、2つのnチャネルMO8トラン
ジスタは並列に、2つのpチャネルMO8トランジスタ
は直接に接続される。したがってpチャネルMO8)ラ
ンジスタの直列接続部分の抵抗が高くなり、この結果出
力電圧が高レベルに上がる速度が遅くなる。これを避け
るためには、第13図に示すように、pチャネルMO8
)ランジスタを4個用いる方法がある。即ちpチャネル
MO8)ランソスタQptt rQpsxを並列接続し
)同様にQpzt t Qpztを並列接続してとれら
を直列接続する。このようなNORゲートを第2図に示
す基本セル構造を用い、1つのセル列内で2つの基本セ
ルを用いて構成すると第14図のようになる。第14図
中のトランジスタ表示は第13図のそれと対応する。こ
の場合第14図においてMOSトランジスタQnl□
+Qn21が未使用となる。
これに対し、同様のNORゲートを隣接するセル列の2
つの基本セルを用いて構成した本発明の実施例を第15
図に示す。ここでもトランジスタ表示は第13図のそれ
と対応させている。
つの基本セルを用いて構成した本発明の実施例を第15
図に示す。ここでもトランジスタ表示は第13図のそれ
と対応させている。
この第15図の実施例でもnチャネルMO8)ランジス
タQn12 r Qntxは未使用のまま残る。
タQn12 r Qntxは未使用のまま残る。
第14図と第15図のマクロセル構成における使用トラ
ンジスタと未使用トランジスタの配置関係をわかシ易く
尽すと、それぞれ第16図と第17図のようになる。第
16図と第17図において斜線を施した部分のれチャネ
ルMO8)ランジヌタQn1□ t Qn2gが未使用
である。これらを比較すると、1つのセル列内でマクロ
セルを構成する従来方式による第16図の場合、nチャ
ネルMO8)ランジスタQnl!はもはや使い道がない
。ところが本実施例による第17図の構成では、未使用
のトランジスタQn1□ 1Qn22はいずれも他のマ
クロセルの構成に有効に利用することが可能である。例
えば、2人力NORゲートを構成する場合を考える。通
常、2人力NANDダートはnチャネルM’O8トラン
ジスタが2個直列接続され、pチャネルMOSトランジ
スタが2個並列接続される。この場合、nチャネルMO
Sトランジスタが2個直列接続されることによる抵抗増
大を避けるために、先の第13図のNORダートと同様
の考え方に従ってnチャネルMOSトランジスタを4個
用いる。そしてこのようなNANDダートを隣接する2
つの基本セルにより構成しようとすると、第17図に示
すNORダートの場合と対称的に、内側の2個のpチャ
ネルMO8)ランジスタが未使用となる。そこでこの2
人力NANDダートと先の2人力NORダートを接触さ
せて、2列2行の基本セルを用いて配置すると、第18
図に示すようVCNORダートG□とNANDダートG
、とを、4角形を維持しながら3個の基本セル面積分で
全゛く無駄なく設計することが可能となる。
ンジスタと未使用トランジスタの配置関係をわかシ易く
尽すと、それぞれ第16図と第17図のようになる。第
16図と第17図において斜線を施した部分のれチャネ
ルMO8)ランジヌタQn1□ t Qn2gが未使用
である。これらを比較すると、1つのセル列内でマクロ
セルを構成する従来方式による第16図の場合、nチャ
ネルMO8)ランジスタQnl!はもはや使い道がない
。ところが本実施例による第17図の構成では、未使用
のトランジスタQn1□ 1Qn22はいずれも他のマ
クロセルの構成に有効に利用することが可能である。例
えば、2人力NORゲートを構成する場合を考える。通
常、2人力NANDダートはnチャネルM’O8トラン
ジスタが2個直列接続され、pチャネルMOSトランジ
スタが2個並列接続される。この場合、nチャネルMO
Sトランジスタが2個直列接続されることによる抵抗増
大を避けるために、先の第13図のNORダートと同様
の考え方に従ってnチャネルMOSトランジスタを4個
用いる。そしてこのようなNANDダートを隣接する2
つの基本セルにより構成しようとすると、第17図に示
すNORダートの場合と対称的に、内側の2個のpチャ
ネルMO8)ランジスタが未使用となる。そこでこの2
人力NANDダートと先の2人力NORダートを接触さ
せて、2列2行の基本セルを用いて配置すると、第18
図に示すようVCNORダートG□とNANDダートG
、とを、4角形を維持しながら3個の基本セル面積分で
全゛く無駄なく設計することが可能となる。
以上説明した上りにこの実施例によれば、CMO8構造
の基本セルでの電源線コンタクト位置を改良することで
、素子を微細化したときにもラッチアップ現象を効果的
に防止することができ、また基本セルの配列を改良し三
層以上の金属配線層を施すことにより、ダートアレイの
高性能化、高集積化を図ることができる。
の基本セルでの電源線コンタクト位置を改良することで
、素子を微細化したときにもラッチアップ現象を効果的
に防止することができ、また基本セルの配列を改良し三
層以上の金属配線層を施すことにより、ダートアレイの
高性能化、高集積化を図ることができる。
また、この実施例によれば、従来のような配線領域をな
くして、隣接するセル列の基本セルを組合せたマクロセ
ルを構成することによシ、設計の自由度の増大、基本セ
ルの高効率利用が可能となシ、ゲートアレイの大規模化
に大きく寄与することができる。
くして、隣接するセル列の基本セルを組合せたマクロセ
ルを構成することによシ、設計の自由度の増大、基本セ
ルの高効率利用が可能となシ、ゲートアレイの大規模化
に大きく寄与することができる。
なお、第11図に示す電源線62.63の配設ノ4ター
ンは更に改良することができる。例えば第19図に示す
ように、セル列方向に走る電源線は各セル列に一本とす
る。即ち、セル列611.613 、・・・には”DD
側電源線63□ 。
ンは更に改良することができる。例えば第19図に示す
ように、セル列方向に走る電源線は各セル列に一本とす
る。即ち、セル列611.613 、・・・には”DD
側電源線63□ 。
638.・・・を、これらと左右対称ノぐターンのセル
列612p”4’・・・にはv8B側電源線62□。
列612p”4’・・・にはv8B側電源線62□。
624 、・・・をそれぞれセル列方向に走らせ、とれ
らの電源線から横方向に導出させた枝配線によシそれぞ
れ隣接するセル列の必要な基本セルに電源を供給する。
らの電源線から横方向に導出させた枝配線によシそれぞ
れ隣接するセル列の必要な基本セルに電源を供給する。
第20図は更に第19図の変形例であシ、横方向に導出
する枝配線をセル列の上下に隣接する基本セルの境界上
をはわせ、一つの枝配線から上下の基本セルに同時に電
源を供給するようにしたものである。これを更に発展さ
せれば、第21図に示すように横方向に導出する枝配線
を半分に減らすことも可能である。
する枝配線をセル列の上下に隣接する基本セルの境界上
をはわせ、一つの枝配線から上下の基本セルに同時に電
源を供給するようにしたものである。これを更に発展さ
せれば、第21図に示すように横方向に導出する枝配線
を半分に減らすことも可能である。
また以上の説明では、pウェル方式のCMO8を専ら例
示したが、本発明はnウェル方式やツィンタゾ方式のC
MO8を用いた場合にも同様に適用することができる。
示したが、本発明はnウェル方式やツィンタゾ方式のC
MO8を用いた場合にも同様に適用することができる。
第1図は従来のダートアレイにおけるマスターチップの
概略パターンを示す図、第2図はCMOSを用いた基本
セルの構成例を示す図、第3図はその基本セルの等価回
路図、第4図は同じくその基本セルを用いて2人力NO
Rダートを構成したマクロセルの配線を示す図、第5図
はそのマクロセルの等価回路図、第6図は従来の基本セ
ルでのCMOS構造を示す図、第7図はそのCMO8構
造のラッチアップ現象を説明するだめの寄生トランジス
タ回路を示す図、第8図は本発明の一実施例の基本セル
におけるCMO8構造を示す図、第9図は従来の基本セ
ル構造でセル列間を詰めたセル列の配置を示す図、第1
0図は本発明の実施例に用いる基本セル構造でセル列間
を詰めだセル列の配置を示す図、第11図は本発明の一
実施例におけるセル列の配置を示す図、第12図はその
隣接するセル列間の二つの基本セル部分の具体的なパタ
ーン例を示す図、第13図はこの実施例で用いる2人力
NORダートの等価回路図、第14図はこのNORゲー
トを従来方式によ多構成したパターンを示す図、第15
図はこの実施例によ多構成したパターンを示す図、第1
6図と第17図は上記第14図と第15図の使用トラン
ジスタ分布を示す図、第18図はこの実施例によ尋NO
RダートとNANDゲートを隣接配置したときの使用ト
ランジスタ分布を示す図、第19図〜第21図は第11
図の電源配線を変形した実施例を示す図である。 31・・・n型St基板、32・・・pウェル、33・
・・層層(ソース)、34・・・p+層(電源線コンタ
クト領域)、35・・・p+層(ソース)、36・・・
層層(電源線コンタクト領域) 、61 (611)
612+・・・)・・・セル列、θ2 (621+ 6
22 +・・・)・・・電源a(V88)、63 (6
31,63□、’・)・・・電源線(vDD)、64・
・・pウェル、65・・・第1層金属配線、66・・・
第2層金属配線、67□ 。 67□・・・第3層金属配線。 出願人代理人 弁理士 鈴 江 武 彦第1図 第2図 第3図 第4図 1ζ 第5図 VSS VDD out 第6図 第7図 第8図 第16図 第17図 第19図 第20図 第21図
概略パターンを示す図、第2図はCMOSを用いた基本
セルの構成例を示す図、第3図はその基本セルの等価回
路図、第4図は同じくその基本セルを用いて2人力NO
Rダートを構成したマクロセルの配線を示す図、第5図
はそのマクロセルの等価回路図、第6図は従来の基本セ
ルでのCMOS構造を示す図、第7図はそのCMO8構
造のラッチアップ現象を説明するだめの寄生トランジス
タ回路を示す図、第8図は本発明の一実施例の基本セル
におけるCMO8構造を示す図、第9図は従来の基本セ
ル構造でセル列間を詰めたセル列の配置を示す図、第1
0図は本発明の実施例に用いる基本セル構造でセル列間
を詰めだセル列の配置を示す図、第11図は本発明の一
実施例におけるセル列の配置を示す図、第12図はその
隣接するセル列間の二つの基本セル部分の具体的なパタ
ーン例を示す図、第13図はこの実施例で用いる2人力
NORダートの等価回路図、第14図はこのNORゲー
トを従来方式によ多構成したパターンを示す図、第15
図はこの実施例によ多構成したパターンを示す図、第1
6図と第17図は上記第14図と第15図の使用トラン
ジスタ分布を示す図、第18図はこの実施例によ尋NO
RダートとNANDゲートを隣接配置したときの使用ト
ランジスタ分布を示す図、第19図〜第21図は第11
図の電源配線を変形した実施例を示す図である。 31・・・n型St基板、32・・・pウェル、33・
・・層層(ソース)、34・・・p+層(電源線コンタ
クト領域)、35・・・p+層(ソース)、36・・・
層層(電源線コンタクト領域) 、61 (611)
612+・・・)・・・セル列、θ2 (621+ 6
22 +・・・)・・・電源a(V88)、63 (6
31,63□、’・)・・・電源線(vDD)、64・
・・pウェル、65・・・第1層金属配線、66・・・
第2層金属配線、67□ 。 67□・・・第3層金属配線。 出願人代理人 弁理士 鈴 江 武 彦第1図 第2図 第3図 第4図 1ζ 第5図 VSS VDD out 第6図 第7図 第8図 第16図 第17図 第19図 第20図 第21図
Claims (1)
- (1)半導体基板にCMO8構造の複数の基本セルから
なるセル列を複数個配列形成してマスターチップとし、
必要な配線を施して所望の機能回路を構成する半導体集
積回路において、隣接するセル列間で基本セルを対称的
/4ターンとして複数個のセル列を密に配列し、電源線
を前記セル列方向に配設し、この電源線を含めて配線層
を三層以上の多層構造とすると共に、互いに隣接するセ
ル列の間で基本セルを組合せて構成したマクロセルを含
むことを特徴とする半導体集積回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58231881A JPH073863B2 (ja) | 1983-12-08 | 1983-12-08 | 半導体集積回路 |
DE8484301523T DE3474485D1 (en) | 1983-03-09 | 1984-03-07 | Semiconductor integrated circuit with gate-array arrangement |
EP19840301523 EP0119059B1 (en) | 1983-03-09 | 1984-03-07 | Semiconductor integrated circuit with gate-array arrangement |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58231881A JPH073863B2 (ja) | 1983-12-08 | 1983-12-08 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60123042A true JPS60123042A (ja) | 1985-07-01 |
JPH073863B2 JPH073863B2 (ja) | 1995-01-18 |
Family
ID=16930482
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58231881A Expired - Lifetime JPH073863B2 (ja) | 1983-03-09 | 1983-12-08 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH073863B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP2008078508A (ja) * | 2006-09-22 | 2008-04-03 | Toshiba Corp | 半導体集積回路及び半導体集積回路の製造方法 |
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1983
- 1983-12-08 JP JP58231881A patent/JPH073863B2/ja not_active Expired - Lifetime
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JPH073863B2 (ja) | 1995-01-18 |
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