JPS6022338A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6022338A JPS6022338A JP13144183A JP13144183A JPS6022338A JP S6022338 A JPS6022338 A JP S6022338A JP 13144183 A JP13144183 A JP 13144183A JP 13144183 A JP13144183 A JP 13144183A JP S6022338 A JPS6022338 A JP S6022338A
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- semiconductor integrated
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、半導体集積回路装置に関し、特に0MO8)
ランジスタから構成された高密度集積化が可能な半導体
集積回路装置にI’dする。
ランジスタから構成された高密度集積化が可能な半導体
集積回路装置にI’dする。
周知の通り、0MO8)ランジスタを用いた論理回路は
実質的に同数のPチャンネルMO8)ランジスタとNチ
ャンネルMOS)ランジスタから構成され、これを半導
体集積回路装置に実現する場合には、一般にPチャンネ
ルMOSトランジスタを配置する領域(以後Pチャンネ
ル領域と記す)とNチャンネルNO8)ランジスタを配
置する領域(以後Nチャンネル領域と記す)とを互いに
近接させて並列に設定し、それぞれの領域に同数のMO
S)ランジスタを配置しC個々の論理回路を構成し′C
いる。
実質的に同数のPチャンネルMO8)ランジスタとNチ
ャンネルMOS)ランジスタから構成され、これを半導
体集積回路装置に実現する場合には、一般にPチャンネ
ルMOSトランジスタを配置する領域(以後Pチャンネ
ル領域と記す)とNチャンネルNO8)ランジスタを配
置する領域(以後Nチャンネル領域と記す)とを互いに
近接させて並列に設定し、それぞれの領域に同数のMO
S)ランジスタを配置しC個々の論理回路を構成し′C
いる。
第1図は従来の半導体集積回路装置の一例をブロック的
に示した説明図で、1はPチャンネル領域、2はNチャ
ンネル領域、3は電源共通線、4は、グラウンド共通線
、5は信号共通線、A−Fは個々の論理回路である。
に示した説明図で、1はPチャンネル領域、2はNチャ
ンネル領域、3は電源共通線、4は、グラウンド共通線
、5は信号共通線、A−Fは個々の論理回路である。
論理回路A−FはそれぞれCMOSトランジスタから成
り、PチャンネルトランジスタはPチャンネル領域lの
内部に、NチャンネルトランジスタはNチャンネル領域
2の内部に配置されている。
り、PチャンネルトランジスタはPチャンネル領域lの
内部に、NチャンネルトランジスタはNチャンネル領域
2の内部に配置されている。
第1図では、簡単なために、論理回路A−F相互間の接
続および信号共通線との間の接続は省略しCある。
続および信号共通線との間の接続は省略しCある。
第1図かられかるように、第1図に示した構成の半導体
乗積回路装置は形状が細長くなり、半導体チップ設計1
常に許されるとは限らない。
乗積回路装置は形状が細長くなり、半導体チップ設計1
常に許されるとは限らない。
第2図は、論理回路A −Fに与えられる寸法が正方形
に近い場合の構成を示した説明図で、この場合には、電
源共通線3、グラウンド4および信号共通線5が多数個
使用されることになり、これにより、各共通相互間の接
続が余分に必要になっ°C1全体としての所要面積が増
大する欠点がある。
に近い場合の構成を示した説明図で、この場合には、電
源共通線3、グラウンド4および信号共通線5が多数個
使用されることになり、これにより、各共通相互間の接
続が余分に必要になっ°C1全体としての所要面積が増
大する欠点がある。
本発明の目的は上記欠点を排除(2、より重密度のレイ
アウト構成になる半導体集積回路装置を1)、供するこ
とにある。
アウト構成になる半導体集積回路装置を1)、供するこ
とにある。
本発明の半導体集積回路装置は、検数のトランジスタが
配列して形成されるPチャンネルMO’8トランジスタ
領域と、NチャンネルMO8トランジスタ領域とが交互
に並列配置され、前記両領域並びに他領域とを結ぶ配線
とを有する半導体集積回路装置において、前記端部を除
くPチャンネルMO8)ランジスタ領域の中央部付近に
配置された第1の電位の共通線と、端部を除くペチャン
ネルMOSトランジスタ領域の中央部付近に配置された
第2の電位の共通線と、端部の領域に於てPチャンネル
MOSトランジスタ領域又1dNチャンネルMO8トラ
ンジスタ領域かにより前記領域のそれぞれの外側付近に
配置された第1又は第2の電位の共通線と、前記各種共
通線の外側部分に配置された他の回路ブロックへの接続
配線とを含んで構成される。
配列して形成されるPチャンネルMO’8トランジスタ
領域と、NチャンネルMO8トランジスタ領域とが交互
に並列配置され、前記両領域並びに他領域とを結ぶ配線
とを有する半導体集積回路装置において、前記端部を除
くPチャンネルMO8)ランジスタ領域の中央部付近に
配置された第1の電位の共通線と、端部を除くペチャン
ネルMOSトランジスタ領域の中央部付近に配置された
第2の電位の共通線と、端部の領域に於てPチャンネル
MOSトランジスタ領域又1dNチャンネルMO8トラ
ンジスタ領域かにより前記領域のそれぞれの外側付近に
配置された第1又は第2の電位の共通線と、前記各種共
通線の外側部分に配置された他の回路ブロックへの接続
配線とを含んで構成される。
次に本発明の実施例について、図面を参照して説明する
。
。
第3図は本発明の一実施例のブロック的説明図である。
図において論理回路A、B、E、Fは第2図におけるA
、 B 、 E 、 )’と同一であるが、第3図に
おける論理回路C/ 、 D’は第2図の論理回路C,
DのPチャンネルトランジスタの配置とNチャンネルト
ランジスタの配置を逆にしたものである。この結果、第
2図に示した従来品よりもPチャンネル領域1.Nチャ
ンネル領域2の数を減らずことができる。従って第2図
と第3図を比較して容易に理解できるように、電源共通
線3.グラウンド共通線4の所要本数がそれぞれ3本か
ら2本へと減少しCいる。6はブロック内部の各回路を
接続するための信号共通線で、信号共通線5と区別する
ために内部信号共通線と呼ぶ。内部イぎ号共通線6は電
源共通線3、グラウンド共通線4とは別の層を使用して
、直交配線を可能にしCいる。
、 B 、 E 、 )’と同一であるが、第3図に
おける論理回路C/ 、 D’は第2図の論理回路C,
DのPチャンネルトランジスタの配置とNチャンネルト
ランジスタの配置を逆にしたものである。この結果、第
2図に示した従来品よりもPチャンネル領域1.Nチャ
ンネル領域2の数を減らずことができる。従って第2図
と第3図を比較して容易に理解できるように、電源共通
線3.グラウンド共通線4の所要本数がそれぞれ3本か
ら2本へと減少しCいる。6はブロック内部の各回路を
接続するための信号共通線で、信号共通線5と区別する
ために内部信号共通線と呼ぶ。内部イぎ号共通線6は電
源共通線3、グラウンド共通線4とは別の層を使用して
、直交配線を可能にしCいる。
第3図においても、論理回路相互間の接続、論理回路と
内部信号共通線間の接続、内部信号共通線6と信号共通
線5との間の接続は容易のため省略通線4の間に配置さ
れた信号共通線を置きかえであるためブロック内部の信
号共通線を無くすことが可能になり、縦方向の面積を減
小させることができるようになった。
内部信号共通線間の接続、内部信号共通線6と信号共通
線5との間の接続は容易のため省略通線4の間に配置さ
れた信号共通線を置きかえであるためブロック内部の信
号共通線を無くすことが可能になり、縦方向の面積を減
小させることができるようになった。
第4図は本発明の他の実施例の説明図で、電源共通線3
が両端部と中央にあり計3本、グラウンド共通線4は中
央部に2本あり、両共通線の本数が同一でない場合を示
しCいる。0’ 、 H’は論理回路である。
が両端部と中央にあり計3本、グラウンド共通線4は中
央部に2本あり、両共通線の本数が同一でない場合を示
しCいる。0’ 、 H’は論理回路である。
図から明らかなように、従来方式では電源共通線3並び
にグランド共通線4共に各4本必要であったが、本実施
例では電源共通線が3本、グランド共通線が2本とそれ
ぞれ1本及び2本の813本が減小している。
にグランド共通線4共に各4本必要であったが、本実施
例では電源共通線が3本、グランド共通線が2本とそれ
ぞれ1本及び2本の813本が減小している。
以上説明したように本発明によれば、半導体集積回路装
置を正方形に近い形状に配置することができ、しかも、
共通線の占める面積やそれの相互接続に喪する面積を節
減することができ烏密度集積化の進んだ半導体集積回路
装置が得られる。
置を正方形に近い形状に配置することができ、しかも、
共通線の占める面積やそれの相互接続に喪する面積を節
減することができ烏密度集積化の進んだ半導体集積回路
装置が得られる。
第1図は従来の構成方法による半導体集積回路装置の一
例のブロック的説明図、第2図は従来の構成方法による
半導体集積回路装置の他の例のブロック的説明図、第3
図は本発明の一実施例のブロック的説明図、第4図は本
発明の他の実施例のブロック的説明図 である。 1・・・・・・Pチャンネル領域、2・・・・・・N−
チャンネル領域%3・・・・・・電源共通線、4・・・
・・・グランド共通線、5・・・・・・信号共通線、6
・・・・・・内部信号共通線。 代理人 弁理士 内 原 晋(:パ、、7H7◇)篤3
図 z 4 閉
例のブロック的説明図、第2図は従来の構成方法による
半導体集積回路装置の他の例のブロック的説明図、第3
図は本発明の一実施例のブロック的説明図、第4図は本
発明の他の実施例のブロック的説明図 である。 1・・・・・・Pチャンネル領域、2・・・・・・N−
チャンネル領域%3・・・・・・電源共通線、4・・・
・・・グランド共通線、5・・・・・・信号共通線、6
・・・・・・内部信号共通線。 代理人 弁理士 内 原 晋(:パ、、7H7◇)篤3
図 z 4 閉
Claims (1)
- 複数のトランジスタが配列して形成されるPチャンネル
MOSトランジスタ領域とNチャンネルMOSトランジ
スタ領域とが交互に並列配置されてなる回路ブロックと
、該回路ブロック内並びに外部回路ブロックとの接続を
する配線とを有する半導体集積回路装置において、前記
端部を除くPチャンネルMOSトランジスタ領域の中央
部付近に配置された第1の電位の共通線と、端部を除く
ヘチャンネルMO8)ランジスタ領域の中央部付近に配
置された第2の電位の共通線と、端部の領域に於−UP
チャンネルMOSトランジスタ領域又はNチャンネルM
OS)ランジスタ領域かにより前記領域のそれぞれの外
側付近に配置された第1又は第2の電位の共通線と、前
記各種共通線の外側部分に配置された他の回路ブロック
への接続配線とを含むことを特徴とする半導体集積回路
装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13144183A JPS6022338A (ja) | 1983-07-19 | 1983-07-19 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13144183A JPS6022338A (ja) | 1983-07-19 | 1983-07-19 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6022338A true JPS6022338A (ja) | 1985-02-04 |
Family
ID=15058029
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13144183A Pending JPS6022338A (ja) | 1983-07-19 | 1983-07-19 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6022338A (ja) |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58169937A (ja) * | 1982-03-31 | 1983-10-06 | Hitachi Ltd | 半導体集積回路装置 |
JPS5929440A (ja) * | 1982-08-11 | 1984-02-16 | Hitachi Ltd | 半導体集積回路装置 |
JPS5968944A (ja) * | 1982-10-13 | 1984-04-19 | Hitachi Ltd | 半導体集積回路装置 |
JPS5972742A (ja) * | 1982-10-20 | 1984-04-24 | Hitachi Ltd | マスタスライスlsiのマスタ方法 |
JPS59163837A (ja) * | 1983-03-09 | 1984-09-14 | Toshiba Corp | 半導体集積回路 |
JPS59225557A (ja) * | 1983-06-06 | 1984-12-18 | Toshiba Corp | 相補型mos集積回路装置 |
-
1983
- 1983-07-19 JP JP13144183A patent/JPS6022338A/ja active Pending
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58169937A (ja) * | 1982-03-31 | 1983-10-06 | Hitachi Ltd | 半導体集積回路装置 |
JPS5929440A (ja) * | 1982-08-11 | 1984-02-16 | Hitachi Ltd | 半導体集積回路装置 |
JPS5968944A (ja) * | 1982-10-13 | 1984-04-19 | Hitachi Ltd | 半導体集積回路装置 |
JPS5972742A (ja) * | 1982-10-20 | 1984-04-24 | Hitachi Ltd | マスタスライスlsiのマスタ方法 |
JPS59163837A (ja) * | 1983-03-09 | 1984-09-14 | Toshiba Corp | 半導体集積回路 |
JPS59225557A (ja) * | 1983-06-06 | 1984-12-18 | Toshiba Corp | 相補型mos集積回路装置 |
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