JPH0476885A - シリアルアクセスメモリ - Google Patents
シリアルアクセスメモリInfo
- Publication number
- JPH0476885A JPH0476885A JP2191646A JP19164690A JPH0476885A JP H0476885 A JPH0476885 A JP H0476885A JP 2191646 A JP2191646 A JP 2191646A JP 19164690 A JP19164690 A JP 19164690A JP H0476885 A JPH0476885 A JP H0476885A
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- JP
- Japan
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- 239000003990 capacitor Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 108010038083 amyloid fibril protein AS-SAM Proteins 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、高速かつ低消費電力で広い動作マージンを
持ち、高感度のセンスアンプを必要としないシリアルア
クセスメモリ（以下ＳＡＭという）に関するものである
。
持ち、高感度のセンスアンプを必要としないシリアルア
クセスメモリ（以下ＳＡＭという）に関するものである
。
〔従来の技術
第３図は従来のＳＡＭのブロック図である。図において
、（１）は書き込みビット線、（２）は読み出しビット
線、（３）は書き込みワード線、（４）は読み出しワー
ド線、（２ａ）はセンスアンプ（１９）を用いるために
必要な差動信号を発生させるためのインバータ、（６）
は読み出しヒツト線（２）のＭＯＳのアクセス用トラン
ジスタ、（８）はアドレスポインタ、（９）は出力バッ
ファ、（１０）は電源、（１１）は出力、（１２）はダ
イナミックのメモリセル、（１３）はＧＮＤ、（１４は
キ’ｒ ｔ＜ シタ、（１５）はＭＯＳのプリチャージ
トランジスタ、（１６）はＭＯＳの記憶用トランジスタ
、（１７）はＭＯＳの読み出し用トヲンジヌタ、（１８
）はＭＯＳの書き込み用トランジヌタである。メモリセ
ル（１２）は記憶用トランジスタ（１６）、読み出し用
トヲンνスタ（１７） 、書き込み用トランジスタ（１
Ｂ）、キャパシタ（１４）により構成される。
、（１）は書き込みビット線、（２）は読み出しビット
線、（３）は書き込みワード線、（４）は読み出しワー
ド線、（２ａ）はセンスアンプ（１９）を用いるために
必要な差動信号を発生させるためのインバータ、（６）
は読み出しヒツト線（２）のＭＯＳのアクセス用トラン
ジスタ、（８）はアドレスポインタ、（９）は出力バッ
ファ、（１０）は電源、（１１）は出力、（１２）はダ
イナミックのメモリセル、（１３）はＧＮＤ、（１４は
キ’ｒ ｔ＜ シタ、（１５）はＭＯＳのプリチャージ
トランジスタ、（１６）はＭＯＳの記憶用トランジスタ
、（１７）はＭＯＳの読み出し用トヲンジヌタ、（１８
）はＭＯＳの書き込み用トランジヌタである。メモリセ
ル（１２）は記憶用トランジスタ（１６）、読み出し用
トヲンνスタ（１７） 、書き込み用トランジスタ（１
Ｂ）、キャパシタ（１４）により構成される。
次に動作について説明する。情報＃Ｘ１の書き込みは、
書き込みワード線（３）の電位が１Ｈ″となり、書き込
み用トランジスタ（１８）がＯＮとなり、書き込みビッ
トＭ （１＞の電位’Ｘ’によりキャパシタ〔１４が充
電あるいは放電されることにより行われる。
書き込みワード線（３）の電位が１Ｈ″となり、書き込
み用トランジスタ（１８）がＯＮとなり、書き込みビッ
トＭ （１＞の電位’Ｘ’によりキャパシタ〔１４が充
電あるいは放電されることにより行われる。
その後、書き込み用トランジスタ（１８〕が０ＦＩｉ″
シても、通常数百ミリ秒程度情報はキャパシタ（１４）
に保持される。
シても、通常数百ミリ秒程度情報はキャパシタ（１４）
に保持される。
この書き込まｎた情報は、読み呂しワード線（４）の電
位が’ Ｆｉ”となり、読み出し用トランジスタ（１７
）がＯＮとなり、このため読み出しビット線（２）が情
報と等電位になることにより、情報が読み出される。
位が’ Ｆｉ”となり、読み出し用トランジスタ（１７
）がＯＮとなり、このため読み出しビット線（２）が情
報と等電位になることにより、情報が読み出される。
次にプリチャージトランジスタ（１５の動作について述
べる。記憶情報１Ｘ１がＬ″のとき、読み出し用トラン
ジスタＣ１７）はＯＬ’Ｆで、プリチャージトランジス
タ（１５）の電位によって読み出しビット線（２）の電
位は１Ｒ″となる。記憶情報が１Ｈ′のとき、読み出し
用トランジスタ（１７）、記憶片トランジスタ（１６）
、プリチャージトランジスタ（１５）ハｆべてＯＮする
が、読み出し用トランジスタ（１７）、記憶用トランジ
スタ（１６）は通常、プリチャージ用トランジスタ（１
５）よりも能力が大きいものを使用しているので、読み
出しビット線（２）の電位はＬ”となる。
べる。記憶情報１Ｘ１がＬ″のとき、読み出し用トラン
ジスタＣ１７）はＯＬ’Ｆで、プリチャージトランジス
タ（１５）の電位によって読み出しビット線（２）の電
位は１Ｒ″となる。記憶情報が１Ｈ′のとき、読み出し
用トランジスタ（１７）、記憶片トランジスタ（１６）
、プリチャージトランジスタ（１５）ハｆべてＯＮする
が、読み出し用トランジスタ（１７）、記憶用トランジ
スタ（１６）は通常、プリチャージ用トランジスタ（１
５）よりも能力が大きいものを使用しているので、読み
出しビット線（２）の電位はＬ”となる。
読み出しビット線（２）の電位をセンスアンプ（１９）
はレベルセンスする。この読み出しビット線（２）の論
理振幅は、電位が ａ ｌｌｉ ａのとき： Ｖｃｃ −ｖｔｔｉＲ＋ｓ’
−’−＋７ ＃Ｌ１のとき’ （ｖｃｃ”■）×ＲＩｇ＋Ｒ１７”Ｒ
１５ここにＶｃｃ ：電源（ｌＯ）の電圧、■よ゛プリ
チャージトランジスタ（１５）のしきいｆｆ［圧、Ｒ１
５＋ Ｒ１＋、＋ Ｒ１７はそれぞれプリチャージトラ
ンジスタ（１５）、記憶用トランジスタ（１６）、読み
出し用トランジスタ（１７）のＯＮ抵抗値であるため、
電源ＶｃｃあるいはＧＮＤと等しくならず狭いものとな
る。
はレベルセンスする。この読み出しビット線（２）の論
理振幅は、電位が ａ ｌｌｉ ａのとき： Ｖｃｃ −ｖｔｔｉＲ＋ｓ’
−’−＋７ ＃Ｌ１のとき’ （ｖｃｃ”■）×ＲＩｇ＋Ｒ１７”Ｒ
１５ここにＶｃｃ ：電源（ｌＯ）の電圧、■よ゛プリ
チャージトランジスタ（１５）のしきいｆｆ［圧、Ｒ１
５＋ Ｒ１＋、＋ Ｒ１７はそれぞれプリチャージトラ
ンジスタ（１５）、記憶用トランジスタ（１６）、読み
出し用トランジスタ（１７）のＯＮ抵抗値であるため、
電源ＶｃｃあるいはＧＮＤと等しくならず狭いものとな
る。
論理振幅が狭いため、センスアンプ（１９）は高速高感
度のものが必要になる。またセンス動作に必要な差動信
号はインバータ（２０）によって発生する。
度のものが必要になる。またセンス動作に必要な差動信
号はインバータ（２０）によって発生する。
各読み出しワード線（４）には複数個のメモリセル（１
２）が接続され、′Ｒ１になることにより読み出しワー
ドＩＩ（４）に接続されているメモリセル（１２）はす
べて読み出しが行われる。読み出したいメモリセル（１
２）が接続された読み出しビット線（２）は、クロッ ークに従い動作するアドレスポインタ（８）により選択
される。さらに、センスアンプ（１９）が読み出しビッ
ト線（２）の信号をセンスし、出力バッファ（９）がラ
ッチするとともに、信号Ｑとして出力（１１）する。
２）が接続され、′Ｒ１になることにより読み出しワー
ドＩＩ（４）に接続されているメモリセル（１２）はす
べて読み出しが行われる。読み出したいメモリセル（１
２）が接続された読み出しビット線（２）は、クロッ ークに従い動作するアドレスポインタ（８）により選択
される。さらに、センスアンプ（１９）が読み出しビッ
ト線（２）の信号をセンスし、出力バッファ（９）がラ
ッチするとともに、信号Ｑとして出力（１１）する。
従来のＳＡＷは以上のように構成されているので、読み
出しビット線の数だけあるプリチャージトランジスタは
すべて常時ＯＮ状態で、すべてのメモリセルに’Ｈ”を
書き込むと大電力を消費する。
出しビット線の数だけあるプリチャージトランジスタは
すべて常時ＯＮ状態で、すべてのメモリセルに’Ｈ”を
書き込むと大電力を消費する。
低消費電力化のためにプリチャージトランジスタの能力
を下げると、出力が１Ｒ”に反転するのに時間がかか秒
、記憶用トランジスタおよび読み出し用トランジスタを
大きくするとメモリサイズが大きくなるつ１九、プリチ
ャージトランジスタが常時ＯＮ状顔なので、出力が１１
１に反転するのに時間がかかる。
を下げると、出力が１Ｒ”に反転するのに時間がかか秒
、記憶用トランジスタおよび読み出し用トランジスタを
大きくするとメモリサイズが大きくなるつ１九、プリチ
ャージトランジスタが常時ＯＮ状顔なので、出力が１１
１に反転するのに時間がかかる。
上記のとおり、読み出しビット線の電位ａＲ１は（Ｖｃ
ｃ−Ｖｔ）Ｉ）となり電源Ｖｃｃとは等しくならず、＃
Ｌ＃は記憶用トランジスタ、読み出し用トランジスタお
よびプリチャージトランジスタのＯＮ抵抗より求められ
、ＧＮＤと等しくはならずよって、論理振幅が小さくな
る。
ｃ−Ｖｔ）Ｉ）となり電源Ｖｃｃとは等しくならず、＃
Ｌ＃は記憶用トランジスタ、読み出し用トランジスタお
よびプリチャージトランジスタのＯＮ抵抗より求められ
、ＧＮＤと等しくはならずよって、論理振幅が小さくな
る。
よって高感度のセンスアンプによりセンス１作を行う必
要があるが、そのためには差動信号が必要となり、差動
信号を発生するのに時間がかかるうさらに、センス動作
を高速で行うとタイミングマージンがきびしくなる。
要があるが、そのためには差動信号が必要となり、差動
信号を発生するのに時間がかかるうさらに、センス動作
を高速で行うとタイミングマージンがきびしくなる。
以上のように、従来のＳＡＭは大電力を消費し、動作速
度が遅く、高感度のセンスアンプを必要とするという問
題点があった。
度が遅く、高感度のセンスアンプを必要とするという問
題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、センスアンプを必要としないため、微妙なタ
イミングを必要とせず、高速かつ低消費電力で読み出し
ビット線の論理振幅が大きいＳＡＭを実現することを目
的とする。
たもので、センスアンプを必要としないため、微妙なタ
イミングを必要とせず、高速かつ低消費電力で読み出し
ビット線の論理振幅が大きいＳＡＭを実現することを目
的とする。
この発明に係るＳＡＭは、アクセスされるメモリセルの
順番が決まっているというＳＡＭの特性に着目し、すべ
てのプリチャージトランジスタをＯＮするのではなく、
アクセスと同時に次にアクセスされる読み出しニット線
のプリチャージトランジスタのみをＯＮにするように構
成したものである。
順番が決まっているというＳＡＭの特性に着目し、すべ
てのプリチャージトランジスタをＯＮするのではなく、
アクセスと同時に次にアクセスされる読み出しニット線
のプリチャージトランジスタのみをＯＮにするように構
成したものである。
〔作用１
この発明におけるＳＡＭは、クロックに同期してアドレ
スポインタによりプリチャージトランジスタおよび読み
出しビット線用のプリチャージトランジスタを同時にア
クセスする。
スポインタによりプリチャージトランジスタおよび読み
出しビット線用のプリチャージトランジスタを同時にア
クセスする。
以下、この発明の一実施例を図について説明する。第１
図において（１１、（４） 、 （６） 、 （８１〜
（１２）は第３図の従来例に示したものと同等であるの
で説明を省略する。（５）はセンスアンプを兼ねたイン
バータ、（７）はＭＯＳのプリチャージトランジスタで
ある。
図において（１１、（４） 、 （６） 、 （８１〜
（１２）は第３図の従来例に示したものと同等であるの
で説明を省略する。（５）はセンスアンプを兼ねたイン
バータ、（７）はＭＯＳのプリチャージトランジスタで
ある。
メモリセル（１２ンの内部は第３図に示したものと同様
のものである。
のものである。
次に動作について説明する。
メモリセル（１２）への書き込みは、書き込みワード線
（３）が１Ｈルベルとなり、書き込み用トランジスタ（
１８）がＯＮし、書き込まれるデータすなわち書き込み
ビット線（１）のレベルにしたがい、メモリセル（１２
）内のキャパシタ（１４）が充電または放電され、デー
タが書き込まれる。書き込みワード線（３）がＯＦＦし
ても、キャパシタ（１４）でデータは数百ミリ秒程度保
持される。
（３）が１Ｈルベルとなり、書き込み用トランジスタ（
１８）がＯＮし、書き込まれるデータすなわち書き込み
ビット線（１）のレベルにしたがい、メモリセル（１２
）内のキャパシタ（１４）が充電または放電され、デー
タが書き込まれる。書き込みワード線（３）がＯＦＦし
ても、キャパシタ（１４）でデータは数百ミリ秒程度保
持される。
次にメモリセル（１２）からの読み出しは、読み出しワ
ードＭ （４）が１Ｒ＃レベルとなることにより、読み
出し用トランジスタ（１７）はＯＮするが、キャパシタ
（１４）のデータがｍＬｌのとき、記憶用トランジスタ
（１６）がＯＬｉ’Ｆのため、プリチャージトランジス
タ（７）Ｋより読み出しビット線（２）がｍＨルベルと
なる。キャパシタ（１４）のデータが１Ｈ１のとき、記
憶用トランジスタ（１６）、読み出し用トランジスタ（
１７）がＯＮＩ、、読み出しビット線（２）のレベルＦ
ｉ“Ｌ＃となる。
ードＭ （４）が１Ｒ＃レベルとなることにより、読み
出し用トランジスタ（１７）はＯＮするが、キャパシタ
（１４）のデータがｍＬｌのとき、記憶用トランジスタ
（１６）がＯＬｉ’Ｆのため、プリチャージトランジス
タ（７）Ｋより読み出しビット線（２）がｍＨルベルと
なる。キャパシタ（１４）のデータが１Ｈ１のとき、記
憶用トランジスタ（１６）、読み出し用トランジスタ（
１７）がＯＮＩ、、読み出しビット線（２）のレベルＦ
ｉ“Ｌ＃となる。
プリチャージトランジスタ（′７）よりも読み出し用ト
ランジスタ（１７）、記憶用トランジスタ（１６）の方
が能力が大きいため、プリチャージトランジスタ（７）
がＯＮＩ、ても読み出しピット＃ｊ！ （２）の１Ｌ″
レベルは保たれる。
ランジスタ（１７）、記憶用トランジスタ（１６）の方
が能力が大きいため、プリチャージトランジスタ（７）
がＯＮＩ、ても読み出しピット＃ｊ！ （２）の１Ｌ″
レベルは保たれる。
デリチャージトランジ７り（７）ハ、アドレスポインタ
（８）によって選択され、選択されているもののみがプ
リチャージする。選択された読み出しワード線（４）に
接続されているすべてのメモリセル（１２）のデータが
読み出され、読み出しピッ）Ｍ（２）のレベルは、書き
込まれているデータが“Ｈ＃である時、はとん）−Ｇ
Ｎ Ｄ （１３）と等レベルとなり、データが１Ｌ’の
とき不定となる。
（８）によって選択され、選択されているもののみがプ
リチャージする。選択された読み出しワード線（４）に
接続されているすべてのメモリセル（１２）のデータが
読み出され、読み出しピッ）Ｍ（２）のレベルは、書き
込まれているデータが“Ｈ＃である時、はとん）−Ｇ
Ｎ Ｄ （１３）と等レベルとなり、データが１Ｌ’の
とき不定となる。
クロックにより状態設定されるアドレスポインタ（８）
によって読み出しビット線（２）と次にアクセスされる
読み出しビット線（２）にＭ＃！されるプリチャージト
ランジスタ（７）が選択される。選択された読み出しビ
ット線（２）のレベルは従来と同様の方法で求められる
が、プリチャージが完了するとプリチャージトランジス
タ（７）はＯＦＦＬ、この時の読み出しビット線（２）
のレベルは書き込まれたデータが１Ｈ″のとき、はとん
どＧ Ｎ Ｄ （１３）のレベルに等しくなり、データ
“Ｌｌのとき（Ｖｃｃ −ＶＴＨ）となりプリチャージ
トランジスタ（７）はＯＦＦするがレベルは１１ｉ“に
保持される。よって論理振幅が大きくなる。
によって読み出しビット線（２）と次にアクセスされる
読み出しビット線（２）にＭ＃！されるプリチャージト
ランジスタ（７）が選択される。選択された読み出しビ
ット線（２）のレベルは従来と同様の方法で求められる
が、プリチャージが完了するとプリチャージトランジス
タ（７）はＯＦＦＬ、この時の読み出しビット線（２）
のレベルは書き込まれたデータが１Ｈ″のとき、はとん
どＧ Ｎ Ｄ （１３）のレベルに等しくなり、データ
“Ｌｌのとき（Ｖｃｃ −ＶＴＨ）となりプリチャージ
トランジスタ（７）はＯＦＦするがレベルは１１ｉ“に
保持される。よって論理振幅が大きくなる。
以上の動作を第２図のタイミングチャートを用いて説明
する。クロックのｔｌからｔ′２の区間、アドレスポイ
ンタ（８）のＡｍ−１が“Ｈｌとなり、の−１番目の読
み出しビット線（２）がアクセスされる。これと同時に
１０番目の読□み出しビット線（２）に接続されるプリ
チャージトランジスタ（７）が選択され、プリチャージ
が行われる。ｔ２からｔ３の区間、アドレスポインタ（
８）のＡｍが＃Ｈ＃となり、前のサイクルｔｌからｔ２
の区間にプリチャージされたｍ番目の読み出しビットｍ
（２）がアクセスさ九また同時に、このｔ２からｔ３の
区間に次にアクセスされる０番目の読み出しビット線（
２）に接続されるプリチャージトランジスタ（７）のプ
リチャージが行われる。
する。クロックのｔｌからｔ′２の区間、アドレスポイ
ンタ（８）のＡｍ−１が“Ｈｌとなり、の−１番目の読
み出しビット線（２）がアクセスされる。これと同時に
１０番目の読□み出しビット線（２）に接続されるプリ
チャージトランジスタ（７）が選択され、プリチャージ
が行われる。ｔ２からｔ３の区間、アドレスポインタ（
８）のＡｍが＃Ｈ＃となり、前のサイクルｔｌからｔ２
の区間にプリチャージされたｍ番目の読み出しビットｍ
（２）がアクセスさ九また同時に、このｔ２からｔ３の
区間に次にアクセスされる０番目の読み出しビット線（
２）に接続されるプリチャージトランジスタ（７）のプ
リチャージが行われる。
なお、上記実施例では、メモリセル（１２）の構成は３
つのトランジスタと１つのキャパシタによる場合につい
て説明したが、書き込みと読み出しのボートが独立に存
在する構造であればよく、特に上記実施例のメモリセル
（１２）の構成に限定しなくてもよい。
つのトランジスタと１つのキャパシタによる場合につい
て説明したが、書き込みと読み出しのボートが独立に存
在する構造であればよく、特に上記実施例のメモリセル
（１２）の構成に限定しなくてもよい。
［発明の効果］
以上のように、この発明によればＯＮするプリチャージ
トランジスタは１つだけなので、この能力を上げても消
費電力への影響は少ない。また出力データが＃Ｒ＃に反
転するのが速くなり、かつ読み出し動作を行っている時
はプリチャージトランジスタはＯＦ’Ｆなので、ａ Ｌ
１を出力する時は読み出しビット線のレベルをセンス
するだけでよく、ａＬｌに反転するのが速くなる５また
、′ＬルベルはほぼＧＮＤのレベルと等しくなり、論理
振幅が大きくなり高感度のセンスアンプはインバータで
代用できるようになり、微妙なタイミングを必要としな
くなる。これらのことから、高速読み呂しか可能なＳＡ
醒が実現できる効果があるつ
トランジスタは１つだけなので、この能力を上げても消
費電力への影響は少ない。また出力データが＃Ｒ＃に反
転するのが速くなり、かつ読み出し動作を行っている時
はプリチャージトランジスタはＯＦ’Ｆなので、ａ Ｌ
１を出力する時は読み出しビット線のレベルをセンス
するだけでよく、ａＬｌに反転するのが速くなる５また
、′ＬルベルはほぼＧＮＤのレベルと等しくなり、論理
振幅が大きくなり高感度のセンスアンプはインバータで
代用できるようになり、微妙なタイミングを必要としな
くなる。これらのことから、高速読み呂しか可能なＳＡ
醒が実現できる効果があるつ
第１図は、この発明の一実施例によるＳＡＷのメモリ部
と読み出し制御の構成を示すブロック図、第２図は第１
図のＳＡＭにおいて、クロックとアドレスポインタが選
択する読み出しビット線とプリチャージ動作の関係を示
すタイミングチャート第３図は従来のＳＡＭの構成を示
すブロック図である。 図において、（１）は書き込みビット線、（２）は読み
出しビット線、（３）は書き込みワード線、（４）は読
み出しワード線、（５）はインバータ、（６）はマクセ
ス用トランジスタ、（７）はプリチャージトランジスタ
、（８）はアドレスポインタ、（９）は出力バッファ、
（ＩＯ＞は電池、（１１）は出力、（１２はメモリセル
を示す。 なお、図中、同一符号は同一、又は相当部分を示す。
と読み出し制御の構成を示すブロック図、第２図は第１
図のＳＡＭにおいて、クロックとアドレスポインタが選
択する読み出しビット線とプリチャージ動作の関係を示
すタイミングチャート第３図は従来のＳＡＭの構成を示
すブロック図である。 図において、（１）は書き込みビット線、（２）は読み
出しビット線、（３）は書き込みワード線、（４）は読
み出しワード線、（５）はインバータ、（６）はマクセ
ス用トランジスタ、（７）はプリチャージトランジスタ
、（８）はアドレスポインタ、（９）は出力バッファ、
（ＩＯ＞は電池、（１１）は出力、（１２はメモリセル
を示す。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 書き込み、読み出しの二種のビット線およびワード線
と書き込み用、読み出し用、記憶用の三種のＭＯＳトラ
ンジスタで構成される複数個のダイナミックメモリセル
を持ち、読み出しビット線にプリチャージ用ＭＯＳトラ
ンジスタ、センスアンプおよび読み出しビット線アクセ
ス用ＭＯＳトランジスタが接続され、読み出しクロック
で動作するアドレスポインタを備え、 このアドレスポインタによりダイナミックメモリセルと
、プリチャージ用ＭＯＳトランジスタを同時にアクセス
することを特徴とするシリアルアクセスメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2191646A JP2531296B2 (ja) | 1990-07-17 | 1990-07-17 | シリアルアクセスメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2191646A JP2531296B2 (ja) | 1990-07-17 | 1990-07-17 | シリアルアクセスメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0476885A true JPH0476885A (ja) | 1992-03-11 |
| JP2531296B2 JP2531296B2 (ja) | 1996-09-04 |
Family
ID=16278122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2191646A Expired - Fee Related JP2531296B2 (ja) | 1990-07-17 | 1990-07-17 | シリアルアクセスメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2531296B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04355297A (ja) * | 1991-05-31 | 1992-12-09 | Sanyo Electric Co Ltd | 半導体メモリ |
-
1990
- 1990-07-17 JP JP2191646A patent/JP2531296B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04355297A (ja) * | 1991-05-31 | 1992-12-09 | Sanyo Electric Co Ltd | 半導体メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2531296B2 (ja) | 1996-09-04 |
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