JPH0476885A - Serial access memory - Google Patents

Abstract

PURPOSE:To enable a high speed read-out by simultaneously performing access of both a precharge transistor and the precharge transistor for a read-out bit line by an address pointer synchronously with a clock. CONSTITUTION:A memory cell 12 is equipped with the three kinds of transistors(Tr) for write-in, read-out, and storage. These write-in and read-out are operated by both write-in bit lines 1 and 3, and read-out bit lines 2 and 4. Both a precharge Tr 7 and a Tr 6 for access are connected with the bit line 2, and the precharge Tr 7 performs the precharge of only one selected by an address pointer 8. The bit line 2 and the Tr 7 which is connected with the bit line 2 performed access next time are selected by the bit pointer 8 whose state is set by the clock. The Tr 7 is turned off when the precharge of the level of the selected bit line 2 is completed. The level of the bit line 2 is equal to almost a GND level when a data is H, and the level of the bit line 2 is held H when the data is L while the Tr 7 is turned off so that a logical amplitude can be large. Thus, the high speed read-out can be attained.

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、高速かつ低消費電力で広い動作マージンを
持ち、高感度のセンスアンプを必要としないシリアルア
クセスメモリ（以下ＳＡＭという）に関するものである
。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a serial access memory (hereinafter referred to as SAM) that has high speed, low power consumption, wide operating margin, and does not require a highly sensitive sense amplifier. be.

〔従来の技術 第３図は従来のＳＡＭのブロック図である。図において
、（１）は書き込みビット線、（２）は読み出しビット
線、（３）は書き込みワード線、（４）は読み出しワー
ド線、（２ａ）はセンスアンプ（１９）を用いるために
必要な差動信号を発生させるためのインバータ、（６）
は読み出しヒツト線（２）のＭＯＳのアクセス用トラン
ジスタ、（８）はアドレスポインタ、（９）は出力バッ
ファ、（１０）は電源、（１１）は出力、（１２）はダ
イナミックのメモリセル、（１３）はＧＮＤ、（１４は
キ’ｒ　ｔ＜　シタ、（１５）はＭＯＳのプリチャージ
トランジスタ、（１６）はＭＯＳの記憶用トランジスタ
、（１７）はＭＯＳの読み出し用トヲンジヌタ、（１８
）はＭＯＳの書き込み用トランジヌタである。メモリセ
ル（１２）は記憶用トランジスタ（１６）、読み出し用
トヲンνスタ（１７）　、書き込み用トランジスタ（１
Ｂ）、キャパシタ（１４）により構成される。[Prior Art] FIG. 3 is a block diagram of a conventional SAM. In the figure, (1) is the write bit line, (2) is the read bit line, (3) is the write word line, (4) is the read word line, and (2a) is the necessary line for using the sense amplifier (19). Inverter for generating differential signals, (6)
is the MOS access transistor of the readout line (2), (8) is the address pointer, (9) is the output buffer, (10) is the power supply, (11) is the output, (12) is the dynamic memory cell, ( 13) is the GND, (14 is the key'r t
) is a MOS write transistor. The memory cell (12) includes a storage transistor (16), a read transistor (17), and a write transistor (1
B), consisting of a capacitor (14).

次に動作について説明する。情報＃Ｘ１の書き込みは、
書き込みワード線（３）の電位が１Ｈ″となり、書き込
み用トランジスタ（１８）がＯＮとなり、書き込みビッ
トＭ　（１＞の電位’Ｘ’によりキャパシタ〔１４が充
電あるいは放電されることにより行われる。Next, the operation will be explained. To write information #X1,
The potential of the write word line (3) becomes 1H'', the write transistor (18) is turned on, and the capacitor [14] is charged or discharged by the potential 'X' of the write bit M (1>).

その後、書き込み用トランジスタ（１８〕が０ＦＩｉ″
シても、通常数百ミリ秒程度情報はキャパシタ（１４）
に保持される。After that, the write transistor (18) is set to 0FIi''
Even if the information is stored for several hundred milliseconds, the information is stored in the capacitor (14).
is maintained.

この書き込まｎた情報は、読み呂しワード線（４）の電
位が’　Ｆｉ”となり、読み出し用トランジスタ（１７
）がＯＮとなり、このため読み出しビット線（２）が情
報と等電位になることにより、情報が読み出される。This written information is read, and the potential of the word line (4) becomes 'Fi', and the read transistor (17)
) is turned on, so that the read bit line (2) has the same potential as the information, and the information is read out.

次にプリチャージトランジスタ（１５の動作について述
べる。記憶情報１Ｘ１がＬ″のとき、読み出し用トラン
ジスタＣ１７）はＯＬ’Ｆで、プリチャージトランジス
タ（１５）の電位によって読み出しビット線（２）の電
位は１Ｒ″となる。記憶情報が１Ｈ′のとき、読み出し
用トランジスタ（１７）、記憶片トランジスタ（１６）
、プリチャージトランジスタ（１５）ハｆべてＯＮする
が、読み出し用トランジスタ（１７）、記憶用トランジ
スタ（１６）は通常、プリチャージ用トランジスタ（１
５）よりも能力が大きいものを使用しているので、読み
出しビット線（２）の電位はＬ”となる。Next, the operation of the precharge transistor (15) will be described. When the storage information 1X1 is L'', the read transistor C17) is OL'F, and the potential of the read bit line (2) is changed by the potential of the precharge transistor (15). 1R''. When the stored information is 1H', the read transistor (17) and the memory piece transistor (16)
, the precharge transistor (15) are all turned on, but the read transistor (17) and the storage transistor (16) are normally turned on when the precharge transistor (15) is turned on.
5), the potential of the read bit line (2) becomes L''.

読み出しビット線（２）の電位をセンスアンプ（１９）
はレベルセンスする。この読み出しビット線（２）の論
理振幅は、電位が ａ　ｌｌｉ　ａのとき：　Ｖｃｃ　−ｖｔｔｉＲ＋ｓ’
−’−＋７ ＃Ｌ１のとき’　（ｖｃｃ”■）×ＲＩｇ＋Ｒ１７”Ｒ
１５ここにＶｃｃ　：電源（ｌＯ）の電圧、■よ゛プリ
チャージトランジスタ（１５）のしきいｆｆ［圧、Ｒ１
５＋　Ｒ１＋、＋　Ｒ１７はそれぞれプリチャージトラ
ンジスタ（１５）、記憶用トランジスタ（１６）、読み
出し用トランジスタ（１７）のＯＮ抵抗値であるため、
電源ＶｃｃあるいはＧＮＤと等しくならず狭いものとな
る。The potential of the read bit line (2) is detected by the sense amplifier (19).
is level sense. The logic amplitude of this read bit line (2) is when the potential is allia: Vcc -vttiR+s'
-'-+7 #When L1'(vcc"■) x RIg+R17"R
15 where Vcc: voltage of power supply (lO), threshold ff of precharge transistor (15) [voltage, R1
5+R1+ and +R17 are the ON resistance values of the precharge transistor (15), storage transistor (16), and readout transistor (17), respectively.
It is not equal to the power supply Vcc or GND and is narrow.

論理振幅が狭いため、センスアンプ（１９）は高速高感
度のものが必要になる。またセンス動作に必要な差動信
号はインバータ（２０）によって発生する。Since the logic amplitude is narrow, the sense amplifier (19) needs to be high-speed and highly sensitive. Further, differential signals necessary for sensing operation are generated by an inverter (20).

各読み出しワード線（４）には複数個のメモリセル（１
２）が接続され、′Ｒ１になることにより読み出しワー
ドＩＩ（４）に接続されているメモリセル（１２）はす
べて読み出しが行われる。読み出したいメモリセル（１
２）が接続された読み出しビット線（２）は、クロッ ークに従い動作するアドレスポインタ（８）により選択
される。さらに、センスアンプ（１９）が読み出しビッ
ト線（２）の信号をセンスし、出力バッファ（９）がラ
ッチするとともに、信号Ｑとして出力（１１）する。Each read word line (4) has a plurality of memory cells (1
2) is connected and becomes 'R1, all memory cells (12) connected to read word II (4) are read. Memory cell you want to read (1
The read bit line (2) to which 2) is connected is selected by an address pointer (8) that operates according to a clock. Furthermore, the sense amplifier (19) senses the signal on the read bit line (2), the output buffer (9) latches it, and outputs it as a signal Q (11).

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

従来のＳＡＷは以上のように構成されているので、読み
出しビット線の数だけあるプリチャージトランジスタは
すべて常時ＯＮ状態で、すべてのメモリセルに’Ｈ”を
書き込むと大電力を消費する。Since the conventional SAW is configured as described above, all the precharge transistors, which are equal in number to the number of read bit lines, are always on, and a large amount of power is consumed when writing 'H' to all memory cells.

低消費電力化のためにプリチャージトランジスタの能力
を下げると、出力が１Ｒ”に反転するのに時間がかか秒
、記憶用トランジスタおよび読み出し用トランジスタを
大きくするとメモリサイズが大きくなるつ１九、プリチ
ャージトランジスタが常時ＯＮ状顔なので、出力が１１
１に反転するのに時間がかかる。If the capacity of the precharge transistor is lowered to reduce power consumption, it will take more time to invert the output to 1R'', and if the storage transistor and readout transistor are increased, the memory size will increase.19. Since the precharge transistor is always ON, the output is 11.
It takes time to turn back to 1.

上記のとおり、読み出しビット線の電位ａＲ１は（Ｖｃ
ｃ−Ｖｔ）Ｉ）となり電源Ｖｃｃとは等しくならず、＃
Ｌ＃は記憶用トランジスタ、読み出し用トランジスタお
よびプリチャージトランジスタのＯＮ抵抗より求められ
、ＧＮＤと等しくはならずよって、論理振幅が小さくな
る。As mentioned above, the potential aR1 of the read bit line is (Vc
c-Vt)I), which is not equal to the power supply Vcc, and #
L# is determined from the ON resistance of the storage transistor, read transistor, and precharge transistor, and is not equal to GND, so the logic amplitude becomes small.

よって高感度のセンスアンプによりセンス１作を行う必
要があるが、そのためには差動信号が必要となり、差動
信号を発生するのに時間がかかるうさらに、センス動作
を高速で行うとタイミングマージンがきびしくなる。Therefore, it is necessary to perform one sense operation using a highly sensitive sense amplifier, but this requires a differential signal, and it takes time to generate the differential signal.In addition, if the sense operation is performed at high speed, the timing margin will be reduced. I become strict.

以上のように、従来のＳＡＭは大電力を消費し、動作速
度が遅く、高感度のセンスアンプを必要とするという問
題点があった。As described above, the conventional SAM has problems in that it consumes a large amount of power, has a slow operating speed, and requires a highly sensitive sense amplifier.

この発明は上記のような問題点を解消するためになされ
たもので、センスアンプを必要としないため、微妙なタ
イミングを必要とせず、高速かつ低消費電力で読み出し
ビット線の論理振幅が大きいＳＡＭを実現することを目
的とする。This invention was made to solve the above-mentioned problems, and since it does not require a sense amplifier, it does not require delicate timing, is high speed, has low power consumption, and has a large logic amplitude of the read bit line. The purpose is to realize the following.

〔課題を解決するための手段〕[Means to solve the problem]

この発明に係るＳＡＭは、アクセスされるメモリセルの
順番が決まっているというＳＡＭの特性に着目し、すべ
てのプリチャージトランジスタをＯＮするのではなく、
アクセスと同時に次にアクセスされる読み出しニット線
のプリチャージトランジスタのみをＯＮにするように構
成したものである。The SAM according to the present invention focuses on the characteristic of SAM that the order of accessed memory cells is fixed, and instead of turning on all precharge transistors,
The structure is such that, at the same time as an access, only the precharge transistor of the next read knit line to be accessed is turned on.

〔作用１ この発明におけるＳＡＭは、クロックに同期してアドレ
スポインタによりプリチャージトランジスタおよび読み
出しビット線用のプリチャージトランジスタを同時にア
クセスする。[Operation 1] The SAM of the present invention simultaneously accesses the precharge transistor and the read bit line precharge transistor using the address pointer in synchronization with the clock.

〔実施例〕〔Example〕

以下、この発明の一実施例を図について説明する。第１
図において（１１、（４）　、　（６）　、　（８１〜
（１２）は第３図の従来例に示したものと同等であるの
で説明を省略する。（５）はセンスアンプを兼ねたイン
バータ、（７）はＭＯＳのプリチャージトランジスタで
ある。An embodiment of the present invention will be described below with reference to the drawings. 1st
In the figure (11, (4), (6), (81~
Since (12) is equivalent to that shown in the conventional example of FIG. 3, the explanation will be omitted. (5) is an inverter that also serves as a sense amplifier, and (7) is a MOS precharge transistor.

メモリセル（１２ンの内部は第３図に示したものと同様
のものである。The interior of the memory cell (12) is similar to that shown in FIG.

次に動作について説明する。Next, the operation will be explained.

メモリセル（１２）への書き込みは、書き込みワード線
（３）が１Ｈルベルとなり、書き込み用トランジスタ（
１８）がＯＮし、書き込まれるデータすなわち書き込み
ビット線（１）のレベルにしたがい、メモリセル（１２
）内のキャパシタ（１４）が充電または放電され、デー
タが書き込まれる。書き込みワード線（３）がＯＦＦし
ても、キャパシタ（１４）でデータは数百ミリ秒程度保
持される。When writing to the memory cell (12), the write word line (3) becomes 1H level, and the write transistor (
18) is turned on, and according to the data to be written, that is, the level of the write bit line (1), the memory cell (12) is turned on.
) is charged or discharged and data is written. Even if the write word line (3) is turned off, the data is retained by the capacitor (14) for about several hundred milliseconds.

次にメモリセル（１２）からの読み出しは、読み出しワ
ードＭ　（４）が１Ｒ＃レベルとなることにより、読み
出し用トランジスタ（１７）はＯＮするが、キャパシタ
（１４）のデータがｍＬｌのとき、記憶用トランジスタ
（１６）がＯＬｉ’Ｆのため、プリチャージトランジス
タ（７）Ｋより読み出しビット線（２）がｍＨルベルと
なる。キャパシタ（１４）のデータが１Ｈ１のとき、記
憶用トランジスタ（１６）、読み出し用トランジスタ（
１７）がＯＮＩ、、読み出しビット線（２）のレベルＦ
ｉ“Ｌ＃となる。Next, when reading from the memory cell (12), the read word M (4) becomes 1R# level, so the read transistor (17) is turned on, but when the data in the capacitor (14) is mLl, the memory cell Since the precharge transistor (16) is OLi'F, the read bit line (2) becomes mH level from the precharge transistor (7)K. When the data in the capacitor (14) is 1H1, the storage transistor (16) and the readout transistor (
17) is ONI, the level F of the read bit line (2)
i"L#.

プリチャージトランジスタ（′７）よりも読み出し用ト
ランジスタ（１７）、記憶用トランジスタ（１６）の方
が能力が大きいため、プリチャージトランジスタ（７）
がＯＮＩ、ても読み出しピット＃ｊ！　（２）の１Ｌ″
レベルは保たれる。Since the read transistor (17) and storage transistor (16) have higher capacity than the precharge transistor ('7), the precharge transistor (7)
is ONI, read pit #j! (2) 1L''
The level will be maintained.

デリチャージトランジ７り（７）ハ、アドレスポインタ
（８）によって選択され、選択されているもののみがプ
リチャージする。選択された読み出しワード線（４）に
接続されているすべてのメモリセル（１２）のデータが
読み出され、読み出しピッ）Ｍ（２）のレベルは、書き
込まれているデータが“Ｈ＃である時、はとん）−Ｇ　
Ｎ　Ｄ　（１３）と等レベルとなり、データが１Ｌ’の
とき不定となる。The discharge charge transition 7 (7) is selected by the address pointer (8), and only the selected one is precharged. The data of all the memory cells (12) connected to the selected read word line (4) are read, and the level of the read pin (M(2)) indicates that the written data is "H#". Time, Haton)-G
The level is equal to N D (13), and becomes undefined when the data is 1L'.

クロックにより状態設定されるアドレスポインタ（８）
によって読み出しビット線（２）と次にアクセスされる
読み出しビット線（２）にＭ＃！されるプリチャージト
ランジスタ（７）が選択される。選択された読み出しビ
ット線（２）のレベルは従来と同様の方法で求められる
が、プリチャージが完了するとプリチャージトランジス
タ（７）はＯＦＦＬ、この時の読み出しビット線（２）
のレベルは書き込まれたデータが１Ｈ″のとき、はとん
どＧ　Ｎ　Ｄ　（１３）のレベルに等しくなり、データ
“Ｌｌのとき（Ｖｃｃ　−ＶＴＨ）となりプリチャージ
トランジスタ（７）はＯＦＦするがレベルは１１ｉ“に
保持される。よって論理振幅が大きくなる。Address pointer (8) whose state is set by the clock
M#! to the read bit line (2) and the read bit line (2) to be accessed next. The precharge transistor (7) to be used is selected. The level of the selected read bit line (2) is determined in the same way as in the conventional method, but when precharging is completed, the precharge transistor (7) is OFF, and the level of the read bit line (2) at this time is OFF.
When the written data is 1H", the level of GND (13) is almost equal to the level of GND (13), and when the data is "Ll", it becomes (Vcc - VTH) and the precharge transistor (7) is turned off. The level is held at 11i''. Therefore, the logic amplitude becomes large.

以上の動作を第２図のタイミングチャートを用いて説明
する。クロックのｔｌからｔ′２の区間、アドレスポイ
ンタ（８）のＡｍ−１が“Ｈｌとなり、の−１番目の読
み出しビット線（２）がアクセスされる。これと同時に
１０番目の読□み出しビット線（２）に接続されるプリ
チャージトランジスタ（７）が選択され、プリチャージ
が行われる。ｔ２からｔ３の区間、アドレスポインタ（
８）のＡｍが＃Ｈ＃となり、前のサイクルｔｌからｔ２
の区間にプリチャージされたｍ番目の読み出しビットｍ
（２）がアクセスさ九また同時に、このｔ２からｔ３の
区間に次にアクセスされる０番目の読み出しビット線（
２）に接続されるプリチャージトランジスタ（７）のプ
リチャージが行われる。The above operation will be explained using the timing chart of FIG. During the period from tl to t'2 of the clock, Am-1 of the address pointer (8) becomes "Hl," and the -1st read bit line (2) is accessed. At the same time, the 10th read bit line (2) is accessed. The precharge transistor (7) connected to the bit line (2) is selected and precharged. During the period from t2 to t3, the address pointer (
8) Am becomes #H#, and from the previous cycle tl to t2
The mth read bit m precharged in the interval
(2) is accessed and at the same time, the 0th read bit line (
The precharge transistor (7) connected to 2) is precharged.

なお、上記実施例では、メモリセル（１２）の構成は３
つのトランジスタと１つのキャパシタによる場合につい
て説明したが、書き込みと読み出しのボートが独立に存
在する構造であればよく、特に上記実施例のメモリセル
（１２）の構成に限定しなくてもよい。In addition, in the above embodiment, the configuration of the memory cell (12) is 3.
Although a case has been described in which two transistors and one capacitor are used, any structure may be used as long as write and read ports exist independently, and the structure is not particularly limited to the structure of the memory cell (12) of the above embodiment.

［発明の効果］ 以上のように、この発明によればＯＮするプリチャージ
トランジスタは１つだけなので、この能力を上げても消
費電力への影響は少ない。また出力データが＃Ｒ＃に反
転するのが速くなり、かつ読み出し動作を行っている時
はプリチャージトランジスタはＯＦ’Ｆなので、ａ　Ｌ
　１を出力する時は読み出しビット線のレベルをセンス
するだけでよく、ａＬｌに反転するのが速くなる５また
、′ＬルベルはほぼＧＮＤのレベルと等しくなり、論理
振幅が大きくなり高感度のセンスアンプはインバータで
代用できるようになり、微妙なタイミングを必要としな
くなる。これらのことから、高速読み呂しか可能なＳＡ
醒が実現できる効果があるつ[Effects of the Invention] As described above, according to the present invention, only one precharge transistor is turned on, so even if this capability is increased, there is little effect on power consumption. In addition, the output data is quickly inverted to #R#, and the precharge transistor is OFF when performing a read operation, so a L
When outputting 1, it is only necessary to sense the level of the read bit line, and the inversion to aLl is faster. 5 Also, 'L level becomes almost equal to the level of GND, and the logic amplitude becomes large, making it possible to sense with high sensitivity. The amplifier can now be replaced with an inverter, eliminating the need for delicate timing. For these reasons, SA is only possible with high-speed reading.
It has the effect of achieving awakening.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は、この発明の一実施例によるＳＡＷのメモリ部
と読み出し制御の構成を示すブロック図、第２図は第１
図のＳＡＭにおいて、クロックとアドレスポインタが選
択する読み出しビット線とプリチャージ動作の関係を示
すタイミングチャート第３図は従来のＳＡＭの構成を示
すブロック図である。 図において、（１）は書き込みビット線、（２）は読み
出しビット線、（３）は書き込みワード線、（４）は読
み出しワード線、（５）はインバータ、（６）はマクセ
ス用トランジスタ、（７）はプリチャージトランジスタ
、（８）はアドレスポインタ、（９）は出力バッファ、
（ＩＯ＞は電池、（１１）は出力、（１２はメモリセル
を示す。 なお、図中、同一符号は同一、又は相当部分を示す。FIG. 1 is a block diagram showing the structure of the memory section and readout control of a SAW according to an embodiment of the present invention, and FIG.
In the SAM shown in the figure, a timing chart showing the relationship between the clock, the read bit line selected by the address pointer, and the precharge operation. FIG. 3 is a block diagram showing the configuration of the conventional SAM. In the figure, (1) is a write bit line, (2) is a read bit line, (3) is a write word line, (4) is a read word line, (5) is an inverter, (6) is a memory transistor, ( 7) is a precharge transistor, (8) is an address pointer, (9) is an output buffer,
(IO> indicates a battery, (11) indicates an output, and (12 indicates a memory cell.) In the drawings, the same reference numerals indicate the same or equivalent parts.

Claims (1)

【特許請求の範囲】 　書き込み、読み出しの二種のビット線およびワード線
と書き込み用、読み出し用、記憶用の三種のＭＯＳトラ
ンジスタで構成される複数個のダイナミックメモリセル
を持ち、読み出しビット線にプリチャージ用ＭＯＳトラ
ンジスタ、センスアンプおよび読み出しビット線アクセ
ス用ＭＯＳトランジスタが接続され、読み出しクロック
で動作するアドレスポインタを備え、 このアドレスポインタによりダイナミックメモリセルと
、プリチャージ用ＭＯＳトランジスタを同時にアクセス
することを特徴とするシリアルアクセスメモリ。[Claims] It has a plurality of dynamic memory cells composed of two types of bit lines and word lines for writing and reading, and three types of MOS transistors for writing, reading, and storage, and has a plurality of dynamic memory cells configured with two types of bit lines and word lines for writing and reading, and three types of MOS transistors for writing, reading, and storing. A charge MOS transistor, a sense amplifier, and a read bit line access MOS transistor are connected, and it has an address pointer that operates with a read clock, and the dynamic memory cell and precharge MOS transistor are simultaneously accessed by this address pointer. Serial access memory.