JPH0799616B2

JPH0799616B2 - 半導体記憶装置

Info

Publication number: JPH0799616B2
Application number: JP59183021A
Authority: JP
Inventors: 一康藤島; 正樹熊野谷; 秀司宮武; 秀人日高; 勝己堂阪; 務 ▲吉▼原
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1984-08-30
Filing date: 1984-08-30
Publication date: 1995-10-25
Anticipated expiration: 2010-10-25
Also published as: US4675850A; JPS6159691A; DE3525575C2; KR860002101A; KR900004630B1; DE3525575A1

Description

【発明の詳細な説明】［産業上の利用分野］この発明は半導体記憶装置に係り、特にメモリセルから
のデータを高速にシリアル出力できる半導体記憶装置に
関するものである。

［従来の技術］従来、ダイナミック型半導体記憶装置のデータ読み出し
／書き込み方法の１つの動作モードとしてページ・モー
ドがあった。

第７図は、ダイナミック型半導体記憶装置に与えられ
る、ページ・モードにおける外部制御信号の読み出しタ
イミングを示す図である。以下、第７図を参照してペー
ジ・モードにおけるデータ読み出し動作について述べ
る。

この半導体記憶装置においては、アドレス入力は行アド
レス信号と列アドレス信号が時分割して入力されるの
で、これらのアドレスをラッチするため、それぞれ/RAS
（Row Address Strobe）、/CAS（Column Address Strob
e）というストローブ信号が与えられる。

まず、外部から与えられる外部行アドレス・ストローブ
信号（以下、Ext./RASと記す）が論理レベル“L"（以
下、単に“L"と記す）の活性状態となり半導体記憶装置
が動作状態になる。

Ext./RASはRASバッファ回路に与えられ、RASバッファ回
路からはExt./RASの“L"への変化をトリガとして論理レ
ベル“H"（以下、単に“H"と記す）へ変化する内部行ア
ドレス・ストローブ信号（以下、Int.RASと記す）が出
力され、このInt.RASがアドレスバッファ回路へ与えら
れる。アドレスバッファ回路はInt.RASの“H"への変化
をトリガとして行アドレスを取り込み、内部行アドレス
を発生する。この内部行アドレスは行デコーダに与えら
れ、行アドレスに対応する１本のワード線が選択され
る。

次に、外部列アドレス・ストローブ信号（以下、Ext./C
ASと記す）が“L"の活性状態となり、このExt./CASはCA
Sバッファ回路に与えられ、CASバッファ回路からはExt.
/CASの“L"への変化をトリガとして“H"へ変化する内部
列アドレス・ストローブ信号（以下、Int.CASと記す）
が出力され、このInt.CASがアドレスバッファ回路へ与
えられる。アドレスバッファ回路はInt.CASの“H"への
変化をトリガとして列アドレスを取り込み、内部列アド
レスを発生する。この内部列アドレスは列デコーダに与
えられ、列アドレスに対応する１本のビット線が選択さ
れる。以上の動作により行アドレスと列アドレスとで指
定される１つのメモリセルが選択され、この選択された
メモリセルのデータが読み出される。

次に、Ext./CASが“H"の不活性状態となり、Int.CASと
ともにCASバッファ回路の出力であるInt.CASの逆論理の
信号（以下、Int./CASと記す）は“L"から“H"となる。
このInt./CASが“H"に変化するのを受けて、列デコーダ
およびデータ出力回路がリセットされる。次に再びExt.
/CASが“L"となり、新しい列アドレスが取り込まれ、こ
の新しい列アドレスに対応するビット線が選択されて新
しく選択されたメモリセルのデータが読み出される。そ
の後、同様にExt./CASを“H"にして再び“L"にすると、
さらに新しい列アドレスにより選択されたメモリセルの
データが読み出される。

このように、ページ・モードはExt./RASを“L"に保持し
たまま列アドレスを更新しながらExt./CASの変化を繰り
返すことで、同一行アドレスに対応したメモリセル（例
えば１本のワード線に接続されたメモリセル）の記憶デ
ータを列アドレスを変化させて順次読み出すことができ
るモードである。このページ・モードにおいては、１度
行アドレスを指定すれば、あとは行アドレスと列アドレ
スを両方指定しなくても列アドレスのみを指定すれば順
次データが出力されるので、毎回行アドレスと列アドレ
スを両方指定するよりも高速にデータの読み出しが可能
となる。書き込みを行うときは、出力バッファ回路を入
力バッファ回路とし、データの流れを逆にすればよい。

一方、近来ニブル・モードとして新しいデータ読み出し
／書き込み方法が提案され、64KビットダイナミックRA
M、256KビットダイナミックRAMなどにおいて実用化され
ようとしている。このニブル・モードは、例えば、1981
年IEEE,International Solid−State Circuits Confere
nceのDigest of Technical Papersのpp.84−85にS.Shef
field Eaton等によって紹介されている。

第８図はニブル・モードにおける外部入力信号のタイミ
ングを示す図である。

第９図はニブル・モード動作が可能な64Kビットダイナ
ミックRAMの構成の一例を示す図である。第９図におい
て、RAMの構成について記憶部、ワード線選択系、ビッ
ト線選択系、データ出力系について順に述べる。

記憶部は、256本のワード線WL0〜WL255と256本のビット
線BL0〜BL255とを含む。ワード線とビット線との交点に
対応して１個のメモリセルMCが設けられ、各メモリセル
MCはワード線とビット線とに接続される。記憶部は32K
ビットずつに２分割され、中央にデータ信号を増幅する
センスアンプSA0〜SA255がそれぞれビット線BL0〜BL255
に接続される。

ワード線選択系は、Ext./RASを受けてInt.RASをアドレ
スバッファ回路A0〜A7へ与えるRASバッファ回路RBと、I
nt.RASにより行アドレスを取り込み、行アドレス信号を
行デコーダRDに与えるアドレスバッファ回路A0〜A7と、
アドレスバッファ回路A0〜A7からの行アドレス信号を受
けてデコードし、この行アドレス信号に対応する１本の
ワード線を選択する行デコーダRDから構成される。

ビット線選択系は、Ext./CASを受けてInt.CASをアドレ
スバッファ回路A0〜A7へ与えるCASバッファ回路CBと、I
nt.CASを受けて列アドレスを取り込み、列デコーダ回路
CDに列アドレス信号を与えるアドレスバッファ回路A0〜
A5と、アドレスバッファ回路A0〜A5からの列アドレス信
号を受けてデコードし、４本のビット線を同時に選択す
る列デコーダCDから構成される。

データ出力系は、ワード線選択系およびビット線選択系
の回路により選択されたメモリセルMCに記憶された４ビ
ットのデータを、対応する４本のビット線BL、列デコー
ダCD、信号線I/O1〜I/O4を介して受け、それぞれがこの
４ビットのデータのうちの１ビットずつを保持するデー
タレジスタDR1〜DR4と、データレジスタDR1〜DR4からの
信号を受けてシリアルに外部装置へ出力する出力バッフ
ァ回路OBとを含む。データレジスタDR1〜DR4と出力バッ
ファ回路OBとの経路には、例えば電界効果型トランジス
タで構成されるスイッチSW1〜SW4がそれぞれ設けられ
る。トランジスタスイッチSW1〜SW4のゲート電極はスイ
ッチSW1〜SW4をそれぞれ導通制御するデータセレクトDS
1〜DS4に信号線Y_1N〜Y_4Nを介してそれぞれ接続される。
データセレクトDS1〜DS4はシフトレジスタSRを形成す
る。このシフトレジスタSRにはアドレスバッファ回路A
6、A7からの信号が与えられ、この信号に対応するデー
タセレクトDSが選択される。すると、この選択されたデ
ータセレクトDSに対応するスイッチSWが導通状態とな
り、このスイッチSWに対応するデータレジスタDRに保持
されているデータが読み出される。また、CASバッファ
回路CBからのInt.CASはデータレジスタDR1〜DR4、シフ
トレジスタSRおよび出力バッファ回路OBへ与えられ、そ
れぞれの回路の動作タイミングを制御している。

次に第８図に基づきニブル・モードの読み出し動作につ
いて説明する。まず、Ext./RASが“L"となり、半導体記
憶装置が動作状態となる。するとこのExt./RASの“L"へ
の変化をトリガとしてRASバッファ回路RBからの出力で
あるInt.RASが“L"から“H"になる。このInt.RASの“L"
から“H"への変化がアドレスバッファ回路A0〜A7のトリ
ガとなり、行アドレス信号がアドレスバッファ回路A0〜
A7により取り込まれ、このアドレスバッファ回路A0〜A7
から出力される内部行アドレス信号が行デコーダRDに与
えられ、この行デコーダRDにより256本のワード線WL0〜
WL255のうちの対応する１本のワード線が選択される。

次に、Ext./CASが“L"となると、このExt./CASの“L"へ
の変化をトリガとしてCASバッファ回路CBからの出力で
あるInt.CASが“L"から“H"になる。このInt.CASの“L"
から“H"への変化がアドレスバッファ回路A0〜A7のトリ
ガとなり、列アドレス信号がアドレスバッファ回路A0〜
A7により取り込まれる。そして、アドレスバッファ回路
A0〜A5から出力される内部列アドレス信号は列デコーダ
CDに与えられ、この列デコーダCDは256本のビット線BL0
〜BL255のうちバッファ回路A0〜A5から出力される列ア
ドレス信号に対応した連続する４本のビット線を同時に
選択する。以上の動作により４つのメモリセルが選択さ
れ、選択されたメモリセルのデータはビット線BL、列デ
コーダCDおよび信号線I/O1〜I/O4を介してデータレジス
タDR1〜DR4に与えられる。データレジスタDR1〜DR4は与
えられたデータをそれぞれ保持する。このとき、シフト
レジスタSRおよび出力バッファ回路OBには“H"のInt.CA
Sが与えられており、動作状態となっている。また、ア
ドレスバッファ回路A6、A7からの内部列アドレス信号が
シフトレジスタSRに与えられ、対応するデータセレクト
DSが選択されて、このデータセレクトDSに対応するスイ
ッチSWが導通し、このスイッチSWに接続されたデータレ
ジスタDRに保持されているデータが出力バッファ回路OB
を介して出力される。

次に、Ext./RASが“L"の状態で、Ext./CASを一度“H"に
して再び“L"にするとシフトレジスタSRが動作し、最初
に選択されて導通状態となっていたスイッチSWが非導通
状態となり、次のスイッチSWが導通状態となる。例え
ば、最初アドレスバッファ回路A6、A7からの内部列アド
レス信号によりスイッチSW1のみがデータセレクトDS1に
より選択されて導通状態となっており、このスイッチSW
1に接続されたデータレジスタDR1に保持されているデー
タが出力されている場合、Ext./CASの“H"から“L"への
再変化に応じてスイッチSW1が非導通状態となり、次の
スイッチSW2が導通状態となり、このスイッチSW2に接続
されたデータレジスタDR2に保持されているデータが出
力される。同様にもう一度Ext./RASを“L"にしたままで
Ext./CASを“H"にして“L"に変化させると、今度はスイ
ッチSW2が非導通状態となり次のスイッチSW3が導通状態
となり、このスイッチSW3に接続されたデータレジスタD
R3に保持されていたデータが出力される。同様にもう一
度Ext./RASを“L"にしたままでExt./CASを“H"にして
“L"に変化させると、スイッチSW3が非導通状態となり
次のスイッチSW4が導通状態となり、このスイッチSW4に
接続されたデータレジスタDR4に保持されていたデータ
が出力される。また、最初にアドレスバッファ回路A6,A
7からの内部列アドレス信号によりスイッチSW4のみがデ
ータセレクトDS4により選択されて導通状態となってお
り、このスイッチSW4に接続されたデータレジスタDR4に
保持されているデータが出力されている場合、Ext./CAS
の“H"から“L"への再変化に応じてスイッチSW4が非導
通状態となり、次のスイッチSW1が導通状態となり、こ
のスイッチSW1に接続されたデータレジスタDR1に保持さ
れているデータが出力される。

このようにニブル・モードにおいては、Ext./RASを“L"
にしたままでExt./CASを変化させると、このExt./CASの
最初の“H"から“L"への変化のときに列アドレス信号を
取り込むだけで、あとは列アドレス信号を与えなくても
Ext./CASの“H"から“L"への変化ごとにシフトレジスタ
SRが動作し、データレジスタDR1〜DR4に保持されたデー
タが順次読み出される。また、データを書き込むときは
出力バッファ回路OBを入力バッファ回路とし、データの
流れを逆にすればよい。

上述のように、ニブル・モードはページ・モードと異な
り、毎回改めて列アドレスを指定してビット線を選択す
る必要がなく、ページ・モードよりさらに高速にデータ
を読み出すことができる。

［発明が解決しようとする問題点］上記した従来のページ・モード動作を備えた半導体記憶
装置は、ページ・モード動作において、同一行アドレス
のデータを連続的に読み出すときに、毎回列アドレスを
更新しなければならないため、この列アドレス更新のた
めにかかる時間がデータの読み出し時間を遅くするとい
う問題点を有している。

また、上記した従来のニブル・モード動作を備えた半導
体記憶装置においては、ニブル・モード動作において、
ページ・モード動作のように毎回列アドレスを更新せず
にデータレジスタDR1〜DR4に保持されたデータを連続的
に読み出せるのでページ・モードよりも高速にデータの
読み出しが行える反面、同一行アドレスに対応したデー
タで、データレジスタDR1〜DR4に保持されたデータ以外
の４ビットのデータを連続的に読み出したいときは、Ex
t./RASを一度“H"レベルにしてもう一度同じ行アドレス
を入力し、Ext./RASを“L"に変化させ所望の列アドレス
を入力し、Ext./CASを“L"に変化させ新しい４ビットの
データをデータ・レジスタDR1〜DR4に保持させてExt./C
ASの変化を繰り返させて順次データ・レジスタDR1〜DR4
に保持されたデータを出力させなければならず、行アド
レスまで入力し直さなければならないためデータ読み出
しの高速化が妨げられているという問題点がある。

この発明は以上の問題点に鑑みてなされたもので、高速
にデータ読み出しをすることが可能な半導体記憶装置を
得ることを目的とする。

［発明の構成および作用］この発明に係る半導体記憶装置は、２値レベルを有する
第１の信号と行アドレス信号とを受け、上記第１の信号
の一方レベルから他方レベルへの第１の変化にともなっ
て上記アドレス信号を取り込み、この取り込んだ行アド
レス信号に基づいて複数のメモリセルを選択する行選択
手段、上記第１の信号の第１の変化から上記第１の信号の他方
レベルから一方レベルへの第２の変化の間に複数回の第
１のレベルから第２のレベルへのレベル変化を行う第２
の信号と列アドレス信号とを受け、上記第２の信号のレ
ベル変化ごとに上記列アドレス信号を順次取り込み、こ
の順次取り込んだ列アドレス信号に基づいて上記行選択
手段にて選択された複数のメモリセルのうちから順次複
数のメモリセルを選択する列選択手段、上記行選択手段および上記列選択手段にて選択された複
数のメモリセルに記憶されたデータを並列に転送するデ
ータ転送手段、このデータ転送手段にて並列に転送される複数のデータ
を格納し、上記行アドレス信号および列アドレス信号と
は異なる第３の信号を受け、この第３の信号に基づいて
格納した複数のデータを順次直列に出力ノードに出力す
るレジスタを備えるもので、さらに、２値レベルを有し、第２の信号の第１のレベルから第２
のレベルへのレベル変化を可能にするか否かを制御する
第４の信号を外部から受け、第２の信号は、第４の信号が該２値レベルのいずれか一
方のレベルにあるときにレベル変化が可能となり、この
とき第２の信号および第３の信号のレベル変化のタイミ
ングを与える第５の信号が、第１の信号の第１の変化か
ら第２の変化の間に２値レベルの間でレベル変化を行う
と、この第５の信号に同期してレベル変化し、かつ第３の信号は第５の信号に同期してレベル変化するよう
にしたものである。

上記構成を有する、この発明に係る半導体記憶装置にお
いては、第１の信号が他方のレベルにされると、行選択
手段が行アドレス信号を取り込み、この行アドレス信号
に基づき複数のメモリセルを選択する。

そして、第１の信号が他方のレベルにされたままで第２
の信号が第１のレベルから第２のレベルへのレベル変化
をすると、列選択手段が列アドレス信号を取り込み、こ
の列アドレス信号に基づき行選択手段により選択された
メモリセルのうちからメモリセルを選択し、データ転送
手段がこの選択したメモリセルに記憶されていたデータ
を並列に出力し、この選択データがレジスタに格納さ
れ、このレジスタに与えられる第３の信号に基づき、順
次レジスタに格納されたデータが直列に出力される。

そして、第１の信号が他方のレベルにされたままで、列
アドレス信号を変化させ、第２の信号が第１のレベルか
ら第２のレベルへのレベル変化をすると、行選択手段に
より選択されたメモリセルはそのまま選択され続けると
ともに、列選択手段は変化した列アドレス信号を取り込
み、この新たな列アドレス信号に基づき行選択手段によ
り選択され続けている同一行アドレスに対応した複数の
メモリセルのうちから新たな複数のメモリセルを選択
し、データ転送手段がこの選択したメモリセルに記憶さ
れていたデータを並列に出力し、この新たな選択データ
がレジスタに格納され、このレジスタに与えられる第３
の信号に基づいて、順次レジスタに格納されたデータが
直列に出力される。

このように、データレジスタに格納されたデータを順次
読み出す際は列アドレス信号を更新しなくても第３の信
号を変化させるだけでよいので、高速読み出しが可能と
なり、さらに、同一行アドレスの新たな列アドレスに応
じた複数のデータを順次読み出したい際は、行アドレス
まで再入力せずに第１の信号を他方レベルにしたまま新
たな列アドレス信号を入力し、第２の信号を第１のレベ
ルから第２のレベルへレベル変化させることで新たな列
アドレスに応じた複数のデータがレジスタに格納される
ため、行アドレスを再入力しないぶん高速読み出しが可
能となる。

また、外部から与えられる第４の信号によって所望のタ
イミングで第２の信号のレベルを変化を可能にしている
ので、この第２の信号を所望のタイミングでレベル変化
させることで所望のタイミングで新しい列アドレス信号
が取り込まれ、レジスタに格納されたデータが更新され
る。

［実施例］以下にこの発明の実施例について、第１図から第６図に
基づき説明する。この第１図は、64Kビットダイナミッ
クRAMからなる半導体記憶装置の構成を示す図である。
第１図において、第９図に示された従来のニブル・モー
ド動作を備えた半導体記憶装置と異なる点は、外部から
のExt./CAS（本願発明の第５の信号に相当）を受ける２
つのCASバッファ回路CB1およびCB2を備えている点、お
よび外部から与えられるモードを指定する信号Ext./NM
（本願発明の第４の信号に相当）と、RASバッファ回路R
Bから出力されるRAS、/RAS（本願発明における第１の信
号に相当）とを受けてニブル・モードとページ・モード
とを切り換えるモード切換信号/NM、/CASCをCASバッフ
ァ回路CB2へ出力するページ／ニブル切換信号発生回路P
Nを備える点である。

CASバッファ回路CB1は第９図に示された従来のページ・
モード動作を備えた半導体記憶装置におけるCASバッフ
ァ回路CBと同一の回路構成を有し、このCASバッファ回
路CB1から出力される信号CAS1、/CAS1（本願発明の第３
の信号に相当）はシフトレジスタSRと出力バッファ回路
OBに与えられ、それぞれの回路の動作タイミングを制御
する。また、このCASバッファ回路CB1から出力される信
号CAS1はページ／ニブル切換信号発生回路PNへも与えら
れる。

第２図は、CASバッファ回路CB1の回路構成を示す図であ
る。ただし、この発明の説明に関係ない回路は省略され
ている。第２図において、１は電源配線７とノードＡと
の間に接続され、ゲート電極がノードＢに接続されたｎ
チャネルMOSトランジスタ、２はノードＡと接地電位が
与えられる接地電位ノード８との間に接続され、ゲート
電極にExt./CASを受けるｎチャネルMOSトランジスタ、
３は一方のソース・ドレイン電極がRASバッファ回路RB
から出力されるRASを受け、他方のソース・ドレイン電
極がノードＢに接続され、ゲート電極が電源配線７に接
続されるｎチャネルMOSトランジスタ、４は電源配線７
とノードＣとの間に接続され、ゲート電極がノードＢに
接続されるｎチャネルMOSトランジスタ、５はノードＣ
と接地電位ノード８との間に接続され、ゲート電極にEx
t./CASを受けるｎチャネルMOSトランジスタで、直列に
接続されるトランジスタ１とトランジスタ２との抵抗比
（物理的サイズ比（チャネル幅／チャネル長））および
同様に直列に接続されるトランジスタ４とトランジスタ
５との抵抗比は回路動作が安定になるように設定されて
いる。６はノードＡとノードＢとの間に接続され、回路
の高速動作および出力レベルの安定化をもたらすための
ブートストラップ容量、９はノードＣからの出力信号を
受けてこの信号を増幅してCAS1を出力する増幅器、10は
増幅器９からのCAS1を受けてこの反転信号/CAS1を出力
するインバータである。

このCASバッファ回路CB1においては、RASが“L"から
“H"に変化すると、ノードＢの電位はトランジスタ３を
介して“H"に充電され、ブートストラップ容量６も充電
され、トランジスタ１および４が導通状態となる。この
とき、Ext./CASが“H"であるとトランジスタ２、５も導
通状態となり、ノードＡ、Ｃの電位はともに“L"とな
る。そして、Ext./CASが“H"から“L"へ変化すると、ト
ランジスタ２、５はともに非導通状態となり、ノード
Ａ、Ｃの電位は“H"となる。さらにノードＡの電位が
“H"になったことでブートストラップ容量６の容量結合
によりノードＢの電位がさらに上昇し、トランジスタ１
および４はより強い導通状態となる。従って、RASが
“H"のときはExt./CASはノードＣから常に反転されて増
幅器９へ出力される。RASが“L"のときExt./CASは常に
“H"でありノードＣからの出力信号は“L"となる。従っ
てCAS1はExt./CASに同期し、かつ位相が反転した信号と
なり、CAS1はExt./CASと同期しかつ同相の信号となる。

第3A図は、従来は備えていなかったCASバッファ回路CB2
の回路構成の一例を示す図である。また、第3B図は第3A
図の回路をロジックで示した図である。

第3A図において、11はドレイン電極が電源配線17に接続
されたｎチャネルMOSトランジスタ、12はソース電極が
接地電位ノード18に接続され、ゲート電極にExt./CASを
受けるｎチャネルMOSトランジスタ、13は一方のソース
・ドレイン電極にRASバッファ回路RBからのRASを受け、
他方のソース・ドレイン電極がｎチャネルMOSトランジ
スタ11のゲート電極に接続され、ゲート電極が電源配線
17に接続されたｎチャネルMOSトランジスタ、14は電源
配線17とノードＤとの間に接続され、ゲート電極がｎチ
ャネルMOSトランジスタ11のゲート電極に接続されたｎ
チャネルMOSトランジスタ、15はソース電極が接地電位
ノード18に接続され、ゲート電極にExt./CASを受けるｎ
チャネルMOSトランジスタ、16はｎチャネルMOSトランジ
スタ11のソース電極とゲート電極の間に接続されるブー
トストラップ容量で、ｎチャネルMOSトランジスタ11、1
3、14およびブートストラップ容量16は第２図に示され
たCASバッファ回路CB1におけるｎチャネルMOSトランジ
スタ１、３、４およびブートストラップ容量６と同じ回
路構成をとっている。

21はｎチャネルMOSトランジスタ11のソース電極とｎチ
ャネルMOSトランジスタ12のドレイン電極との間に接続
され、ゲート電極にページ／ニブル切換信号発生回路PN
から出力され、ページ・モードとニブル・モードとの切
り換えを指定するモード切換信号/NMを受けるｎチャネ
ルMOSトランジスタ、23はｎチャネルMOSトランジスタ11
のソース電極とｎチャネルMOSトランジスタ12のドレイ
ン電極との間にｎチャネルMOSトランジスタ21と並列に
接続され、ゲート電極にページ／ニブル切換信号発生回
路PNから出力され、通常動作モードと高速動作モード
（ページ・モードまたはニブル・モード）との切り換え
を指定する/CASCを受けるｎチャネルMOSトランジスタ、
22はノードＤとｎチャネルMOSトランジスタ15のドレイ
ン電極との間に接続され、ゲート電極にモード切換信号
/NMを受けるｎチャネルMOSトランジスタ、24はノードＤ
とｎチャネルMOSトランジスタ15のドレイン電極との間
にｎチャネルMOSトランジスタ22と並列に接続され、ゲ
ート電極に/CASCを受けるｎチャネルMOSトランジスタで
ある。

19はノードＤからの出力信号を受けてこの信号を増幅し
てCAS2を出力する増幅器、20は増幅器19からのCAS2を受
けてこの反転信号/CAS2を出力するインバータで、このC
AS2および/CAS2はアドレスバッファ回路A0〜A7、列デコ
ーダCD、データレジスタDR1〜DR4に与えられ、これらの
動作タイミングを制御している。

このCASバッファCB2においては、第3B図のロジックの等
価回路に示されるように、モード切換信号/NMおよび/CA
SCのうち少なくとも１つが“H"で、かつExt./CASが“H"
であると、CAS2は“L"、/CAS2は“H"となり、モード切
換信号/NMおよび/CASCがともに“L"またはExt./CASが
“L"であると、CAS2は“H"、/CAS2は“L"となる。つま
り、RASが“H"となると、トランジスタ11および14が導
通状態となり、ノードＤは電源配線17と導通し、このと
きモード切換信号/NMおよび/CASCのどちらか一方が“H"
かつExt./CASが“H"であると、ノードＤと接地電位ノー
ド18とは導通となるため、ノードＤからの出力信号が
“L"となり、CAS2は“L"、/CAS2は“H"となり、モード
切換信号/NMおよび/CASCがともに“L"またはExt./CASが
“L"であると、ノードＤと接地電位ノード18とは非導通
となるため、ノードＤからの出力信号が“H"となり、CA
S2は“H"、/CAS2は“L"となる。

第４図はページ／ニブル切換信号発生回路PNにおける、
信号/CASCを発生する回路の構成を示す回路図である。
第４図において、25はドレイン電極が電源電位Vccが与
えられる電源配線に接続され、ゲート電極がCASバッフ
ァCB1からのCAS1を受けるｎチャネルMOSトランジスタ、
26はｎチャネルMOSトランジスタ25のソース電極と接地
電位ノードとの間に接続され、ゲート電極が/CASCが出
力される出力ノードに接続されたｎチャネルMOSトラン
ジスタ、27はドレイン電極が電源配線に接続されたｎチ
ャネルMOSトランジスタ、28はｎチャネルMOSトランジス
タ27のソース電極と接地電位ノードとの間に接続され、
ゲート電極がｎチャネルMOSトランジスタ25のソース電
極に接続されるｎチャネルMOSトランジスタ、29は電源
配線とｎチャネルMOSトランジスタ27のゲート電極との
間に接続され、ゲート電極にRASバッファからの/RASを
受けるｎチャネルMOSトランジスタ、30はｎチャネルMOS
トランジスタ27のゲート電極と接地電位ノードとの間に
接続され、ゲート電極にCAS1を受けるｎチャネルMOSト
ランジスタ、31は電源配線と/CASCが出力される出力ノ
ードとの間に接続され、ゲート電極がｎチャネルMOSト
ランジスタ27のゲート電極に接続されるｎチャネルMOS
トランジスタ、32は/CASCが出力される出力ノードと接
地電位ノードとの間に接続され、ゲート電極にCAS1を受
けるｎチャネルMOSトランジスタ、33はｎチャネルMOSト
ランジスタ27のソース電極とゲート電極との間に接続さ
れるブートストラップ容量33で、回路の高速動作性と出
力レベルの安定性を確保するために設けられている。

この回路においては、CASバッファCB1からのCAS1が“H"
であると、ｎチャネルトランジスタ32は導通状態となっ
て出力である/CASCは“L"となり、RASバッファRBからの
/RASが“H"でかつCAS1が“L"であるとｎチャネルMOSト
ランジスタ31が導通状態、ｎチャネルMOSトランジスタ3
2が非導通状態となって出力の/CASCは“H"となる。

第５図はページ／ニブル切換信号発生回路PNにおける、
モード切換信号/NMを発生する回路の構成を示す回路図
である。第５図において、34は一方のソース・ドレイン
電極にRASバッファRBからのRASを受け、ゲート電極が電
源電位Vccが与えられる電源配線に接続されたｎチャネ
ルMOSトランジスタ、35は電源配線と信号NMを出力する
出力ノードとの間に接続され、ゲート電極がｎチャネル
MOSトランジスタ34の他方のソース・ドレイン電極に接
続されたｎチャネルMOSトランジスタ、36は信号NMを出
力する出力ノードと接地電位ノードとの間に接続され、
ゲート電極にExt./NMを受けるｎチャネルMOSトランジス
タ、37はｎチャネルMOSトランジスタ35のゲート電極と
信号NMを出力する出力ノードとの間に接続されるブート
ストラップ容量、38は信号NMを受け、このNMを反転した
モード切換信号/NMを出力するインバータである。

この回路においては、外部から与えられるExt./NMが
“H"のときはｎチャネルMOSトランジスタ36が導通状態
となりNMが“L"となるため、出力のモード切換信号/NM
は“H"となる。また、RASが“H"でかつExt./NMが“L"で
あると、ｎチャネルMOSトランジスタ35は導通状態、ｎ
チャネルMOSトランジスタ36は非導通状態となりNMは
“H"となるため出力のモード切換信号/NMは“L"とな
る。このように、入力信号のExt./NMとモード切換信号/
NMとは同期しかつ同位相となり、また、Ext./NMを“L"
にするとニブル・モード、“H"にするとページ・モード
が指定される。

第６図は外部信号Ext./RAS、Ext./CAS、Ext./NM、RASバ
ッファ回路RBからのRASおよび/RAS、CASバッファ回路CB
1からのCAS1およびCAS1、ページ／ニブルモード切換信
号発生回路PNからのモード切換信号/NMおよび/CASC、CA
Sバッファ回路CB2からのCAS2および/CAS2のタイミング
を示す図である。第６図において、矢印はトリガとなる
信号の流れを示しており、Doutは出力データを示す。以
下、この実施例の回路の読み出し動作を第６図に基づき
説明する。

まず、外部から与えられるExt./RAS、Ext./CAS（本願発
明の第５の信号に相当）およびExt./NM（本願発明の第
４の信号に相当）が“H"のときは半導体記憶装置は非動
作状態で、RASバッファ回路RBから出力されるRASおよび
/RAS（本願発明の第１の信号に相当）は“L"および
“H"、CASバッファ回路CB1から出力されるCAS1および/C
AS1（本願発明の第３の信号に相当）は“L"および“H"
となっている。また、ページ／ニブル切換信号発生回路
PNはこの“H"の/RASおよび“L"のCAS1を受けて、“H"の
/CASCを出力し、さらに、“L"のRASおよび“H"のExt./N
Mを受けて“H"のモード切換信号/NMを出力する。そし
て、CASバッファ回路CB2は“L"のRAS、“H"の/NM、“H"
の/CASCおよび“H"のExt./CASを受けて“L"および“H"
のCAS2および/CAS2（本願発明の第２の信号に相当）を
出力している。

そして、Ext./RASが“H"から“L"になると、半導体記憶
装置が動作状態となり、RASバッファ回路RBから出力さ
れるRASおよび/RASはそれぞれ“L"から“H"および“H"
から“L"に変化する。すると、第９図に示された従来の
回路と同様に、アドレスバッファA0〜A7（本願発明の行
選択手段に含まれる）はこの変化に応じて外部から行ア
ドレスを取り込み、内部行アドレス信号を行デコーダRD
（本願発明の行選択手段に含まれる）に出力し、行デコ
ーダRDはこの内部行アドレス信号に基づき256本のワー
ド線WL0〜WL255のうちの１本のワード線を選択する。

次に、Ext./RASが“H"から“L"になると、CASバッファ
回路CB1から出力されるCAS1および/CAS1はそれぞれ“H"
および“L"に変化し、シフトレジスタSRおよび出力バッ
ファ回路OBはこの変化に応じて動作状態となる。そし
て、ページ／ニブル切換信号発生回路PNは“L"の/RASお
よび“H"のCAS1を受けて“L"の/CASCを出力し、“H"のR
ASおよび“L"のExt./CASを受けるCASバッファ回路CB2か
ら出力されるCAS2および/CAS2はそれぞれ“H"および
“L"に変化する。すると、第９図に示された従来の回路
と同様に、アドレスバッファ回路A0〜A7（本願発明の列
選択手段にも含まれる）はこの変化に応じて外部から列
アドレスを取り込み、内部列アドレス信号を列デコーダ
CD（本願発明の列選択手段およびデータ転送手段に含ま
れる）に出力し、列デコーダCDはアドレスバッファ回路
A0〜A5からの内部列アドレス信号に基づき４本のビット
線を同時に選択する。このように、選択された１本のワ
ード線と４本のビット線との交点に対応する４つのメモ
リセルが選択され、選択されたメモリセルのデータはビ
ット線BL、列デコーダCDおよび信号線I/O1〜I/O4（本願
発明のデータ転送手段に含まれる）を介してデータレジ
スタDR1〜DR4（本願発明のレジスタに含まれる）に与え
られ、データレジスタDR1〜DR4は与えられたデータをそ
れぞれ保持する。さらに、アドレスバッファ回路A6、A7
からの内部列アドレス信号がシフトレジスタSRに与えら
れ、対応するデータセレクトDSが選択されて、このデー
タセレクトDSに対応するスイッチSW（本願発明のレジス
タに含まれる）が導通し、このスイッチSWに接続された
データレジスタDRに保持されているデータが出力バッフ
ァ回路OBを介してDoutとして出力される。

このように、第１図に示された実施例の回路および第９
図に示された従来の回路におけるアドレスバッファA0〜
A7、行デコーダRD、列デコーダCD、データレジスタDR、
スイッチSW、シフトレジスタSRおよび出力バッファOB
は、図から明らかな如く、制御信号が異なるだけで同じ
符号で示される同じ回路であるため、この実施例におい
ても従来と同様の動作をして第６図に示されたDoutは第
８図に示されたDoutと同様に出力される。

次に、外部から与えられるExt./NMが“H"から“L"に変
化すると、ページ／ニブル切換信号発生回路PNはモード
切換信号/NMをニブル・モードを示す“L"に変化させ
る。すると、このモード切換信号/NMおよび既に“L"と
なっている/CASCを受けるCASバッファCB2から出力され
るCAS2および/CAS2がExt./CASによらず“H"および“L"
に固定される。

この状態で、Ext./CASが“H"に立ち上げられ、再び“L"
に立ち下げられる変化を３回繰り返すと、これに同期し
て変化を繰り返すCAS1および/CAS1をCASバッファ回路CB
1が出力し、第９図に示された従来例と同様に、シフト
レジスタSRによりスイッチSW1〜SW4が順次導通状態にさ
れ、データレジスタDR1〜DR4に格納されたデータが順次
出力バッファOBを介してDoutとして出力される。このと
き、CASバッファCB2から出力されるCAS2および/CAS2はE
xt./CASによらず“H"および“L"に固定されているた
め、このCAS2、/CAS2を受けるアドレスバッファ回路A0
〜A7は新しい列アドレスを取り込まず、また、同様にCA
S2、/CAS2を受けるデータレジスタDR1〜DR4は同じデー
タを保持したままである。

次に、外部から与えられるExt./CASが“H"にされ、Ext.
/NMが“H"にされると、Ext./CASを受けるCASバッファ回
路CB1から出力されるCAS1および/CAS1がそれぞれ“L"お
よび“H"となり、ページ／ニブル切換信号発生回路PNは
“L"となったCAS1を受けるが、/RASが“L"のままなので
/CASCを“L"のままとし、“H"となったExt./NMを受け、
モード切換信号/NMを“H"とする。さらに、CASバッファ
回路CB2は“L"の/CASC、“H"のモード切換信号/NMおよ
びExt./CASを受けてCAS2および/CAS2をそれぞれ“L"お
よび“H"とする。すると、これを受けてデータレジスタ
DR1〜DR4、列デコーダCDおよびアドレスバッファ回路A0
〜A7がリセットされる。しかし、RASおよび/RASは変化
していないので、同一行が選択されたままとなってい
る。

そして、Ext./NMが“H"のままで新しい列アドレス信号
が与えられ、Ext./CASが“L"にされると、これを受ける
CASバッファ回路CB1から出力されるCAS1および/CAS1が
それぞれ“H"および“L"に変化する。そして、CASバッ
ファ回路CB2は“H"のモード切換信号/NMおよび“L"に変
化したExt./CASを受けてCAS2および/CAS2をそれぞれ
“H"および“L"に変化させる。すると、アドレスバッフ
ァ回路A0〜A7はこの変化に応じて新しく与えられた列ア
ドレスを取り込み、新たな内部列アドレス信号を列デコ
ーダCDに出力し、列デコーダCDはアドレスバッファ回路
A0〜A5からの内部列アドレス信号に基づき４本のビット
線を同時に選択する。このように、前の列アドレスが入
力されるときと同様にして選択された１本のワード線と
４本のビット線との交点に対応する４つのメモリセルが
選択され、選択されたメモリセルのデータはビット線B
L、列デコーダCDおよび信号線I/O1〜I/O4を介してデー
タレジスタDR1〜DR4に与えられ、データレジスタDR1〜D
R4は与えられたデータをそれぞれ保持する。さらに、ア
ドレスバッファ回路A6、A7からの内部列アドレス信号が
シフトレジスタSRに与えられ、対応するデータセレクト
DSが選択されて、このデータセレクトDSに対応するスイ
ッチSWが導通し、このスイッチSWに接続されたデータレ
ジスタDRに保持されているデータが出力バッファ回路OB
を介してDoutとして出力される。つまり、同一の行アド
レスで列アドレスだけ変化させてデータを出力するペー
ジ・モード動作を行ったわけである。

さらにExt./NMを“H"から“L"に変化させて、繰り返し
てExt./CASを“H"から“L"に変化させると再び前と同様
にニブル・モード動作が行われ、新しくデータレジスタ
DR1〜DR4に格納されたデータが順次Doutとして出力され
る。

以上のようにこの実施例においては、１組の行および列
アドレスを入力するとデータレジスタDR1〜DR4に４つの
データが格納され、あとは列アドレスを入力しなくても
順次データレジスタDR1〜DR4に格納されたデータを出力
できるので、高速読み出しが可能となる。また、行アド
レスを再入力しなくても列アドレスを再入力するだけ
で、同一行アドレスの異なる列アドレスの４つのデータ
がデータレジスタDR1〜DR4に格納され、これを順次出力
できるので、さらに高速読み出しが可能となる。

また、外部から与えられるExt./NMによって所望のタイ
ミングでCAS2、/CAS2のレベル変化を可能にしているの
で、このCAS2、/CAS2を所望のタイミングでレベル変化
させることで所望のタイミングでデータレジスタDR1〜D
R4に格納されたデータが更新される。

［発明の効果］以上のように、この発明においては、高速読み出し可能
で、かつ所望のタイミングでレジスタに格納されたデー
タを更新できる半導体記憶装置を得ることができる。

【図面の簡単な説明】

第１図はこの発明の半導体記憶装置の一実施例を示すブ
ロック図、第２図は第１図に示されたCASバッファ回路C
B1の回路図、第3A図は第１図に示されたCASバッファ回
路CB2の回路図、第3B図は第3A図に示されたCASバッファ
回路CB2の回路のロジックを示す回路図、第４図は第１
図に示されたページ／ニブル切換信号発生回路PNにおけ
る/CASCを出力する回路の回路図、第５図は第１図に示
されたページ／ニブル切換信号発生回路PNにおけるモー
ド切換信号/NMを出力する回路の回路図、第６図は第１
図に示された実施例の動作を示すタイミング図、第７図
は従来のページ・モード動作を示すタイミング図、第８
図は従来のニブル・モード動作を示すタイミング図、第
９図は従来のニブル・モード動作を備えた半導体記憶装
置を示すブロック図である。図において、A0〜A7はアドレスバッファ回路、RBはRAS
バッファ、RDは行デコーダ、CB1およびCB2はCASバッフ
ァ回路、PNはページ／ニブル切換信号発生回路、CDは列
デコーダ、DR1〜DR4はデータレジスタ、SW1〜SW4はスイ
ッチ、SRはシフトレジスタ、OBは出力バッファである。なお、図中、同符号は同一または相当部を示す。

───────────────────────────────────────────────────── フロントページの続き (72)発明者日高秀人兵庫県伊丹市瑞原４丁目１番地三菱電機株式会社エル・エス・アイ研究所内 (72)発明者堂阪勝己兵庫県伊丹市瑞原４丁目１番地三菱電機株式会社エル・エス・アイ研究所内 (72)発明者 ▲吉▼原務兵庫県伊丹市瑞原４丁目１番地三菱電機株式会社エル・エス・アイ研究所内 (56)参考文献特開昭59−22291（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】２値レベルを有する第１の信号と行アドレ
ス信号とを受け、上記第１の信号の一方レベルから他方
レベルへの第１の変化にともなって上記行アドレス信号
を取り込み、この取り込んだ行アドレス信号に基づいて
複数のメモリセルを選択する行選択手段、上記第１の信号の第１の変化から上記第１の信号の他方
レベルから一方レベルへの第２の変化の間に複数回の第
１のレベルから第２のレベルのレベル変化を行なうこと
のできる第２の信号と列アドレス信号とを受け、上記第
２の信号のレベル変化ごとに上記列アドレス信号を順次
取り込み、この順次取り込んだ列アドレス信号に基づい
て上記行選択手段により選択された複数のメモリセルの
うちから順次複数のメモリセルを選択する列選択手段、上記行選択手段および上記列選択手段により選択された
複数のメモリセルに記憶されたデータを並列に転送する
データ転送手段、および上記データ転送手段により並列に転送される複数のデー
タを格納し、上記行アドレス信号および列アドレス信号
とは異なる第３の信号を受け、この第３の信号に基づい
て格納した複数のデータを順次直列に出力ノードに出力
するレジスタを備え、２値レベルを有し、上記第２の信号の第１のレベルから
第２のレベルへのレベル変化を可能にするか否かを制御
する第４の信号を外部から受け、上記第２の信号は、上記第４の信号が該２値レベルのい
ずれか一方のレベルにあるときに上記レベル変化が可能
となり、このとき上記第２の信号および上記第３の信号
のレベル変化のタイミングを与える第５の信号が、上記
第１の信号の第１の変化から第２の変化の間に２値レベ
ルの間でレベル変化を行うと、この第５の信号に同期し
てレベル変化し、かつ上記第３の信号は、上記第５の信号に同期してレベル変
化する、半導体記憶装置。
【請求項２】上記第４の信号は、動作モードを切り換え
るためのモード切換信号であり、かつ上記第５の信号は
列アドレス・ストローブ信号である、特許請求の範囲第
１項記載の半導体記憶装置。
【請求項３】上記第１の信号は行アドレス・ストローブ
信号である、特許請求の範囲第１項または第２項記載の
半導体記憶装置。