JP3866913B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体装置に関し、特に、強誘電体をキャパシタセルとして用いる強誘電体メモリ(FeRAM)を具備する半導体装置に関する。より具体的には、本発明はいわゆる1トランジスタ1キャパシタ(1T1C)タイプの強誘電体メモリのセンスアンプに供給する基準電圧を発生する技術に関する。
【0002】
【従来の技術】
図1は、従来の強誘電体メモリの一構成例を示す回路図である。n本のビット線BL1〜BLn(nは任意の整数)には、1T1Cタイプのメモリセル10、及びトランスファ・トランジスタ18を介してセンスアンプ(S/A)16が接続されている。各メモリセル10は、トランジスタ11とセル・キャパシタ12とからなる。リファレンス・ビット線BLrefには、トランジスタ14とキャパシタ15とからなるリファレンスセル13が接続されている。また、リファレンス・ビット線BLrefには、トランスファ・トランジスタ19を介して基準電圧生成回路17が接続されている。各ビット線BL1〜BLnには、1つのセンスアンプ16が設けられている(シングル・センスアンプ方式)。
【0003】
1T1Cタイプのメモリセルを用いた場合、データ“1”を読出した時のビット線電圧とデータ“0”読出した時のビット線電圧、又はビット線電圧を増幅した電位との間に基準電圧Vrefを設定する。このように設定された基準電圧Vrefを読出したビット線電圧又はそれを増幅した電位と比較することで、データ“1”、データ“0”を検出する。基準電圧Vrefは、リファレンスセル13と基準電圧生成回路17とで生成される。基準電圧Vrefは、データ“1”が読出された時のビット線電圧と、データ“0”が読出された時のビット線電圧との間の電圧であり、例えばデータ“1”が読出された時のビット線電圧とデータ“1”が読出された時のビット線電圧の平均電圧である。なお、図中、CPはキャパシタ12と15のキャパシタ・プレートに接続されるセルプレート線である。
【0004】
図2は、図1の回路構成のデータ読出し動作を示す波形図である。(A)はデータ“1”(ハイレベル・データ:Hデータ)を読出す時の動作を示し、(B)はデータ“0”(ローレベル・データ:Lデータ)を読出す時の動作を示す。図2から分るように、読出しデータの電位と基準電圧Vrefとを比較してHデータかLデータかを判別する。
【0005】
【発明が解決しようとする課題】
ここで、レファレンスセル13のキャパシタ15は、酸化膜キャパシタ又は強誘電体で構成される。メモリセル10のセル・キャパシタ12は、現在のところ、分極量が分極反転回数により減少していく。従って、基準電圧Vref生成用として酸化膜キャパシタを用いると、セル・キャパシタ12の分極量の減少をトレースすることができない。他方、基準電圧Vref生成用としてセル・キャパシタを用いると、同一ビット線のメモリセルへのアクセス時には、1つ又は1組のリファレンスセルが使われる(図1の構成は1つのリファレンスセル13)ため、メモリセル10よりもレファレンスセル15のアクセス回数が多くなってリファレンスセル15の分極量が先に減少してしまう。この結果、メモリセル10の実際の分極量と同じだけ分極量が減少した基準電圧Vrefを発生することが困難である。この結果、実用となる書き換え回数が、2T2C(2トランジスタ、2キャパシタ)タイプのメモリセルよりも少ないという問題点がある。
【0006】
また、2T2Cタイプのメモリセルを用いた回路構成では、1つのデータに対して、常に相補の情報が2つのメモリセルに書込まれ、読出される。よって、2つのメモリセルのキャパシタは、同一回数のアクセスが保証される。従って、分極量の減少に対して2つのメモリセルは同一特性を示す。また、相補電圧をそのまま比較するので基準電圧Vrefを必要とせず、また基準電圧Vrefを使用する場合の比較マージンに比べ2倍の比較マージン(HデータとLデータとの電位差)が取れる。この結果、十分に実用になる書き換え回数が保証できる。しかしながら、2T2Cタイプのメモリセルを用いた構成は、1T1Cタイプの場合に比べ2倍のチップ面積が必要となり、高集積化には問題がある。
【0007】
従って、本発明は上記従来技術の問題点を解決し、チップ面積を増大させることなく、より多くの書き換え回数を保証できるようにすることを目的とする。
【0008】
【課題を解決するための手段】
上記課題を解決するための本発明は、同時に駆動されるn+1本のビット線と、前記ビット線と交差する複数のワード線と、前記ビット線と前記ワード線の交差点に配置され、前記ビット線に接続し前記ワード線によりアクセスされる1トランジスタ1キャパシタ構成のメモリセルと、n+1本の前記ビット線にそれぞれ接続されたセンスアンプと、n+1本の前記ビット線を並列アクセスした時の前記ビット線電圧のうち、最大電圧と最小電圧の平均電圧を生成し、これを基準電圧として各前記センスアンプに出力する基準電圧発生回路とを具備し、前記ワード線によりアクセスされるn+1個の前記メモリセルが、データ“1”とデータ“0”とを混在して格納するように、データを書込むことを特徴とする半導体装置である。
【0009】
基準電圧は、n+1本のビット線電圧から生成される。n+1本のビット線は並列にアクセスされる(同時に駆動される)ので、メモリセルが強誘電体メモリなどのように、書込み回数に応じて特性が変化(強誘電体メモリでは分極量の減少)の度合いがすべてのメモリセルで等しくなる。このようなメモリセルから読出されたデータに応じたn+1本のビット線電圧から基準電圧を生成するので、基準電圧はメモリセルの劣化を反映したものとなり、実用上十分な書き換え回数を補償することができる。
【0010】
また、基準電圧発生回路の回路規模は大きくなく、チップ面積を増大させることはない。
【0011】
【発明の実施の形態】
図3は、本発明の第1の実施の形態による半導体装置の主要部を示すブロック図である。第1の実施の形態は、基準電圧発生回路24を設けたことを特徴とする。図1に示すリファレンスセル13を具備しない。また、n本のビット線BL1〜BLnに加え、n+1番目のビット線BLn+1を設けた点も従来技術とは異なる。ビット線BLn+1の役割については、後述する。
【0012】
メモリセル20はマトリクス状に配列され、それぞれ対応するビット線BL1〜BLn+1、ワード線WL1、WL2、…、及びキャパシタ・プレート線CP1、CP2、…に接続されている。各メモリセル20は、図4に示すように、セル・トランジスタ21と強誘電体で形成されるセル・キャパシタ22とからなる1T1Cタイプのメモリセルである。センスアンプ(S/A)23は、図4に示すトランスファ・トランジスタ26を介してビット線BL1〜BLn+1に接続されている。トランスファ・トランジスタ26には、クロック信号ck1が供給されている。アドレスバッファ25は、アドレス信号で指示される1つのワード線を選択・駆動する。データの読出し又は書き込み時には、アドレス信号に従い、図示を省略するキャパシタ・プレート線駆動回路が対応するキャパシタ・プレート線を選択・駆動する。同一のワード線に接続されるn個のメモリセルは同時に選択される(並列アクセス方式)ので、常に同一のアクセス回数となり、分極量の減少は同一となる。
【0013】
基準電圧発生回路24は、n+1本のビット線BL1〜BLn+1に接続され、これらのうちの最大電圧と最小電圧を検出し、検出した最大電圧と最小電圧との間の中間電圧、好ましくはこれらの和の1/2の電圧(平均電圧)を求め、この平均電圧を基準電圧Vrefとして各センスアンプ23に出力するものである。前述したように、同一のワード線に接続されるn+1個のメモリセルは同一のアクセス回数となるので、分極量の減少は同一となる。従って、ビット線BL1〜BLn+1のうちの最大電圧と最小電圧から生成された基準電圧Vrefは、メモリセル20の分極量を反映したものとなる。従って、2T2Cタイプど同様の書き換え回数を保証できる。
【0014】
図5は、基準電圧発生回路24の一構成例を示す図で、同図(A)はビット線BL1〜BLn+1の最大電圧を検出する回路、(B)はビット線BL1〜BLn+1の最小電圧を検出する回路、(C)は最大電圧と最小電圧との平均電圧を発生する回路である。
【0015】
図(A)において、ビット線BL1〜BLn+1毎にNチャネル電界効果トランジスタ(例えばMOSトランジスタ:以下、NMOSトランジスタという)が設けられ、ドレインは電源電圧VDDに接続され、ソースは共通に接続されかつNMOSトランジスタ28のゲートとドレインに接続されている。NMOSトランジスタ28のソースはグランドVSSに接続されている。ビット線BL1〜BLn+1の夫々は、対応するNMOSトランジスタ27のゲートに接続されている。NMOSトランジスタ27のソース(NMOSトランジスタ28のドレイン)は、ビット線BL1〜BLn+1のうちの最大電圧からNMOSトランジスタ27のしきい値電圧Vthを引いた電位(ここでは、Hデータとする)となる。
【0016】
図5(B)において、ビット線BL1〜BLn+1毎にPチャネル電界効果トランジスタ(例えばMOSトランジスタ:以下、PMOSトランジスタという)が設けられ、ソースはPMOSトランジスタ30のドレイン及びゲートに接続され、ドレインはグランドVSSに接続されている。PMOSトランジスタ30のソースは、電源電圧VDDに接続されている。PMOSトランジスタ29のドレインは、グランドVSSに接続されている。ビット線BL1〜BLn+1の夫々は、対応するPMOSトランジスタ29のゲートに接続されている。PMOSトランジスタ29のソース(PMOSトランジスタ30のドレイン)は、ビット線BL1〜BLn+1のうちの最小電圧からPMOSトランジスタ29のしきい値電圧Vthを加えた電位(ここでは、Lデータとする)となる。
【0017】
図5(C)において、平均電圧を発生する回路(平均電圧発生回路)は、カレントミラー回路を構成するPMOSトランジスタ31、32、及びNMOSトランジスタ33、34、35を具備する。図5(A)の回路が出力するHデータはNMOSトランジスタ33のゲートに与えられ、図5(B)の回路が出力するLデータはNMOSトランジスタ34のゲートに与えられる。Hデータ及びLデータに応じてカレントミラー回路のPMOSトランジスタ31に流れる電流の大きさが決まり、その平均の電流がカレントミラー回路のPMOSトランジスタ32に流れる。これにより、PMOSトランジスタ32のドレインとダイオード接続されたNMOSトランジスタ35のドレインとの接続ノードから、最大電圧と最小電圧の平均電圧、つまり基準電圧Vrefが出力される。
【0018】
図6は、図3及び図4に示されるセンスアンプ23の一構成例を示す回路図である。センスアンプ23は、PMOSトランジスタP1〜P4、NMOSトランジスタN1〜N6及びサンプリング・キャパシタC1、C2を含んで構成されている。初期状態では、PMOSトランジスタP1、P3及びNMOSトランジスタN3、N4はそれぞれオフしている。センスアンプ23を駆動する際には、センスアンプ駆動信号PL1及びPL2をそれぞれLレベル及びHレベルに設定する。入力a(ビット線電圧)と入力qa(基準電圧Vref)に入力された信号はクロックck1に同期してNMOSトランジスタN5、N6が導通することによりサンプリングされ、それぞれサンプリング・キャパシタC1、C2に蓄積される。サンプリング・キャパシタC1、C2に保持された電位の差によりPMOSトランジスタP2、P4のオン・オフが決定され、センスアンプ23の状態が決まる。引き続きPMOSトランジスタP1、P3NMOSトランジスタN3、N4をそれぞれオンすることにより、センスした状態がVDD−VSSの最大振幅へと増幅される。
【0019】
ここで、ビット線BLn+1は、同一ワード線に接続されるn+1個のメモリセル20のセルには必ずデータ“0”を格納するものとデータ“1”を格納するものとがそれぞれ1つ以上含まれるようにして、基準電圧発生回路24が最大電圧と最小電圧とから基準電圧を発生できるようにしている。これにより、たとえビット線BL1〜BLnに読出されたデータのすべてが“0”であっても、ビット線BLn+1に読出されるデータは“1”となるので、図5(A)に示す最大電圧検出回路は必ず最大電圧−VthのHデータを出力できる。同様に、たとえビット線BL1〜BLnに読出されたデータのすべてが“0”であっても、ビット線BLn+1に読出されるデータは“0”となるので、図5(A)に示す最小電圧検出回路は必ず最小電圧+VthのLデータを出力できる。よって、ビット線BL1〜BLnに読出されるデータの値にかかわらず、基準電圧発生回路24は基準電圧Vrefを生成することができる。
【0020】
後述するように、ビット線BL1〜BLnに書き込まれたデータのすべてが“0”の場合には、ビット線BLn+1に接続されるメモリセル20にデータ“1”が書込まれ、ビット線BL1〜BLnに書き込まれたデータのすべてが“1”の場合には、ビット線BLn+1に接続されるメモリセル20にデータ“1”が書込まれる。
【0021】
次に、本発明の第2の実施の形態を説明する。
【0022】
図7及び図8はそれぞれ、本発明の第2の実施の形態による半導体装置の構成を示すブロック図及び回路図である。図中、前述した構成要素と同一のものには同一の参照番号を付してある。第2の実施の形態は、ビット線BL1〜BLn+1毎に1対のセンスアンプ23L及び23Rを設け(ツインセンスアンプ方式)、これらに基準電圧発生回路36が出力するL側基準電圧(第1の基準電圧)Vref−L及びH側基準電圧(第2の基準電圧)Vref−Hを供給する構成である。基準電圧発生回路36は、図5(A)と(B)の回路を具備して構成される。L側基準電圧Vref−L及びH側基準電圧Vref−Hはそれぞれ、図5(B)及び(A)に示すLデータ及びHデータである。
【0023】
センスアンプ23LはL側基準電圧Vref−Lとビット線上のメモリセルからの読出し電圧とを比較し、センスアンプ23RはH側基準電圧Vref−Hと読出し電圧とを比較する。センスアンプ23L及び23Rはそれぞれ、図6に示す回路構成を有している。そして、読出し電圧と基準電圧との電圧差の大きい方のセンスアンプがより強く増幅動作を行い、先に動作を終了する。他方のセンスアンプの入力電圧の差はぼぼゼロである。この場合には、このセンスアンプの出力はHデータとLデータの中間にある電位となる。そして、2つのセンスアンプ23R、23Lの出力値に基づき、最終的に当該ビット線電圧はHレベルかLレベルかが判定される。
【0024】
図9は、図7及び図8に示す本発明の第2の実施の形態において、ビット線BL1〜BLnに接続されたメモリセル20に書込まれるnビットの書込みデータの冗長データ(1ビット)をビット線BLn+1に接続されたメモリセル20に書込む構成を示す図である。
【0025】
論理合成回路37は、ビット線BL1〜BLnに接続されたメモリセル20に書込まれるnビットの書込みデータの冗長データをビット線BLn+1に接続されたメモリセル20に書込む回路である。nビットの書込みデータがすべて“0”の場合には、論理合成回路37はその反転データ“1”をビット線BLn+1及びトランスファ・トランジスタ26を介してメモリセル20に書込む。また、nビットの書込みデータがすべて“1”の場合には、論理合成回路37はその反転データ“0”をビット線BLn+1及びトランスファ・トランジスタ26を介してメモリセル20に書込む。これにより、n+1ビットのデータの中には必ず“0”と“1”が含まれるようになり、基準電圧発生回路36はデータの値にかかわらず、L側基準電圧Vref−L及びH側基準電圧Vref−Hを生成することができる。
【0026】
この論理合成回路37は、図3及び図4に示す本発明の第1の実施の形態にも同様に適用できる。
【0027】
図10は、論理合成回路37の4つの構成例を示す回路図である。図10(A)はXOR(排他的論理和)タイプで、7つのXORゲート38〜41、43、44、46及びインバータ41、42、45を図示するように接続して構成される論理合成回路37を示す。図中、0〜7はそれぞれビット線BL1〜BLn上の書込みデータを示す。図10(B)はNORタイプで、8入力のNORゲート47で構成される論理合成回路37を示す。図10(C)はNANDゲートタイプで、8入力のNANDゲート48で構成される論理合成回路37を示す。図10(D)はインバータタイプで、ビット線BL1〜BLnの任意の1ビットiを反転するインバータ49を含む論理合成回路37を含む。
以上、要約すると、本発明の第2の実施の形態による半導体装置は、同時に駆動されるn+1本のビット線BL1〜BLn+1に接続された1トランジスタ1キャパシタ構成のメモリセルと、n+1本のビット線にそれぞれ接続された1対のセンスアンプ23L、23Rと、n+1本のビット線を並列アクセスした時のビット線電圧のうち、最大電圧と最小電圧又はこれに応じた電圧をそれぞれ第1及び第2の基準電圧Vref−L、Vref−Hとして各1対のセンスアンプに出力する基準電圧発生回路36とを具備する。そして、1対のセンスアンプ23L、23Rの一方のセンスアンプは第1の基準電圧Vref−Lと対応するビット線の電圧を比較し、他方のセンスアンプは第2の基準電圧Vref−Hと対応するビット線の電圧を比較し、こられの比較結果により当該ビット線の電圧を判定する。
【0028】
図11は、本発明の第3の実施の形態による半導体装置を示すブロックである。また、図12は図11に示す半導体装置の回路図である。本発明の第3の実施の形態は、L側基準電圧Vref−L及びH側基準電圧Vref−Hを、1ビット分の2T2Cセルを用いて生成する構成である。
【0029】
図11において、n本のビット線BL1〜BLnに加え、ビット線BL1とペアになるビット線qBL1が新たに設けられている。ビット線対BL1、qBL1には、各ワード線毎に、セル20と20qとからなる2T2Cセル50が設けられている。図12に示すように、セル20はセル・トランジスタ21とセル・キャパシタ22とからなる。また、メモリセル20qはセル・トランジスタ21とセル・キャパシタ22とからなる。メモリセル20のセル・キャパシタ22がLデータを保持している場合には、これと相補関係にあるメモリセル20qのセル・キャパシタ22bはHデータを保持している。従って、読出し時には常に、ビット線BL1及びqBL1にはそれぞれ相補関係のデータ(一方がLデータで他方がHデータ)が読出される。なお、図12ではメモリセル20がLデータを保持し、メモリセル20qがHデータを保持している場合を示す。
【0030】
このようにして読出されたLデータ及びHデータが、各センスアンプ23L及び23RのL側基準電圧Vref−L及びH側基準電圧Vref−Hとなる。ビット線BL1とqBL1上の読出しデータは相補関係にあり、ビット線BL2〜BLn上の読出しデータの値に依存しない。よって、本発明の第3の実施の形態は、第1及び第2の実施の形態で使用されているビット線BLn+1及び論理合成回路37を必要としない。
【0031】
図12に示すように、ビット線BL1はPMOSトランジスタ55、56からなるPチャネル・ソースフォロワーを介してセンスアンプ51に接続され、ビット線qBL1はPMOSトランジスタ57、58からなるPチャネル・ソースフォロワーを介してセンスアンプ51に接続されている。センス部52は、図6に示すPMOSトランジスタP1〜P4とNMOSトランジスタN1〜N4とからなる。これらのPチャネル・ソースフォロワーはプリアンプ(バッファアンプ)として作用する。
【0032】
センスアンプ23LはPMOSトランジスタ59、60からなるPチャネル・ソースフォロワーを介してビット線qBL1に接続され、PMOSトランジスタ61、62からなるPチャネル・ソースフォロワー及びNMOSトランジスタ63を介してビット線BL2に接続されている。センスアンプ23RはPMOSトランジスタ64、65からなるPチャネル・ソースフォロワーを介してビット線BL1に接続され、PMOSトランジスタ61、62からなるPチャネル・ソースフォロワー及びNMOSトランジスタ63を介してビット線BL2に接続されている。センス部53及び54はそれぞれ、図6に示すPMOSトランジスタP1〜P4とNMOSトランジスタN1〜N4とからなる。
【0033】
なお、図12では、ビット線BL1の読出しデータに応じた基準電圧をrefとして示し、ビット線qBL1の読出しデータに応じた基準電圧をqrefとして示している。
【0034】
次に、図13を参照して図12に示す回路の動作を説明する。
【0035】
まず、各メモリセル20、20qからデータを読出すためクロックck1、ckacをオンさせる。クロックck1、ckacは半導体装置内部のタイミング・コントローラ66(図11)で生成される。次に、キャパシタ・プレート線CP(図11のCP1、CP2、…のいずれか)を電源電圧VDDまで立ち上げ、各セル・キャパシタ22、22bに格納されたHデータ、Lデータで、図12に示すサンプリング・キャパシタREF4、REF5、L4、L5、R4、R5をチャージアップする。
【0036】
このチャージアップ動作の詳細は次の通りである。基準電圧を発生する2T2Cセル50のメモリセル20、20qにそれぞれLデータ(データ“0”)とHデータ(データ“H”)が書込まれているとする。クロックck1によりNMOSトランジスタ26がオンすると、ビット線BL1、qBL1にはそれぞれLデータ、Hデータが読出される。LデータはPMOSトランジスタ56及び65を介し、Vth分レベルシフトされた電圧がL側基準電圧Vref−Lとして、センスアンプ51、23Rに与えられる。また、ビット線qBL1上のHデータも同様にPMOSトランジスタ58、60を介しVth分レベルシフトされた電圧がH側基準電圧Vref−Hとして、センスアンプ51、23Lに与えられる。
【0037】
勿論、図12には図示されていないが、ビット線BL3〜BLnに接続されているセンスアンプ23L、23Rにも上記2つの基準電圧が供給される。
【0038】
L側基準電圧refにより、センスアンプ23Rのサンプリング・キャパシタR4はNMOSトランジスタSR4を介してL側基準電圧を保持し、H側基準電圧qrefによりセンスアンプ23Lのサンプリング・キャパシタL4はNMOSトランジスタSL4を介してH側基準電圧を保持する。また、センスアンプ51のサンプリング・キャパシタREF4はNMOSトランジスタN5を介してL側基準電圧を保持し、サンプリング・キャパシタREF5はNMOSトランジスタN6を介してH側基準電圧を保持する。更に、センスアンプ23R、23Lのサンプリング・キャパシタR5、L5は、NMOSトランジスタSR5、SL5に与えられるクロックckacをオンさせた時に、ビット線BL2に読出された電圧にPMOSトランジスタ62のVth分レベルシフトした電圧が保持される。
【0039】
図13(A)は、ビット線BL2に接続されたメモリセル20からHデータが読出された場合のセンスアンプ51、23L、23Rの動作を示す波形図である。
【0040】
クロックck1とckacをオフからオンにし、キャパシタプレートCPの電位を上げる、ビット線BL2にメモリセル20からHデータが読出され、サンプリング・キャパシタL5、R5の電位が上昇して行く。他方、キャパシタプレートCPの電位を上げ、Lデータが読み出されるビット線BL1の電位をレベルシフトした電位のサンプリング・キャパシタR4は比較的ゆっくり立ち上がるのに対し、Hデータが読み出されるビット線qBL1の電位をレベルシフトした電圧のサンプリング・キャパシタL4は急速に立ち上がる。
【0041】
次に、クロックck1をオフし、ckacをオンにしたままセンスアンプの電源(図6のP1とP3及びN3とN4)をオンし、センスアンプ23Rはサンプリング・キャパシタR4とR5の電位差をセンスし、センスアンプ23Lはサンプリング・キャパシタL4とL5の電位差をセンスする。図13(A)に示すように、サンプリング・キャパシタR4とR5の電位差は、L4とL5の電位差よりも大きい。よって、センスアンプ23Rはセンスアンプ23Lよりも速く強く増幅動作をする。その結果、センスアンプ23Rのサンプリング・キャパシタR5の読出しレベルHがHレベル(VDD)へ増幅され、R4のLレベルがグランドレベルVSSへ増幅される。また、センスアンプ23Lのサンプリング・キャパシタL5はHレベル(VDD)へ増幅されることにより、サンプリング・キャパシタL4はVSSレベルへと遷移する。
【0042】
このようにして、センスアンプ23R、23Lの入力電位差によるセンス動作の差により、セル読出し論理が確定する。そして、クロックckacをオフすることで、各ノードの電位が確定する。
【0043】
図13(B)は、ビット線BL2に接続されたメモリセル20からLデータが読出された場合のセンスアンプ51、23L、23Rの動作を示す波形図である。キャパシタプレートCPの電位を上げると、ビット線BL2に読出されたLデータにより、サンプリング・キャパシタL5、R5の電位はゆっくりと上昇し始める。
【0044】
センスアンプ23Rはサンプリング・キャパシタR4とR5の電位差をセンスし、センスアンプ23Lはサンプリング・キャパシタL4とL5の電位差をセンスする。後者の電位差の方が大きいので、センスアンプ23Lはセンスアンプ23Rよりも速く強く増幅する。この結果、センスアンプ23Rのサンプリング・キャパシタR4の電位はVDDへと遷移する。
【0045】
以上の通り、本発明の第3の実施の形態による半導体装置は、同時に駆動されるn+1本のビット線BL1、qBL1、BL2〜BLnのうちn−1本のビット線BL2〜BLnに接続された1トランジスタ1キャパシタ構成のメモリセル20と、残りの2本のビット線BL1、qBL1に接続された2トランジスタ2キャパシタ構成のメモリセル50と、前記n−1本のビット線にそれぞれ接続された1対のセンスアンプ23L、23Rと、前記2本のビット線に接続された単一のセンスアンプ51とを有し、前記1対のセンスアンプの各々は、前記2本のビット線電圧ref、qref又はこれに応じた電圧(PMOSソースフォロワーを通した後の電圧)をそれぞれ基準電圧とするものである。
【0046】
図14は、本発明の第4の実施の形態による半導体装置の構成を示すブロック図である。本実施の形態は、図3及び図4に示すシングルセンスアンプ方式の構成において、基準電圧発生回路24に代えて2T2Cセル50A及び平均電力出力回路67を用いることを特徴とするものである。
【0047】
2T2Cセル50Aは、2つのセル20a、20bからなる。ビット線BL1に接続されるセル20aのセルキャパシタ22aは、Lデータを固定的に保持しており、ビット線qBL1に接続される20bのセルキャパシタ22bは、Hデータを固定的に保持している。平均電圧出力回路67は、図5(C)に示す回路構成である。ビット線BL1はNMOSトランジスタ34のゲートに接続され、ビット線qBL1はNMOSトランジスタ33のゲートに接続されている。平均電圧出力回路67は、LデータとHデータの平均電圧を基準電圧Vrefとして出力する。この基準電圧Vrefは、PMOSトランジスタ69と70からなるPチャネル・ソースフォロワー68を介して、各ビット線BL2〜BLn+1のセンスアンプ23に供給される。
【0048】
プリアンプ68は省略しても良い。つまり、平均電圧発生回路67が出力する基準電圧Vrefを各センスアンプ23に直接出力することとしても良い。
【0049】
図3及び図4に示す構成に比べ、回路構成が簡単で少ないチップ面積で済むという効果がある。
【0050】
以上、本発明の第4の実施例による半導体装置は、同時に駆動されるn本のビット線BL2〜BLn+1に接続された1トランジスタ1キャパシタ構成の第1のメモリセル20と、前記n本のビット線と同時に駆動される2本のビット線BL1、qBL1にそれぞれ接続され、相補データを格納する1トランジスタ1キャパシタ構成の第2のメモリセル20a、20bと、前記n本のビット線にそれぞれ接続されたセンスアンプ23と、前記2本のビット線に読出される相補データの平均電圧を生成し、これを基準電圧として各センスアンプに出力する基準電圧発生回路67とを具備するものである。
【0051】
以上、本発明の実施の形態を説明した。本発明は、半導体記憶装置(メモリチップ)のみならず、半導体メモリを含む様々な半導体装置を含むものである。また、第1ないし第4の実施の形態は強誘電体メモリを用いた構成であったが、たのメモリでも同様に実現できるものであり、本発明に含まれる。
【0052】
【発明の効果】
以上説明したように、本発明によれば、1T1Cセルを用いてチップ面積を増大させることなく、より多くの書き換え回数を保証できる半導体装置を提供することができる。
【図面の簡単な説明】
【図1】従来の半導体装置の回路図である。
【図2】図1に示す従来の半導体装置の動作を示す波形図である。
【図3】本発明の第1の実施の形態による半導体装置のブロック図である。
【図4】図3に示す本発明の第1の実施の形態による半導体装置の回路図である。
【図5】図3及び図4に示される基準電圧発生回路の構成例の回路図である。
【図6】図3及び図4に示されるセンスアンプの一構成例の回路図である。
【図7】本発明の第2の実施の形態による半導体装置のブロック図である。
【図8】図7に示す本発明の第2の実施の形態による半導体装置の回路図である。
【図9】本発明の第2の実施の形態による半導体装置において、n+1ビット中にデータ“1”と“0”を混在させる構成を示すブロック図である。
【図10】図9に示す論理合成回路の構成例の回路図である。
【図11】本発明の第3の実施の形態による半導体装置のブロック図である。
【図12】図11に示す本発明の第3の実施の形態による半導体装置の回路図である。
【図13】図11及び図12に示す本発明の第3の実施の形態による半導体装置の動作を示す波形図である。
【図14】本発明の第4の実施の形態による半導体装置のブロック図である。
【符号の説明】
20 メモリセル
21 セル・トランジスタ
22 セル・キャパシタ
23 センスアンプ
24 基準電圧発生回路
36 基準電圧発生回路
Claims (7)
- 同時に駆動されるn+1本のビット線と、
前記ビット線と交差する複数のワード線と、
前記ビット線と前記ワード線の交差点に配置され、前記ビット線に接続し前記ワード線によりアクセスされる1トランジスタ1キャパシタ構成のメモリセルと、
n+1本の前記ビット線にそれぞれ接続されたセンスアンプと、
n+1本の前記ビット線を並列アクセスした時の前記ビット線電圧のうち、最大電圧と最小電圧の平均電圧を生成し、これを基準電圧として各前記センスアンプに出力する基準電圧発生回路とを具備し、
前記ワード線によりアクセスされるn+1個の前記メモリセルが、データ“1”とデータ“0”とを混在して格納するように、データを書込むことを特徴とする半導体装置。 - 同時に駆動されるn+1本のビット線と、
前記ビット線と交差する複数のワード線と、
前記ビット線と前記ワード線の交差点に配置され、前記ビット線に接続し前記ワード線によりアクセスされる1トランジスタ1キャパシタ構成のメモリセルと、
n+1本の前記ビット線にそれぞれ接続された1対のセンスアンプと、
n+1本の前記ビット線を並列アクセスした時の前記ビット線電圧のうち、最大電圧と最小電圧又はこれに応じた電圧をそれぞれ第1及び第2の基準電圧として各1対の前記センスアンプに出力する基準電圧発生回路とを具備し、
前記ワード線によりアクセスされるn+1個の前記メモリセルが、データ“1”とデータ“0”とを混在して格納するように、データを書込むことを特徴とする半導体装置。 - 1対の前記センスアンプの一方の前記センスアンプは前記第1の基準電圧と対応する前記ビット線の電圧を比較し、他方の前記センスアンプは前記第2の基準電圧と対応する前記ビット線の電圧を比較し、こられの比較結果により当該ビット線の電圧を判定することを特徴とする請求項2記載の半導体装置。
- 前記データの書込みは、n+1ビット中にデータ“1”とデータ“0”が混在するように、n+1番目のビット線に接続されたメモリセルにデータを書込む論理合成回路によりなされることを特徴とする請求項1、2又は3記載の半導体装置。
- 論理合成回路は、n本のビットのデータから、n+1番目のビット線に接続されたメモリセルに書込むデータの値を決定することを特徴とする請求項4記載の半導体装置。
- 同時に駆動されるn+1本のビット線と、
前記ビット線と交差する複数のワード線と、
前記ビット線と前記ワード線の交差点に配置され、前記ビット線に接続し前記ワード線によりアクセスされるメモリセルとを有する半導体装置において、
n−1本の前記ビット線に接続する前記メモリセルが、1トランジスタ1キャパシタ構成のメモリセルからなり、
残りの2本のビット線に接続する前記メモリセルが、2トランジスタ2キャパシタ構成のメモリセルからなり、
前記n−1本のビット線にそれぞれ接続された1対のセンスアンプと、
前記2本のビット線に接続された単一のセンスアンプとを有し、
前記1対のセンスアンプの各々は、前記2本のビット線電圧又はこれに応じた電圧をそれぞれ基準電圧とし、
前記2トランジスタ2キャパシタ構成のメモリセルは相補関係にあるデータを格納し、
前記ワード線のアクセスに基づいて前記n−1個の1対のセンスアンプと前記単一のセンスアンプとからデータが出力されることを特徴とする半導体装置。 - 前記論理合成回路は、所定の論理ゲートからなることを特徴とする請求項4記載の半導体装置。
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