JP2824494B2 - タイミング回路 - Google Patents
タイミング回路Info
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- JP2824494B2 JP2824494B2 JP34511889A JP34511889A JP2824494B2 JP 2824494 B2 JP2824494 B2 JP 2824494B2 JP 34511889 A JP34511889 A JP 34511889A JP 34511889 A JP34511889 A JP 34511889A JP 2824494 B2 JP2824494 B2 JP 2824494B2
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- coupled
- delay
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリに関し、特に、そのようなメモ
リにおいて読取り及び書込みを制御するタイミング回路
に関する。
リにおいて読取り及び書込みを制御するタイミング回路
に関する。
スタテイツクランダムアクセスメモリ（RAM）や、ダ
イナミツクランダムアクセスメモリなどの半導体メモリ
においては、通常、メモリセルをアクセスするために、
複数の制御信号、すなわち、タイミング信号を使用す
る。読取り当は書込みのためにセルをアクセスすべきで
あるとき、たとえば、ノードをプリチヤージしたり、分
離を実行したり、センス増幅器を動作させるなどの目的
のために、それぞれ相前後して現われるいくつかの制御
信号が必要となる場合は多い。それらの信号のタイミン
グは重要であるが、メモリがさらに高速で動作されると
きには、より一層重要になる。
イナミツクランダムアクセスメモリなどの半導体メモリ
においては、通常、メモリセルをアクセスするために、
複数の制御信号、すなわち、タイミング信号を使用す
る。読取り当は書込みのためにセルをアクセスすべきで
あるとき、たとえば、ノードをプリチヤージしたり、分
離を実行したり、センス増幅器を動作させるなどの目的
のために、それぞれ相前後して現われるいくつかの制御
信号が必要となる場合は多い。それらの信号のタイミン
グは重要であるが、メモリがさらに高速で動作されると
きには、より一層重要になる。
初期の半導体RAMでは、制御信号はチツプ外で発生さ
れていた。現在のメモリの場合には、制御信号はチツプ
内で発生される。たとえば、米国特許第3,778,78号を参
照のこと。この'784号特許に記載されている金属酸化物
半導体（MOS）メモリにおいては、タイミング回路でタ
イミングセルを使用する。このセルは、セルを使用しな
い場合にタイミング信号のタイミングに大きく影響する
と考えられるプロセスのばらつきを補償するものであつ
た。
れていた。現在のメモリの場合には、制御信号はチツプ
内で発生される。たとえば、米国特許第3,778,78号を参
照のこと。この'784号特許に記載されている金属酸化物
半導体（MOS）メモリにおいては、タイミング回路でタ
イミングセルを使用する。このセルは、セルを使用しな
い場合にタイミング信号のタイミングに大きく影響する
と考えられるプロセスのばらつきを補償するものであつ
た。
米国特許第4,087,704号には、１つの制御信号発生器
の出力を使用して次の制御信号発生器を始動、すなわ
ち、トリガするようなダイナミツクRAMのための別のオ
ンチツプ制御信号構成が記載されている。この構成によ
れば、それぞれの信号の間で確実に遅延が起こると共
に、信号は所定の順序で発生する。
の出力を使用して次の制御信号発生器を始動、すなわ
ち、トリガするようなダイナミツクRAMのための別のオ
ンチツプ制御信号構成が記載されている。この構成によ
れば、それぞれの信号の間で確実に遅延が起こると共
に、信号は所定の順序で発生する。
また、半導体メモリにおいては、ダミーセルを使用す
ることも一般的である。それらのセルは、たとえば、ア
レイ中の現実のセルと等しい量のローデイング又はチヤ
ージを実行する。ダミーセルは真のメモリセルと同じダ
イ、すなわち、同じ基板に製造されるので、その特性は
（プロセスのばらつきに関係なく）現実のセルと実質的
に同じである。ダミーセルの一例は米国特許第3,959,78
1号に記載されている。
ることも一般的である。それらのセルは、たとえば、ア
レイ中の現実のセルと等しい量のローデイング又はチヤ
ージを実行する。ダミーセルは真のメモリセルと同じダ
イ、すなわち、同じ基板に製造されるので、その特性は
（プロセスのばらつきに関係なく）現実のセルと実質的
に同じである。ダミーセルの一例は米国特許第3,959,78
1号に記載されている。
後に明らかになることではあるが、本発明は、タイミ
ング回路に遅延を生じさせるために、実際の回路素子の
モデルを採用する。１つのモデルの出力を別のモデルを
動作させるために使用する場合もある。１例を挙げれ
ば、ワード線モデルはセル読取りモデルにおける読取り
を開始させる。
ング回路に遅延を生じさせるために、実際の回路素子の
モデルを採用する。１つのモデルの出力を別のモデルを
動作させるために使用する場合もある。１例を挙げれ
ば、ワード線モデルはセル読取りモデルにおける読取り
を開始させる。
メモリにおけるデータのアクセスを制御するために複
数の制御信号を供給するタイミング回路を説明する。現
時点で好ましい実施例では、キヤツシユメモリにおいて
命令及びデータをアクセスするためにタイミング信号が
発生され、タイミング回路はメモリと同じダイ上に製造
される。第１の回路手段は、第１の入力信号を受信し、
その第１の入力信号に応答して第１の出力信号を供給す
るために使用される。それぞれが時間遅延を提供する複
数の第２の回路手段は、一般に、直列に結合される。そ
れらの第２の回路手段のうち第１のものは第１の出力信
号を受信するように結合され、また、第２の回路手段の
うち最後のものは第１の回路手段に第２の入力信号を供
給するように結合されている。第１の回路手段は第２の
入力信号に応答して第２の出力信号を供給する。第１の
出力信号と、第２の出力信号とは、それぞれ、少なくと
も１つの第２の回路手段によつて遅延され、そのように
遅延された後に、メモリのアクセスを制御するための少
なくとも１つの制御信号を供給するように結合される。
数の制御信号を供給するタイミング回路を説明する。現
時点で好ましい実施例では、キヤツシユメモリにおいて
命令及びデータをアクセスするためにタイミング信号が
発生され、タイミング回路はメモリと同じダイ上に製造
される。第１の回路手段は、第１の入力信号を受信し、
その第１の入力信号に応答して第１の出力信号を供給す
るために使用される。それぞれが時間遅延を提供する複
数の第２の回路手段は、一般に、直列に結合される。そ
れらの第２の回路手段のうち第１のものは第１の出力信
号を受信するように結合され、また、第２の回路手段の
うち最後のものは第１の回路手段に第２の入力信号を供
給するように結合されている。第１の回路手段は第２の
入力信号に応答して第２の出力信号を供給する。第１の
出力信号と、第２の出力信号とは、それぞれ、少なくと
も１つの第２の回路手段によつて遅延され、そのように
遅延された後に、メモリのアクセスを制御するための少
なくとも１つの制御信号を供給するように結合される。
現時点で好ましい実施例においては、第１の回路手段
はフリツプフロツプから構成され、第１の出力信号と、
第２の出力信号はフリツプフロツプの出力の立上り端
と、立下り端である。
はフリツプフロツプから構成され、第１の出力信号と、
第２の出力信号はフリツプフロツプの出力の立上り端
と、立下り端である。
以下、添付の図面を参照して本発明を詳細に説明す
る。
る。
半導体メモリと共に使用するためのタイミング回路に
ついて説明する。以下の説明では、本発明の理解を完全
にするために、特定のゲート論理などの特定の詳細な事
項を数多く挙げるが、そのような特定の詳細な事項を含
まずとも本発明を実施しうることは当業者には自明であ
ろう。また、場合によつては、本発明を不必要に詳細に
述べることにより、かえつてあいまいにしてしまうのを
避けるため、周知の回路をそれを象徴する形で示すこと
もある。
ついて説明する。以下の説明では、本発明の理解を完全
にするために、特定のゲート論理などの特定の詳細な事
項を数多く挙げるが、そのような特定の詳細な事項を含
まずとも本発明を実施しうることは当業者には自明であ
ろう。また、場合によつては、本発明を不必要に詳細に
述べることにより、かえつてあいまいにしてしまうのを
避けるため、周知の回路をそれを象徴する形で示すこと
もある。
本発明は金属酸化物半導体（MOS）技術によつて、さ
らに詳細には、相補形MOS技術によつて実現される。本
発明を実現するには、いくつかの周知のCMOSプロセスの
中のいずれか１つを利用すれば良い。現時点で実現され
ている形では、本発明はキヤツシユメモリの一部として
使用され、そのキヤツスユメモリのメモリセルは普通の
スタテイツクセルである。そのようなセルの１つを第１
図に示した。本発明を他のメモリにも使用できることは
自明であろう。本発明のタイミング回路を含めて、メモ
リ全体は、同じ基板、すなわち、ダイに集積回路として
製造される。これは、プロセスのばらつきは１つのダイ
ではさほど大きく変動しないという点を利用したもので
ある。従つて、所定のダイに関して、タイミング回路内
のデバイスの特性はメモリアレイ中のデバイスの特性に
対して相対的にわかる。
らに詳細には、相補形MOS技術によつて実現される。本
発明を実現するには、いくつかの周知のCMOSプロセスの
中のいずれか１つを利用すれば良い。現時点で実現され
ている形では、本発明はキヤツシユメモリの一部として
使用され、そのキヤツスユメモリのメモリセルは普通の
スタテイツクセルである。そのようなセルの１つを第１
図に示した。本発明を他のメモリにも使用できることは
自明であろう。本発明のタイミング回路を含めて、メモ
リ全体は、同じ基板、すなわち、ダイに集積回路として
製造される。これは、プロセスのばらつきは１つのダイ
ではさほど大きく変動しないという点を利用したもので
ある。従つて、所定のダイに関して、タイミング回路内
のデバイスの特性はメモリアレイ中のデバイスの特性に
対して相対的にわかる。
本発明の利用 本発明の詳細を説明する前に、実際のメモリに本発明
がいかに利用されるかを知ることは本発明を理解する上
で有用である。第１図には、普通のスタテイツクメモリ
セル12が示されている。このセルは、クロスカツプリン
グされた１対のｐチヤネルトランジスタと、ｎチヤネル
トランジスタとを具備する。メモリセルは、セレクトト
ランジスタ19及び26をそれぞれ介して、ビツト線14及び
15に結合されている。セレクトトランジスタのゲートは
ワード線13に結合される（又はワード線13により形成さ
れる）。ビツト線はその列の他のセルに結合され、ワー
ド線は、同様に、その行の他のセルに至る。
がいかに利用されるかを知ることは本発明を理解する上
で有用である。第１図には、普通のスタテイツクメモリ
セル12が示されている。このセルは、クロスカツプリン
グされた１対のｐチヤネルトランジスタと、ｎチヤネル
トランジスタとを具備する。メモリセルは、セレクトト
ランジスタ19及び26をそれぞれ介して、ビツト線14及び
15に結合されている。セレクトトランジスタのゲートは
ワード線13に結合される（又はワード線13により形成さ
れる）。ビツト線はその列の他のセルに結合され、ワー
ド線は、同様に、その行の他のセルに至る。
メモリは、アドレス信号を受信する自己時限再開成ラ
ツチ10を含む。これらのラツチは信号線29のポート信号
により制御される。アドレスはデコーダ11により復号さ
れるが、このデコーダは、ワード線タイミングを制御す
る信号線31のワード線イネーブル（制御）信号を受信す
る。デコーダ11は、通常通り、一度に１つのワード線を
イネーブルして、１行分のセルをアレイ中のそれぞれ対
応するビツト線に結合させることができる。デコーダに
対するアドレス入力は、信号線31のワード線イネーブル
信号が動作している間は、変化しない。
ツチ10を含む。これらのラツチは信号線29のポート信号
により制御される。アドレスはデコーダ11により復号さ
れるが、このデコーダは、ワード線タイミングを制御す
る信号線31のワード線イネーブル（制御）信号を受信す
る。デコーダ11は、通常通り、一度に１つのワード線を
イネーブルして、１行分のセルをアレイ中のそれぞれ対
応するビツト線に結合させることができる。デコーダに
対するアドレス入力は、信号線31のワード線イネーブル
信号が動作している間は、変化しない。
ビツト線14及び15は、信号線16の電位が低いときに、
ｐチヤネルトランジスタ20及び21を介してプリチヤージ
される。トランジスタ22はビツト線の電位を等化する。
ｐチヤネルトランジスタ20及び21を介してプリチヤージ
される。トランジスタ22はビツト線の電位を等化する。
トランジスタ35及び36はビツト線をセンス増幅器23か
ら分離する。信号線17の信号はこの分離を制御するため
に使用される。センス増幅器23は、信号線18のSAS＃信
号により制御される通常のストローブ差動増幅器であ
る。この増幅器から信号線62及び63に発生される出力
は、データがセルから読取られるときに出力データと、
その補数を信号線64及び65にそれぞれ提供するために、
第２の増幅段に結合される。
ら分離する。信号線17の信号はこの分離を制御するため
に使用される。センス増幅器23は、信号線18のSAS＃信
号により制御される通常のストローブ差動増幅器であ
る。この増幅器から信号線62及び63に発生される出力
は、データがセルから読取られるときに出力データと、
その補数を信号線64及び65にそれぞれ提供するために、
第２の増幅段に結合される。
データがセル12に書込まれる場合、セルがワード線13
により選択されたと仮定すると、信号線25の制御信号は
ｎチヤネルトランジスタ66及び67を導通させて、データ
イン線24をビツト線14及び15を結合する。データイン線
24はインバータ27と、トランジスタ67とを介してビツト
線15に結合されている。インバータ27の出力端子は別の
インバータ28に結合され、さらにはトランジスタ66を介
してビツト線14に結合されている。
により選択されたと仮定すると、信号線25の制御信号は
ｎチヤネルトランジスタ66及び67を導通させて、データ
イン線24をビツト線14及び15を結合する。データイン線
24はインバータ27と、トランジスタ67とを介してビツト
線15に結合されている。インバータ27の出力端子は別の
インバータ28に結合され、さらにはトランジスタ66を介
してビツト線14に結合されている。
セル12からデータを読取るため又はセル12にデータを
書込むために必要な制御信号は、本発明のタイミング回
路により発生されるが、それらの信号は第２図に示され
ている。第１図の信号線16,17,18,25,29及び31に印加さ
れる制御信号は第２図に示されている。信号を搬送する
信号線と、その信号自体の双方を表わすのに、同じ図中
符号を使用しているが、信号波形を信号線と区別するた
めに数字の後に「ａ」の文字を付してある。このよう
に、１例を挙げれば、第１図の信号線17を介して搬送さ
れる信号は、第２図には、信号波形17aとして示され
る。
書込むために必要な制御信号は、本発明のタイミング回
路により発生されるが、それらの信号は第２図に示され
ている。第１図の信号線16,17,18,25,29及び31に印加さ
れる制御信号は第２図に示されている。信号を搬送する
信号線と、その信号自体の双方を表わすのに、同じ図中
符号を使用しているが、信号波形を信号線と区別するた
めに数字の後に「ａ」の文字を付してある。このよう
に、１例を挙げれば、第１図の信号線17を介して搬送さ
れる信号は、第２図には、信号波形17aとして示され
る。
読取り動作と書込み動作は１つのタイミング信号の受
信後に起こる。（書込みイネーブル信号（第３図及び第
４図の信号線57）が動作している場合には、読取りでは
なく、書込みが起こる。）このタイミング信号は、第２
図には「CLK」波形30aとして示され、また、この信号を
受信する信号線、すなわち、信号線30は第３図及び第４
図に示されている。この信号（波形30a）は第２図の制
御信号の発生を開始させる。従つて、メモリサイクルの
開始後、信号線16の信号は上昇して、トランジスタ20,2
1及び22をオフすることによりプリチヤージを終了させ
る。同じように信号30aに応答して発生された制御ポー
ト信号29aはアドレスをラツチ10にラツチする。その結
果、デコーダ11に提示されるアドレスのそれ以降の変化
は制御される。信号31aは、デコーダ11の出力端子にお
いて、ワード線の中の１つ、たとえば、ワード線13を選
択させる。その後、センス増幅器がセンス増幅器ストロ
ーブ信号18aにより動作され、センス動作が開始された
後、分離信号17aはトランジスタ35及び36の導通を中止
させる。
信後に起こる。（書込みイネーブル信号（第３図及び第
４図の信号線57）が動作している場合には、読取りでは
なく、書込みが起こる。）このタイミング信号は、第２
図には「CLK」波形30aとして示され、また、この信号を
受信する信号線、すなわち、信号線30は第３図及び第４
図に示されている。この信号（波形30a）は第２図の制
御信号の発生を開始させる。従つて、メモリサイクルの
開始後、信号線16の信号は上昇して、トランジスタ20,2
1及び22をオフすることによりプリチヤージを終了させ
る。同じように信号30aに応答して発生された制御ポー
ト信号29aはアドレスをラツチ10にラツチする。その結
果、デコーダ11に提示されるアドレスのそれ以降の変化
は制御される。信号31aは、デコーダ11の出力端子にお
いて、ワード線の中の１つ、たとえば、ワード線13を選
択させる。その後、センス増幅器がセンス増幅器ストロ
ーブ信号18aにより動作され、センス動作が開始された
後、分離信号17aはトランジスタ35及び36の導通を中止
させる。
書込み中には、センス増幅器ストローブ信号は発生さ
れず、書込み選択信号25aが発生されて、トランジスタ6
6及び67を導通させる。これにより、信号線24にあるデ
ータはビツト線に結合されて、セルをその２つの安定状
態のうちいずれか一方にセツトする。
れず、書込み選択信号25aが発生されて、トランジスタ6
6及び67を導通させる。これにより、信号線24にあるデ
ータはビツト線に結合されて、セルをその２つの安定状
態のうちいずれか一方にセツトする。
本発明の概要 第３図に関して説明すると、様々な制御信号の発生は
信号線30のクロツク信号により開始される。この信号
は、サイクルイネーブル信号と共に、ワンシヨツトマル
チバイブレータ32に印加される。このワンシヨツト回路
の出力端子はSRフリツプフロツプ33に結合されている。
このフリツプフロツプのＱ＃出力端子はインバータを介
して信号線31Xに結合されている。信号線31Xの信号は、
付加緩衝部を通過後、第２図の信号波形31aとなる。
（文字「Ｘ」は、その信号線が制御信号を搬送する最終
的な制御線になる前に、付加緩衝部に結合されることを
示す。すなわち、信号線31Xの信号は、付加バツフア
（たとえば、インバータ）を通過した後、信号線31の信
号31aとなる。） SRフリツプフロツプ33のＱ出力端子は４つのインバー
タを介してNORゲート44の一方の入力端子に結合されて
いる。このNORゲートの他方の入力端子は信号線30から
のクロツク信号を受信する。NORゲート44の出力は、付
加インバータを通過した後、信号線29の制御ポート信号
を形成する。（第３図及び第４図の回路においては、複
数のインバータを直列の状態で使用する場合が多い。こ
れは、制御信号に時間遅延を与えると共に、大容量負荷
を駆動するために行われるのである。） SRフリツプフロツプ33の出力端子は、点線の矩形の中
に示されている直列接続されたNANDゲート106と、イン
バータ107にも結合されている。これらの回路素子は第
１図のデコーダ11の１つのモデルである。ここで採用さ
れているモデリング方式については、ワード線モデル，
セルモデル，ビツト線モデルなどの他のモデルを見るほ
うが理解しやすいであろう。ただし、デコーダに関して
いえば、モデル37の２つのインバータを経るときの時間
遅延は、デコーダ11を経るときの時間遅延と等しい。モ
デル37の出力端子はワード線モデル238に結合されると
共に、３つのインバータを介してNORゲート34の一方の
入力端子にも結合される。NORゲート34の他方の入力端
子は、SRフリツプフロツプ33からのＱ＃信号を受信す
る。NORゲート34の出力（信号線16X）は、負荷緩衝部を
通過後、第２図に示すプリチヤージ＃信号16aを形成す
る。
信号線30のクロツク信号により開始される。この信号
は、サイクルイネーブル信号と共に、ワンシヨツトマル
チバイブレータ32に印加される。このワンシヨツト回路
の出力端子はSRフリツプフロツプ33に結合されている。
このフリツプフロツプのＱ＃出力端子はインバータを介
して信号線31Xに結合されている。信号線31Xの信号は、
付加緩衝部を通過後、第２図の信号波形31aとなる。
（文字「Ｘ」は、その信号線が制御信号を搬送する最終
的な制御線になる前に、付加緩衝部に結合されることを
示す。すなわち、信号線31Xの信号は、付加バツフア
（たとえば、インバータ）を通過した後、信号線31の信
号31aとなる。） SRフリツプフロツプ33のＱ出力端子は４つのインバー
タを介してNORゲート44の一方の入力端子に結合されて
いる。このNORゲートの他方の入力端子は信号線30から
のクロツク信号を受信する。NORゲート44の出力は、付
加インバータを通過した後、信号線29の制御ポート信号
を形成する。（第３図及び第４図の回路においては、複
数のインバータを直列の状態で使用する場合が多い。こ
れは、制御信号に時間遅延を与えると共に、大容量負荷
を駆動するために行われるのである。） SRフリツプフロツプ33の出力端子は、点線の矩形の中
に示されている直列接続されたNANDゲート106と、イン
バータ107にも結合されている。これらの回路素子は第
１図のデコーダ11の１つのモデルである。ここで採用さ
れているモデリング方式については、ワード線モデル，
セルモデル，ビツト線モデルなどの他のモデルを見るほ
うが理解しやすいであろう。ただし、デコーダに関して
いえば、モデル37の２つのインバータを経るときの時間
遅延は、デコーダ11を経るときの時間遅延と等しい。モ
デル37の出力端子はワード線モデル238に結合されると
共に、３つのインバータを介してNORゲート34の一方の
入力端子にも結合される。NORゲート34の他方の入力端
子は、SRフリツプフロツプ33からのＱ＃信号を受信す
る。NORゲート34の出力（信号線16X）は、負荷緩衝部を
通過後、第２図に示すプリチヤージ＃信号16aを形成す
る。
ワンシヨツトマルチバイブレータ32にクロツク信号30
aが印加されると、クロツク信号30aの持続時間に関係な
くSRフリツプフロツプ33をセツトさせる１つのパルスが
発生される。これが起こつたとき、SRフリツプフロツプ
33のＱ＃端子の電位が降下するため、NORゲート34の出
力電位は上昇し、その結果、プリチヤージは停止する。
Ｑ信号がモデル37と、モデル37をNORゲート34に結合し
ている３つのインバータとを介して伝搬しても、この時
点では、それによつてNORゲート34の出力が変化するこ
とはない。モデル37の出力は、他のモデル（後述する）
を介して伝搬した後、NORゲート47に達し、SRフリツプ
フロツプ33を信号線60を介してリセツトされる。これが
起こつたとき、Ｑ＃端子の電位は上昇するが、それ単独
ではNOゲート324の出力を変化させられない。NORゲート
234の出力は、Ｑ端子からの信号の立下り端が、NORゲー
ト34に達する前に、モデル37及び３つのインバータを介
して伝搬するまで、変化しない。この伝搬が起これば、
ゲートの出力の電位は降下して、プリチヤージを開始さ
せる。
aが印加されると、クロツク信号30aの持続時間に関係な
くSRフリツプフロツプ33をセツトさせる１つのパルスが
発生される。これが起こつたとき、SRフリツプフロツプ
33のＱ＃端子の電位が降下するため、NORゲート34の出
力電位は上昇し、その結果、プリチヤージは停止する。
Ｑ信号がモデル37と、モデル37をNORゲート34に結合し
ている３つのインバータとを介して伝搬しても、この時
点では、それによつてNORゲート34の出力が変化するこ
とはない。モデル37の出力は、他のモデル（後述する）
を介して伝搬した後、NORゲート47に達し、SRフリツプ
フロツプ33を信号線60を介してリセツトされる。これが
起こつたとき、Ｑ＃端子の電位は上昇するが、それ単独
ではNOゲート324の出力を変化させられない。NORゲート
234の出力は、Ｑ端子からの信号の立下り端が、NORゲー
ト34に達する前に、モデル37及び３つのインバータを介
して伝搬するまで、変化しない。この伝搬が起これば、
ゲートの出力の電位は降下して、プリチヤージを開始さ
せる。
読取りサイクル又は書込みサイクルの開始時に、デコ
ーダモデル37を経る遅延が、ビツト線モデル検出器42の
出力端子に発生される信号（信号線17X/18X）などのい
くつかの制御信号を、SRフリツプフロツプ33がセツトさ
れるときのデコーダモデルを経る遅延のために遅延させ
ることは重要であり、注目すべきである。サイクルの終
了時に、SRフリツプフロツプ33がリセツトされると、デ
コーダモデル37を経る遅延は、今回は、NORゲート324の
出力端子において充電サイクルの開始を遅らせるため
に、再び使用される。（SRフリツプフロツプ33の出力の
立上り端と立下り端とがそれぞれ遅延される。）従つ
て、モデル37の遅延及び他のモデルと関連する他の遅延
は、所定の１つのサイクルの中で２度、すなわち、SRフ
リツプフロツプ33がセツトされるときに１度、そして、
たとえば、第２図に示す制御信号に立上り端と立下り端
を供給するのを助けるためにSRフリツプフロツプ33がリ
セツトされるときにもう１度、使用されることになる。
モデルを経る遅延は、SRフリツプフロツプ33をリセツト
するためにも使用される。
ーダモデル37を経る遅延が、ビツト線モデル検出器42の
出力端子に発生される信号（信号線17X/18X）などのい
くつかの制御信号を、SRフリツプフロツプ33がセツトさ
れるときのデコーダモデルを経る遅延のために遅延させ
ることは重要であり、注目すべきである。サイクルの終
了時に、SRフリツプフロツプ33がリセツトされると、デ
コーダモデル37を経る遅延は、今回は、NORゲート324の
出力端子において充電サイクルの開始を遅らせるため
に、再び使用される。（SRフリツプフロツプ33の出力の
立上り端と立下り端とがそれぞれ遅延される。）従つ
て、モデル37の遅延及び他のモデルと関連する他の遅延
は、所定の１つのサイクルの中で２度、すなわち、SRフ
リツプフロツプ33がセツトされるときに１度、そして、
たとえば、第２図に示す制御信号に立上り端と立下り端
を供給するのを助けるためにSRフリツプフロツプ33がリ
セツトされるときにもう１度、使用されることになる。
モデルを経る遅延は、SRフリツプフロツプ33をリセツト
するためにも使用される。
デコーダモデル37の出力端子はワード線モデル38に結
合されている。ワード線モデルについては、第５図を参
照して説明する。ワード線モデルの出力端子はセル読取
りモデル41と、セル書込みモデル49とに結合されてい
る。本発明の現時点で好ましい実施例においては、デコ
ーダモデル及びワード線モデルは、読取り制御信号と書
込み制御信号の双方を発生するために使用される。しか
しながら、読取り及び書込みのための制御信号のうちい
くつかを発生するビツト線モデルや、セルモデルも別個
に設けられている。さらに、書込み中は、書込みドライ
バモデル43が使用される。
合されている。ワード線モデルについては、第５図を参
照して説明する。ワード線モデルの出力端子はセル読取
りモデル41と、セル書込みモデル49とに結合されてい
る。本発明の現時点で好ましい実施例においては、デコ
ーダモデル及びワード線モデルは、読取り制御信号と書
込み制御信号の双方を発生するために使用される。しか
しながら、読取り及び書込みのための制御信号のうちい
くつかを発生するビツト線モデルや、セルモデルも別個
に設けられている。さらに、書込み中は、書込みドライ
バモデル43が使用される。
読取りサイクルタイミング回路の場合、ワード線モデ
ル38の出力は、ビツト線読取りモデル40に結合されてい
るセル読取りモデル41を制御する。ビツト線読取りモデ
ルとセル読取りモデルは、後述するように、読取り中に
ビツト線とセルを「再現する」。ビツト線検出器モデル
42はセル読取りモデル及びビツト線読取りモデルに結合
されている。このモデルの出力端子はNORゲート47の一
方の入力端子に結合されると共に、緩衝部を通過した後
に第２図の制御信号17a及び18aを形成するような信号を
信号線17X/18Xに発生する。
ル38の出力は、ビツト線読取りモデル40に結合されてい
るセル読取りモデル41を制御する。ビツト線読取りモデ
ルとセル読取りモデルは、後述するように、読取り中に
ビツト線とセルを「再現する」。ビツト線検出器モデル
42はセル読取りモデル及びビツト線読取りモデルに結合
されている。このモデルの出力端子はNORゲート47の一
方の入力端子に結合されると共に、緩衝部を通過した後
に第２図の制御信号17a及び18aを形成するような信号を
信号線17X/18Xに発生する。
ワード線モデル38の出力端子はセル書込みモデル49に
も結合されている。このモデルは、モデル40とは異なる
ビツト線書込みモデル48に結合される。セル書込みモデ
ル49の出力端子はNORゲート47に直接結合されている。
も結合されている。このモデルは、モデル40とは異なる
ビツト線書込みモデル48に結合される。セル書込みモデ
ル49の出力端子はNORゲート47に直接結合されている。
書込みイネーブル信号はNANDゲート50の一方の入力端
子に印加される。このゲートはSRフリツプフロツプ33の
Ｑ出力をさらに受信する。NANDゲート50の出力は、ゲー
ト54に対する入力の一方を形成する。この信号は、イン
バータ118及び119を通過した後、ゲート54の他方の入力
端子に結合される。インバータ119の出力端子は１つの
付加インバータ120に結合され、さらには書込みドライ
バモデル43に結合されている。信号線57にある信号の補
数はセル読取りモデルに結合され、第４図からわかるよ
うに、この信号はモデル40にも結合されて、書込みサイ
クル中のそれらのモデルの動作を阻止するために使用さ
れる。ゲート54の出力は、緩衝後、書込みパルス（信号
25a）を形成する。
子に印加される。このゲートはSRフリツプフロツプ33の
Ｑ出力をさらに受信する。NANDゲート50の出力は、ゲー
ト54に対する入力の一方を形成する。この信号は、イン
バータ118及び119を通過した後、ゲート54の他方の入力
端子に結合される。インバータ119の出力端子は１つの
付加インバータ120に結合され、さらには書込みドライ
バモデル43に結合されている。信号線57にある信号の補
数はセル読取りモデルに結合され、第４図からわかるよ
うに、この信号はモデル40にも結合されて、書込みサイ
クル中のそれらのモデルの動作を阻止するために使用さ
れる。ゲート54の出力は、緩衝後、書込みパルス（信号
25a）を形成する。
本発明の好ましい実施例 本発明はキヤツシユメモリに使用される。このメモリ
は２つのセクシヨン、すなわち、データセクシヨンと、
命令セクシヨンとを有し、各セクシヨンはデータ／命令
を記憶するアレイと、タグ情報を記憶するアレイの２つ
のアレイを含む。各セクシヨンのそれぞれのアレイは、
第３図及び第４図に示すような独自のタイミング回路を
有する。第４図の特定の回路は、データセクシヨンのタ
グアレイに適用するタイミング回路である。その他のタ
イミング回路も実質的には同じであるが、主な違いは、
読取りモードと書込みモードでビツト線モデルに使用さ
れるデバイスの数にある。
は２つのセクシヨン、すなわち、データセクシヨンと、
命令セクシヨンとを有し、各セクシヨンはデータ／命令
を記憶するアレイと、タグ情報を記憶するアレイの２つ
のアレイを含む。各セクシヨンのそれぞれのアレイは、
第３図及び第４図に示すような独自のタイミング回路を
有する。第４図の特定の回路は、データセクシヨンのタ
グアレイに適用するタイミング回路である。その他のタ
イミング回路も実質的には同じであるが、主な違いは、
読取りモードと書込みモードでビツト線モデルに使用さ
れるデバイスの数にある。
データタグアレイは各ビツト線に結合された128個の
セルを有する。読取りモードではそのビツト線モデルは
32個のデバイスを使用し（第６図を参照）、書込みモー
ドに関しては64個のデバイスを使用する。データアレイ
は各ビツト線に結合された256個のセルを有し、そのビ
ツト線読取りモデルでは64個のデバイスを使用し、ビツ
ト線書込みモデルでは64個のデバイスを使用する。命令
タグアレイは各ビツト線に結合された128個のセルを有
し、そのビツト線読取りモデルで16個のデバイスを使用
し、ビツト線書込みモデルでは64個のデバイスを使用す
る。また、命令アレイは各ビツト線に結合された256個
のセルを有し、そのビツト線読取りモデルで80個のデバ
イスを使用し、ビツト線書込みモデルでは168個のデバ
イスを使用する。従つて、どの場合にも、ビツト線書込
みモデルは、実際のビツト線にはより多くのデバイスが
結合されているという点で、実際のビツト線より縮小さ
れることになる。
セルを有する。読取りモードではそのビツト線モデルは
32個のデバイスを使用し（第６図を参照）、書込みモー
ドに関しては64個のデバイスを使用する。データアレイ
は各ビツト線に結合された256個のセルを有し、そのビ
ツト線読取りモデルでは64個のデバイスを使用し、ビツ
ト線書込みモデルでは64個のデバイスを使用する。命令
タグアレイは各ビツト線に結合された128個のセルを有
し、そのビツト線読取りモデルで16個のデバイスを使用
し、ビツト線書込みモデルでは64個のデバイスを使用す
る。また、命令アレイは各ビツト線に結合された256個
のセルを有し、そのビツト線読取りモデルで80個のデバ
イスを使用し、ビツト線書込みモデルでは168個のデバ
イスを使用する。従つて、どの場合にも、ビツト線書込
みモデルは、実際のビツト線にはより多くのデバイスが
結合されているという点で、実際のビツト線より縮小さ
れることになる。
ワード線モデルとビツト線モデル ワード線モデル（第３図及び第４図のモデル38）はフ
ルスケールモデルである。すなわち、これは、アレイに
おいて使用される実際のワード線の再現である。モデル
は第５図に示した信号線から構成され、その線にトラン
ジスタ69,70及び71などの複数のトランジスタが結合さ
れている。現時点で好ましい実施例においては、ワード
線それ自体は多結晶シリコン（ポリシリコン）から製造
され、ワード線に固有の抵抗は抵抗器73として示されて
いる。同じ抵抗はワード線のモデルにも存在している。
ワード線モデルに接続されるトランジスタ69などのトラ
ンジスタは、それぞれ、ワード線に結合されるセレクト
トランジスタと同じ大きさである（すなわち、チヤネル
幅及びチヤネル長が等しい）。従つて、モデルのトラン
ジスタは第１図のトランジスタ19と同じ大きさというこ
とになる。第１図に示す通り、１つのセルは１対のトラ
ンジスタを介して選択されるので、ワード線に接続され
るセルごとに、ワード線モデルには、信号線72に結合す
る２つのトランジスタがある。（128ビツト幅のワード
の場合、各ワード線には256個のトランジスタが結合さ
れている。）従つて、ワード線モデルはアレイ中の実際
の１つのワード線と同じキヤパシタンスを示す。尚、こ
のキヤパシタンスは、実際のメモリアレイにおいては、
通常起こるプロセスのばらつきによつて、ダイごとに変
動する。モデルは実際のキヤツシユメモリと同一のダイ
を使用して製造されるため、変動はワード線モデルにお
ける変動と整合しており、この点では重要である。
ルスケールモデルである。すなわち、これは、アレイに
おいて使用される実際のワード線の再現である。モデル
は第５図に示した信号線から構成され、その線にトラン
ジスタ69,70及び71などの複数のトランジスタが結合さ
れている。現時点で好ましい実施例においては、ワード
線それ自体は多結晶シリコン（ポリシリコン）から製造
され、ワード線に固有の抵抗は抵抗器73として示されて
いる。同じ抵抗はワード線のモデルにも存在している。
ワード線モデルに接続されるトランジスタ69などのトラ
ンジスタは、それぞれ、ワード線に結合されるセレクト
トランジスタと同じ大きさである（すなわち、チヤネル
幅及びチヤネル長が等しい）。従つて、モデルのトラン
ジスタは第１図のトランジスタ19と同じ大きさというこ
とになる。第１図に示す通り、１つのセルは１対のトラ
ンジスタを介して選択されるので、ワード線に接続され
るセルごとに、ワード線モデルには、信号線72に結合す
る２つのトランジスタがある。（128ビツト幅のワード
の場合、各ワード線には256個のトランジスタが結合さ
れている。）従つて、ワード線モデルはアレイ中の実際
の１つのワード線と同じキヤパシタンスを示す。尚、こ
のキヤパシタンスは、実際のメモリアレイにおいては、
通常起こるプロセスのばらつきによつて、ダイごとに変
動する。モデルは実際のキヤツシユメモリと同一のダイ
を使用して製造されるため、変動はワード線モデルにお
ける変動と整合しており、この点では重要である。
第６図のビツト線モデルは、信号線75に結合されたト
ランジスタ73及び74などの複数のトランジスタを含む。
各トランジスタのゲートである一方の端子は接地され、
各トランジスタの他方の端子は信号線75に結合されてい
る。これらのｎチヤネルトランジスタは第１図のトラン
ジスタ19に対応するものであり、よつて、ビツト線に沿
つた選択されないセルのローデイングを再現する。前述
のように、これらのトランジスタの中で使用される数は
ビツト線モデルにおいては実際のアレイの場合より少な
くなる。すなわち、トランジスタは規模を縮小される。
第６図のビツト線モデルは第４図のビツト線読取りモデ
ル40と、ビツト線書込みモデル48とに使用される。
ランジスタ73及び74などの複数のトランジスタを含む。
各トランジスタのゲートである一方の端子は接地され、
各トランジスタの他方の端子は信号線75に結合されてい
る。これらのｎチヤネルトランジスタは第１図のトラン
ジスタ19に対応するものであり、よつて、ビツト線に沿
つた選択されないセルのローデイングを再現する。前述
のように、これらのトランジスタの中で使用される数は
ビツト線モデルにおいては実際のアレイの場合より少な
くなる。すなわち、トランジスタは規模を縮小される。
第６図のビツト線モデルは第４図のビツト線読取りモデ
ル40と、ビツト線書込みモデル48とに使用される。
第４図の好ましい実施例 次に、第４図に関して説明すると、第３図のワンシヨ
ツトマルチバイブレータ32と、SRフリツプフロツプ33と
が点線の矩形32/33の中に示されている。入力信号線30
は３つのインバータ75,76及び77を介して結合されてお
り、それぞれのインバータの出力端子にキヤパシタンス
ローデイングがある。インバータ77はｎチヤネルトラン
ジスタ80のゲートに結合されている。イネーブル信号は
ｎチヤネルトランジスタ81のゲートに結合される。信号
線30はｎチヤネルトランジスタ79のゲートとも共通であ
る。NORゲート47からのリセツト信号はｐチヤネルトラ
ンジスタ78のゲートに結合される。トランジスタ78,79,
80及び81は直列に結合されている。インバータ83及び84
はラツチを形成し、そのＱ出力はインバータ84の出力端
子により供給され、Ｑ＃出力はインバータ83の出力端子
により供給される。
ツトマルチバイブレータ32と、SRフリツプフロツプ33と
が点線の矩形32/33の中に示されている。入力信号線30
は３つのインバータ75,76及び77を介して結合されてお
り、それぞれのインバータの出力端子にキヤパシタンス
ローデイングがある。インバータ77はｎチヤネルトラン
ジスタ80のゲートに結合されている。イネーブル信号は
ｎチヤネルトランジスタ81のゲートに結合される。信号
線30はｎチヤネルトランジスタ79のゲートとも共通であ
る。NORゲート47からのリセツト信号はｐチヤネルトラ
ンジスタ78のゲートに結合される。トランジスタ78,79,
80及び81は直列に結合されている。インバータ83及び84
はラツチを形成し、そのＱ出力はインバータ84の出力端
子により供給され、Ｑ＃出力はインバータ83の出力端子
により供給される。
信号線29Xは３つのインバータを介してフリツプフロ
ツプのＱ出力端子に結合されている。第３図に示す通
り、この信号線は、クロツク信号が現われるまで信号29
aが発生しないように保証するために、NORゲート44にお
いてクロツク信号と、再度、有効にANDされる。
ツプのＱ出力端子に結合されている。第３図に示す通
り、この信号線は、クロツク信号が現われるまで信号29
aが発生しないように保証するために、NORゲート44にお
いてクロツク信号と、再度、有効にANDされる。
信号線31Xの信号は、インバータを通過した後のフリ
ツプフロツプのＱ＃出力である。
ツプフロツプのＱ＃出力である。
NORゲート34は第４図にも示されており、その出力端
子はインバータ100及び101を介して結合されて、信号線
16Xに信号を供給する。信号線16Xはインバータ102及び1
03を介してｐチヤネルトランジスタ104のゲートに結合
されて、信号線18Xにセンス増幅器ストローブ信号を供
給する。インバータ105の出力は、この信号を、書込み
モードの間は非動作状態に維持する。
子はインバータ100及び101を介して結合されて、信号線
16Xに信号を供給する。信号線16Xはインバータ102及び1
03を介してｐチヤネルトランジスタ104のゲートに結合
されて、信号線18Xにセンス増幅器ストローブ信号を供
給する。インバータ105の出力は、この信号を、書込み
モードの間は非動作状態に維持する。
SRフリツプフロツプ33のＱ出力はNANDゲート106及び5
0の一方の入力端子にそれぞれ結合される。デコーダモ
デルはNANDゲート106と、インバータ107とから構成され
る。その出力端子は第５図に示すワード線モデル38に結
合されると共に、３つのインバータを介してNORゲート3
4の他方の入力端子に結合されている。
0の一方の入力端子にそれぞれ結合される。デコーダモ
デルはNANDゲート106と、インバータ107とから構成され
る。その出力端子は第５図に示すワード線モデル38に結
合されると共に、３つのインバータを介してNORゲート3
4の他方の入力端子に結合されている。
SRフリツプフロツプ33のＱ＃出力は、ビツト線読取り
モデル40及びセル読取りモデル41をプリチヤージする目
的にも使用される。これは、SRフリツプフロツプ33のＱ
＃出力を一方の入力として受信するNORゲート86を介し
て行われる。NORゲート86の出力端子は２つのインバー
タを介して信号線89に結合されている。ビツト線読取り
モデル40はトランジスタ90を介して充電され、また、セ
ル読取りモデルは、同様に信号線89に結合されているト
ランジスタ91を介して動作される。信号線89の信号は、
ロー状態であるとき、ビツト線読取りモデルをプリチヤ
ージし、続いてハイ状態に遷移するときに、トランジス
タ91を介してセル読取りモデルを動作させる。信号線57
の信号がNORゲート86の他方の入力端子に結合されるた
め、ビツト線読取りモデルとセル読取りモデルは書込み
サイクルの間は動作されない。
モデル40及びセル読取りモデル41をプリチヤージする目
的にも使用される。これは、SRフリツプフロツプ33のＱ
＃出力を一方の入力として受信するNORゲート86を介し
て行われる。NORゲート86の出力端子は２つのインバー
タを介して信号線89に結合されている。ビツト線読取り
モデル40はトランジスタ90を介して充電され、また、セ
ル読取りモデルは、同様に信号線89に結合されているト
ランジスタ91を介して動作される。信号線89の信号は、
ロー状態であるとき、ビツト線読取りモデルをプリチヤ
ージし、続いてハイ状態に遷移するときに、トランジス
タ91を介してセル読取りモデルを動作させる。信号線57
の信号がNORゲート86の他方の入力端子に結合されるた
め、ビツト線読取りモデルとセル読取りモデルは書込み
サイクルの間は動作されない。
ワード線モデル38の出力端子は、読取り中のビツト線
に沿つた単一のセルの選択を再現するために、トランジ
スタ92のゲートに結合されている。このように、セル読
取りモデル41においては、トランジスタ92はセレクトト
ランジスタの拡大バージヨンであり、一方、トランジス
タ91はセル自体のｎチヤネルトランジスタの中の１つの
拡大バージヨンである。セル読取りモデルはビツト線読
取りモデル40に「ドライブ」を与えて、インバータ108
の入力端子に結合される出力信号を発生させる。読取り
サイクルの間、まず、ビツト線読取りモデル40は充電さ
れ、次に、トランジスタ91及び92から構成されるセル読
取りモデルを介して放電される。ビツト線モデル検出器
はインバータ108,109及び110を含む。セル読取りモデル
は、アレイ中の実際のセルのほぼ２倍の量のドライブを
提供する。この場合にも、モデルは実際のセルと同じダ
イを使用して処理されるので、モデルの特性は実際のセ
ルの特性と同じように変化する。ドライブが大きいこと
と、ビツト線読取りモデル40のキヤパシタンスが実際の
ビツト線より低いことによつて、インバータ108の入力
端子に発生する信号は、アレイ中の実際のビツト線に現
われる信号より大きい。このため、検出器（インバータ
108,109及び110）を比較的簡単なものにすることができ
る。より大きな信号が現われているので検出は容易にな
り、また、タイミング信号の発生も、そのスピードと信
頼性を増す。
に沿つた単一のセルの選択を再現するために、トランジ
スタ92のゲートに結合されている。このように、セル読
取りモデル41においては、トランジスタ92はセレクトト
ランジスタの拡大バージヨンであり、一方、トランジス
タ91はセル自体のｎチヤネルトランジスタの中の１つの
拡大バージヨンである。セル読取りモデルはビツト線読
取りモデル40に「ドライブ」を与えて、インバータ108
の入力端子に結合される出力信号を発生させる。読取り
サイクルの間、まず、ビツト線読取りモデル40は充電さ
れ、次に、トランジスタ91及び92から構成されるセル読
取りモデルを介して放電される。ビツト線モデル検出器
はインバータ108,109及び110を含む。セル読取りモデル
は、アレイ中の実際のセルのほぼ２倍の量のドライブを
提供する。この場合にも、モデルは実際のセルと同じダ
イを使用して処理されるので、モデルの特性は実際のセ
ルの特性と同じように変化する。ドライブが大きいこと
と、ビツト線読取りモデル40のキヤパシタンスが実際の
ビツト線より低いことによつて、インバータ108の入力
端子に発生する信号は、アレイ中の実際のビツト線に現
われる信号より大きい。このため、検出器（インバータ
108,109及び110）を比較的簡単なものにすることができ
る。より大きな信号が現われているので検出は容易にな
り、また、タイミング信号の発生も、そのスピードと信
頼性を増す。
インバータ110の出力端子は読取りモードの間にリセ
ツト信号を供給するためにNORゲート47の一方の入力端
子に結合されると共に、２つのインバータを介してゲー
ト111に結合されている。ゲート111の出力端子は、信号
線17Xからの分離信号17aを供給するために、複数のイン
バータを介して結合されている。
ツト信号を供給するためにNORゲート47の一方の入力端
子に結合されると共に、２つのインバータを介してゲー
ト111に結合されている。ゲート111の出力端子は、信号
線17Xからの分離信号17aを供給するために、複数のイン
バータを介して結合されている。
書込み選択信号は、前述のように、書込みモードの間
に信号線57に印加される。この信号はNANDゲート50に結
合され、さらには、３つのインバータを介して信号線11
3に結合される。この信号は、SRフリツプフロツプ33の
Ｑ出力によつて、NANDゲート50を介して有効にゲートさ
れる。信号線113は書込みモードの間を除いてローの状
態にあるため、トランジスタ112は、ビツト線書込みモ
デル48が確実に充電されるように保証する。書込みモデ
ルが選択されると、トランジスタ112はオフし、書込み
ドライバモデル43は信号線113の信号と、信号線57の信
号とにより動作される。トランジスタ114及び115はビツ
ト線を駆動する書込み駆動回路、詳細にいえば、第１図
のインバータ28及びトランジスタ66と関連する回路を再
現するものである。
に信号線57に印加される。この信号はNANDゲート50に結
合され、さらには、３つのインバータを介して信号線11
3に結合される。この信号は、SRフリツプフロツプ33の
Ｑ出力によつて、NANDゲート50を介して有効にゲートさ
れる。信号線113は書込みモードの間を除いてローの状
態にあるため、トランジスタ112は、ビツト線書込みモ
デル48が確実に充電されるように保証する。書込みモデ
ルが選択されると、トランジスタ112はオフし、書込み
ドライバモデル43は信号線113の信号と、信号線57の信
号とにより動作される。トランジスタ114及び115はビツ
ト線を駆動する書込み駆動回路、詳細にいえば、第１図
のインバータ28及びトランジスタ66と関連する回路を再
現するものである。
セル書込みモデルはトランジスタ95及び96と、インバ
ータ97及び98とから構成される。このモデルはトランジ
スタ99を介して充電される。セル書込みモデル49に対す
るワード線入力は、セレクトトランジスタを再現するも
のであるトランジスタ95及び96のゲートに結合される。
セル自体はインバータ97及び98により表わされる。イン
バータ116は、セルがデータ信号により「セツト」され
た時点を検出し、このインバータの出力は、NORゲート4
7を経て、書込みモードの間のSRフリツプフロツプ33に
対するリセツト信号を形成する。信号線57のNANDゲート
50を通過した後の信号と、この信号を遅延させた信号
（遅延はインバータ118及び119により得られる）とは、
ゲート54に結合される。ゲート50の出力は書込み選択信
号25a（信号線25X）を形成する。
ータ97及び98とから構成される。このモデルはトランジ
スタ99を介して充電される。セル書込みモデル49に対す
るワード線入力は、セレクトトランジスタを再現するも
のであるトランジスタ95及び96のゲートに結合される。
セル自体はインバータ97及び98により表わされる。イン
バータ116は、セルがデータ信号により「セツト」され
た時点を検出し、このインバータの出力は、NORゲート4
7を経て、書込みモードの間のSRフリツプフロツプ33に
対するリセツト信号を形成する。信号線57のNANDゲート
50を通過した後の信号と、この信号を遅延させた信号
（遅延はインバータ118及び119により得られる）とは、
ゲート54に結合される。ゲート50の出力は書込み選択信
号25a（信号線25X）を形成する。
ゲート54に対する入力はゲート117の入力端子にも結
合される。ゲート117の出力は、ゲート111及び３つのイ
ンバータを通過した後に、書込みモードの間の分離信号
を形成する。
合される。ゲート117の出力は、ゲート111及び３つのイ
ンバータを通過した後に、書込みモードの間の分離信号
を形成する。
書込みモードの間、前述のように、ビツト線書込みモ
デル48は実線の信号線と比べて縮小されている。書込み
ドライバモデル43も縮小されている。たとえば、ゲート
116の入力端子で見られる信号波形は、２つのモデル43
及び48の縮小が互いに補償し合うため、アレイ中で見ら
れる実際の波形を再現したものである。
デル48は実線の信号線と比べて縮小されている。書込み
ドライバモデル43も縮小されている。たとえば、ゲート
116の入力端子で見られる信号波形は、２つのモデル43
及び48の縮小が互いに補償し合うため、アレイ中で見ら
れる実際の波形を再現したものである。
デコーダモデル37及びワード線モデル38と関連する遅
延は、アレイ中の実際のデコーダ及びワード線と関連す
る遅延と等しい。また、ビツト線読取りモデル及びセル
読取りモデルと関連する遅延も、実際のビツト線及びセ
ルと関連する遅延と等しい。時間遅延のこのような等価
性は書込みモデルについても成立する。このように、第
４図の回路は、時間に関して、現実のアレイと関連する
遅延と等しい遅延を示す。第４図の回路は実際のアレイ
と同じダイで形成されるので、タイミング回路は、プロ
セスのばらつきによつて、アレイの回路と同じ程度に、
同じ方向に影響を受ける。従つて、たとえば、特定のメ
モリが大きなキヤパシタンスを有し、且つ他のものより
遅い速度で動作する場合には、関連するタイミング回路
もそれに準ずる。
延は、アレイ中の実際のデコーダ及びワード線と関連す
る遅延と等しい。また、ビツト線読取りモデル及びセル
読取りモデルと関連する遅延も、実際のビツト線及びセ
ルと関連する遅延と等しい。時間遅延のこのような等価
性は書込みモデルについても成立する。このように、第
４図の回路は、時間に関して、現実のアレイと関連する
遅延と等しい遅延を示す。第４図の回路は実際のアレイ
と同じダイで形成されるので、タイミング回路は、プロ
セスのばらつきによつて、アレイの回路と同じ程度に、
同じ方向に影響を受ける。従つて、たとえば、特定のメ
モリが大きなキヤパシタンスを有し、且つ他のものより
遅い速度で動作する場合には、関連するタイミング回路
もそれに準ずる。
第４図の信号線16X,17X,18X,25X及び51Xの制御信号
は、時間的には、アレイに印加される制御信号に先立つ
て起こる。これは、前述の通り、それらの信号が実際に
アレイに結合される前に付加緩衝部（たとえば、インバ
ータ，ゲートなど）に結合されるために必要なのであ
る。これらの信号が時間的に先に発生しなければならな
いので、タイミング回路の動作全体は、同じ量の時間を
要するとはいえ、より早い時点へずらされる。これは、
信号線30の信号に、それがタイミング回路に結合される
前により短い遅延を与えることによつて、簡単に実行さ
れる。
は、時間的には、アレイに印加される制御信号に先立つ
て起こる。これは、前述の通り、それらの信号が実際に
アレイに結合される前に付加緩衝部（たとえば、インバ
ータ，ゲートなど）に結合されるために必要なのであ
る。これらの信号が時間的に先に発生しなければならな
いので、タイミング回路の動作全体は、同じ量の時間を
要するとはいえ、より早い時点へずらされる。これは、
信号線30の信号に、それがタイミング回路に結合される
前により短い遅延を与えることによつて、簡単に実行さ
れる。
以上、タイミング信号をメモリアレイに供給するスケ
ールモデルを含む複数のモデルを含むタイミング回路を
説明した。
ールモデルを含む複数のモデルを含むタイミング回路を
説明した。
第１図は、本発明により発生される制御信号を利用する
メモリアレイの一部を説明するために使用される、メモ
リセル並びにそれと関連するワード線，ビツト線，セン
ス増幅器及び書込み回路の概略的回路図、第２図は、本
発明のタイミング回路により発生される複数の波形を示
す図、第３図は、本発明のタイミング回路の全般ブロツ
ク線図、第４図は、本発明の現時点で好ましい実施例の
概略的回路図、第５図は、本発明と共に使用されるワー
ド線モデルを示す概略的回路図、第６図は、本発明と共
に使用されるビツト線モデルの概略的回路図である。 32……ワンシヨツトマルチバイブレータ、33……SRフリ
ツプフロツプ、34,44,47……NORゲート、37……デコー
ダモデル、38……ワード線モデル、40……ビツト線読取
りモデル、41……セル読取りモデル、42……ビツト線モ
デル検出器、43……書込みドライバモデル、48……ビツ
ト線書込みモデル、49……セル書込みモデル、50,54,10
6……NANDゲート、107,118,119,120……インバータ。
メモリアレイの一部を説明するために使用される、メモ
リセル並びにそれと関連するワード線，ビツト線，セン
ス増幅器及び書込み回路の概略的回路図、第２図は、本
発明のタイミング回路により発生される複数の波形を示
す図、第３図は、本発明のタイミング回路の全般ブロツ
ク線図、第４図は、本発明の現時点で好ましい実施例の
概略的回路図、第５図は、本発明と共に使用されるワー
ド線モデルを示す概略的回路図、第６図は、本発明と共
に使用されるビツト線モデルの概略的回路図である。 32……ワンシヨツトマルチバイブレータ、33……SRフリ
ツプフロツプ、34,44,47……NORゲート、37……デコー
ダモデル、38……ワード線モデル、40……ビツト線読取
りモデル、41……セル読取りモデル、42……ビツト線モ
デル検出器、43……書込みドライバモデル、48……ビツ
ト線書込みモデル、49……セル書込みモデル、50,54,10
6……NANDゲート、107,118,119,120……インバータ。
Claims (8)
- 【請求項１】複数の制御信号を与えてメモリに対するア
クセスを制御するタイミング回路であって、 第１の入力信号を受信し、この第１の入力信号に応答し
て第１の出力信号を与える第１回路手段と、 実際のメモリ構成要素の縮小版にそれぞれ相当する複数
の第２回路手段であって、それぞれにより、メモリにお
いて実際に生じる遅延より短い時間遅延が与えられ、当
該時間遅延は前記メモリへのアクセスに必要な機能の実
行に要する時間である時間遅延を表すものであり、前記
複数の第２回路手段は直列に結合されていて、それらの
うちの最初のものは前記第１の出力信号を受信するよう
結合され、最後のものは前記第１回路手段への第２の入
力信号を与えるように結合されている、複数の第２回路
手段と を備え、 前記第１回路手段は前記第２の入力信号にも応答して第
２の出力信号を与え、 前記第１の出力信号及び前記第２の出力信号それぞれ
は、少なくとも前記複数の第２回路手段の１つによって
遅延された後で、単一のメモリ・サイクル内で、前記制
御信号のうちの少なくとも１つとなるように構成されて
いる ことを特徴とする、タイミング回路。 - 【請求項２】前記第１回路手段は双安定回路を含むこと
を特徴とする、特許請求の範囲第１項に記載のタイミン
グ回路。 - 【請求項３】前記第２の入力信号は前記双安定回路をリ
セットするリセット信号を含むことを特徴とする、特許
請求の範囲第２項に記載のタイミング回路。 - 【請求項４】前記第１の出力信号及び前記第２の出力信
号それぞれは、１つの信号区間について、その第１の状
態を表す前縁と、その第２の状態を表す後縁とを、含ん
でいることを特徴とする、特許請求の範囲第３項に記載
のタイミング回路。 - 【請求項５】前記制御信号の１つはアドレス・ポートを
制御するものであることを特徴とする、特許請求の範囲
第１項に記載のタイミング回路。 - 【請求項６】複数の制御信号を与えてメモリに対するデ
ータのアクセスを制御するタイミング回路であって、 フリップフロップを備え、 実際のメモリ構成要素の縮小版にそれぞれ相当する複数
の遅延素子を備え、それぞれの遅延素子によりメモリに
おいて実際に生じる遅延より短い遅延時間が与えられ、
当該遅延時間は前記メモリ内での各遅延の複製に相当す
る時間遅延を表すものであり、 前記遅延素子の１つからの出力は、前記フリップフロッ
プに結合されて前記フリップフロップをリセットし、 前記遅延素子の他の１つからの出力は、前記フリップフ
ロップがセットされているとき第１の制御信号を与え、
前記フリップフロップがリセットされているとき第２の
制御信号を与え、前記第１及び第２の制御信号は単一の
メモリ・サイクル内で前記メモリに対してデータをアク
セスするために用いられる ことを特徴とする、タイミング回路。 - 【請求項７】前記制御信号の１つはアドレス・ポートを
制御ものであることを特徴とする、特許請求の範囲第６
項に記載のタイミング回路。 - 【請求項８】前記第１及び第２の制御信号は前記フリッ
プフロップからの信号の前縁及び後縁によってトリガさ
れることを特徴とする、特許請求の範囲第６項に記載の
タイミング回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/290,145 US5018111A (en) | 1988-12-27 | 1988-12-27 | Timing circuit for memory employing reset function |
| US290,145 | 1988-12-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02273396A JPH02273396A (ja) | 1990-11-07 |
| JP2824494B2 true JP2824494B2 (ja) | 1998-11-11 |
Family
ID=23114731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34511889A Expired - Lifetime JP2824494B2 (ja) | 1988-12-27 | 1989-12-27 | タイミング回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5018111A (ja) |
| JP (1) | JP2824494B2 (ja) |
| GB (1) | GB2226721B (ja) |
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| US6324120B2 (en) | 1990-04-18 | 2001-11-27 | Rambus Inc. | Memory device having a variable data output length |
| US6751696B2 (en) | 1990-04-18 | 2004-06-15 | Rambus Inc. | Memory device having a programmable register |
| US5995443A (en) * | 1990-04-18 | 1999-11-30 | Rambus Inc. | Synchronous memory device |
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-
1988
- 1988-12-27 US US07/290,145 patent/US5018111A/en not_active Expired - Lifetime
-
1989
- 1989-11-02 GB GB8924747A patent/GB2226721B/en not_active Expired - Lifetime
- 1989-12-27 JP JP34511889A patent/JP2824494B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5018111A (en) | 1991-05-21 |
| GB2226721A (en) | 1990-07-04 |
| GB2226721B (en) | 1993-08-11 |
| JPH02273396A (ja) | 1990-11-07 |
| GB8924747D0 (en) | 1989-12-20 |
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