JPS6235194B2 - - Google Patents

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JPS6235194B2
JPS6235194B2 JP54040671A JP4067179A JPS6235194B2 JP S6235194 B2 JPS6235194 B2 JP S6235194B2 JP 54040671 A JP54040671 A JP 54040671A JP 4067179 A JP4067179 A JP 4067179A JP S6235194 B2 JPS6235194 B2 JP S6235194B2
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JP
Japan
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strobe signal
input
circuit
node
activated
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JP54040671A
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Akira Osami
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NEC Corp
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Nippon Electric Co Ltd
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Publication date
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Priority to DE8080101776T priority patent/DE3068493D1/de
Priority to US06/137,333 priority patent/US4322825A/en
Publication of JPS55132595A publication Critical patent/JPS55132595A/ja
Publication of JPS6235194B2 publication Critical patent/JPS6235194B2/ja
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Description

【発明の詳細な説明】 本発明は、半導体素子によつて構成された記憶
回路に関し、特に絶縁ゲート型電界効果トランジ
スタを用いた記憶回路及び回路方式に関するもの
である。
以下の説明はすべて絶縁ゲート型電界効果トラ
ンジスタのうち、代表的なMOSトランジスタ
（以下MOSTと称す）を用いかつＮチヤネル
MOSTで行ない高レベルが論理１レベルであ
り、低レベルが論理０レベルである。しかし、回
路的にはＰチヤネルMOSTでも本質的に同様で
ある。
MOSダイナミツク・ランダム・アクセス・メ
モリ（以下MOSダイナミツクRAMと称す）は16
ピン4K以後、16ピン16K、16ピン64Kと、２クロ
ツク、マルチアドレス方式が採用されている。こ
の方式の内容は米国特許第3969706号明細書、図
面で詳述されてある。基本的には２本の入力クロ
ツク、即ち行ストローブ信号（ROW ADDRESS
STROBE以下と称す）及び列ストローブ信
号（COLUMN ADDRESS STROBE以下と
称す）を順序づけ入力し、即ちまずを高レ
ベルから低レベル列に移行して活性化すると、そ
の時点のアドレス端子の入力レベルが行アドレス
入力として保持、すなわちラツチされ選択された
ワード線に接続されたメモリセルのリフレツシユ
が行なわれ、でのアドレス入力のラツチが
完了してからを高レベルから低レベルに移
行して活性化すると、その時点のアドレス端子の
入力レベルが列アドレス入力としてラツチされ、
書き込みコントロール信号（WRITE ENABLE
以下と称す）に応じが非活性、即ち高レ
ベルのままであれば選択メモリセルからのデータ
読み出しが行なれてデータ出力端子にそのデータ
があらわれ、が活性化されればその時点での
データ入力端子のデータが選択メモリセルに書き
込まれる。以下図面を用い説明を行なう。このリ
ードサイクル、ライトサイクルにおける，
，、データ入力及びアドレス入力のタイ
ミング関係をデータ出力の一般的な波形と共に第
１図に示す。データ出力にはリードサイクルにお
いてを活性化してから所要のアクセス時間
経過後、有効なデータがあらわれ、をリセ
ツトするまで維持される一方、ライトサイクルで
は高インピーダンスのままでデータはあらわれな
いのが通常の出力モードとなつている。
次に第２図を参照してページモードについて説
明する。ここでは及びを順次活性化
し、を活性化したままのリセツト及び
活性化を繰り返すと、活性化により選択さ
れたワード線のメモリセルについてだけに
より、アドレス端子で指定される列アドレスのメ
モリセルについて、書き込み或いは読み出しを行
なうことができる。即ち１本のワード線上のメモ
リセルに限定すればサイクル及びアクセスタイム
の短縮が可能となるわけでこの動作はページモー
ドと呼ばれる。
次に第３図によりラス・オンリイ・リフレツシ
ユ（RAS ONLY REFRESH）について説明す
る。を高レベル即ち、リセツト状態にした
ままの活性化及びリセツトを繰り返すと、
当然ながらにより活性化される回路部分の
み動作し、アドレス端子で指定される行アドレス
に対応するワード線上のメモリセルの内容がリフ
レツシユされる。この動作はRAS ONLY
REFRESHと呼ばれる。通常のリードサイクル、
ライトサイクルに加えページモード動作及び
RAS ONLY REFRESH動作が２クロツク、マル
チアドレス方式のRAMの特徴的な動作である
が、更に第４図に示す動作が最近取り入れられて
いる。即ち、及びを順次活性化し、選
択したメモリセルからの読み出しデータを得た
後、を低レベル即ち活性化状態に置いたま
まのリセツト及び活性化を繰り返すと、読
み出しデータはデータ出力端子に維持されたまま
でアドレス入力端子で指定されるワード線上のメ
モリセルの内容がリフレツシユされる。読み出し
データが有効にあらわれる間に、同時にリフレツ
シユも行なうことができるというものでその意味
からこの動作はヒツドン・リフレツシユ
（HIDDEN REFRESH）と呼ばれている。従来、
第４図に示すようにHIDDEN REFRESHサイク
ルでは入力を高レベルに維持しなければなら
ないという制約があり、第３図に示すRAS
ONLY REFRESHでは入力についての制約が
ないと比べ、融通性に欠けている。
本発明HIDDEN REFRESHがRAS ONLY
REFRESHと同様，及びアドレス入力
によりタイミング構成され、他入力は一切無関係
となるような融通性をもつた回路方式、及びこれ
を実現する回路構成を提供することを目的とす
る。
本発明によるとを順次活性化し、選
択メモリセルについての所要動作が完了した後、
を活性化したままでをリセツトし、必
要なリセツト時間の後を活性化するとき
による活性化動作がすべて禁止されデータ
出力端子には、前記所要動作完了時点の状態がそ
のまま維持される機能を特徴と回路方式が得られ
る。
本発明によると、一端が第１の電源端子、他端
が第１節点に接続される負荷素子とドレインが第
１節点ゲートが入力、ソースが第２の電源
端子に接続される第１の絶縁ゲート型電界効果ト
ランジスタ（以下IGFETと称す）と、ドレイン
が第１節点、ゲートが第２節点、ソースが第２の
電源端子に接続される第２のIGFETとドレイン
が第１の電源端子、ゲートが入力のリセツ
ト期間に入るのを受けて、活性化された同じリセ
ツト期間の内にリセツトされる第１クロツク、ソ
ースが第２節点に接続される第３のIGFET、ド
レインが第２節点、ゲートが入力、ソース
が第２の電源端子に接続される第４のIGFETか
ら構成され、上記回路方式の機能を充足すること
を特徴とする半導体回路が得られる。
従来の２クロツク、マルチアドレス方式の
RAMの一般的な回路方式は第５図のタイミング
発生回路の構成及び第６図の回路ブロツク図によ
り説明される。第６図においては、行アドレスイ
ンバータ５０、行デコーダ５１，５２、列アドレ
スインバータ５３、メモリセル５４，５７、列デ
コーダ５５，５６、センスアンプ５５、出力アン
プ５８、ラツチコントロール５９が含まれてい
る。
第５図の如くインバータI1〜I4、バツフアB1〜
B9を経て発生される各タイミングの波形は第４
図のHIDDEN REFRESHのタイミングにおい
て、第７図に示すようになる。が高レベル
から低レベルに移行して活性期間に入ると、レベ
ル変換された出力RASがまず上昇する。RASを
受けてプリチヤージ・タイミングXP０，XP１及
びXP２がリセツトされると共に、AERASが上昇
し、行アドレスインバータの出力がアドレス入力
に応じて応答する。行デコーダ５１，５２の選
択、非選択動作が完了してから、RAが上昇し選
択されたワード線が上昇する。RAを受けてSEが
上昇しセンスアツプ５５が活性化されて、選ばれ
たワード線上のメモリセル５４，５７の内容がリ
フレツシユされる。これでの活性化による
回路動作は終了する。が入力されるインバ
ータI3の負荷MOSTはによる活性化タイミン
グ例えばAERASにより充電されるのが通常であ
り、この充が完了しかつが活性化される、
即ち高レベルから低レベルに移行すると、レベル
変換出力CASが上昇する。CASを受けてプリチ
ヤージタイミングYP０，YP１がリセツトされる
と共に、AECASが上昇し列アドレスインバータ
の出力がアドレス入力に応じて応答する。列デコ
ーダ５６の選択、非選択動作が完了してからRE
が上昇し選択された列のデイジツト線とデータ入
出力線が接続される。REを受けてDEが上昇し、
出力アンプが活性化されてデータ入出力線にあら
われたメモリセルの情報が増幅されデータ出力端
子DATA OUTの所要のデータが得られる。
の活性化による回路動作はこれで終了する。
を活性化したままのみリセツトする
と、まずRASが下降し次いでXP０，XP１及び
XP２が上昇して系のリセツト・プリチヤー
ジ動作が行なわれ、AERAS，RA及びSEがリセ
ツトされる。このときXP１の上昇を受けてCAS
が下降し、次いでYP０，YP１が上昇して、
系のリセツト・プリチヤージ動作が行なわれ、
AERAS，RE及びDEがリセツトされる。即ち、
を活性化したままをリセツトしても
系、系共にリセツト・プリチヤージさ
れる。このとき、出力端子には第６図に示すラツ
チ・コントロール回路５９が働いて読み出したデ
ータが維持される。この機能は例えば第８図に示
す回路により得られる。系がリセツトされ
ると、節点３はMOST Ｑ１が非導通、MOST
Ｑ２が導通するため、大地電位に移行しMOST
Ｑ３及びＱ４が非導通になる。節点１及び節点２
には読み出した情報レベルが残り、ダイナミツク
好に維持された節点４及び節点５は出力バツフア
側で大地電位にリセツトされる。MOST Ｑ５〜
Ｑ１０はがリセツトされたとき、出力端子
を高インピーダンスにするコントロール回路であ
る。今の場合、は低レベルのままであるか
らMOST Ｑ６は非導通であり、節点６はREによ
りMOST Ｑ５を通して充電された電荷が残り高
レベルである。MOST Ｑ８はMOSTQ７より電
流能力を充分大きく採り、節点７は低レベルに保
たれ、MOST Ｑ９及びＱ１０は非動通であり、
節点１及び節点２のレベルに影響しない。以上よ
り出力端子に読み出したデータが維持されること
が説明される。次にはやはり活性化したま
まを活性化すると、RAS，AERAS，RA，
SEと順次上昇する一方、AERASによるが入
力されるインバータの負荷MOSTの充電が完了
するとCASが上昇し、AECASに続いてREが上
昇すると第８図で節点３が上昇し、MOST Ｑ３
及びＱ４が導通して節点１は節点４と、節点２は
節点５とそれぞれ接続され共に大地電位に移行す
る。従つて、MOST Ｑ１１及びＱ１２は非導通
になり、出力端子は高インピーダンスになる。
REに続いてDEが上昇すると、出力バツフアが活
性化され新しい選択メモリセルの情報が出力端子
にあらわれることになる。但し、この活性化にお
けるアドレス入力は意味を成さないのであらわれ
た出力データは有効には使えない。かつのとき
入力を活性化すれば、意味のない入力データ
が書き込まれてしまうので、の活性化は禁止
される。そこで第４図に示すように入力端子で
は、及びの活性化によりあらわれた読
み出しデータを維持すると共にのリセツ
ト、活性化を繰り返してリフレツシユが行なわれ
るという動作を得て、これをHIDDEN
REFRESHとし、従来使えなかつた，
のタイミングの組み合せを有効に活用している。
しかしながら現在にみられるHIDDEN
REFRESHではを高レベルに維持されること
が要求されタイミングの融通性に難点がある。
本発明の回路方式は、を活性化したまま
でをリセツト場合、系、系共リセ
ツト・プリチヤージされるのは、従来と同様であ
るが、続いてはそのままでを活性化し
た場合、系回路は動作するが系の回路
動作はリセツトされたまま動作しないことから成
る。即ち、入力のレベル変換された活性化
タイミングCASがを活性化したままを
リセツトしたときはリセツトされるがそれに続く
の活性化ではその上昇を抑えられてしまう
ことで、このとき系はリセツト状態と変わ
らず活性化動作はすべて禁止される。この場合、
デイジツト線とデータ入出力線が接続されること
はなく、更に系タイミングは系の活性化
タイミングにより駆動されるのが通常であるから
入力はの活性化によるデータ出力端子動
作に一切関係しない。本方式によると第５図の各
タイミングの波形は第７図と対応させて、第９図
に示すようになる。第４図に示す従来例での
についての制約が無くなり、本発明の回路方式に
よるHIDDEN REFRESHは第１０図に示すよう
になる。系回路の活性化動作がすべて抑え
られるのでHIDDEN REFRESH時の消費電力が
第３図のRAS ONLY REFRESHと同等に小さく
できるという利点が本発明の回路方式には更に含
まれる。
次に本発明による上記の回路方式を実現するた
めの回路について、第１１図の基本回路及びその
主要節点の波形を示す第１２図を用いて説明す
る。前述したように入力のレベル変換され
た活性化タイミングCASはMOST Ｑ１，Ｑ２及
びＱ３から成るインバータにより発生するのが通
常である。が活性化されてAERASが上昇す
るとMOST Ｑ１を通して節点１が充電される。
充分な時間を置いてが活性化されると、
MOST Ｑ３が非導通になり、MOST Ｑ２を通
してCASが上昇し始め、ブートストラツプ容量
Ｃ１Ｆにより、MOST Ｑ２が非飽和領域に駆動
されて、CASはＶDDレベルに達する。の活
性期間が終わり、リセツト期間に入るとMOST
Ｑ４のゲートに入るクロツクXP００は直ちに上
昇し、MOST Ｑ４を通して節点３を充分充電し
てからリセツト期間の内に低レベルに移行する。
節点３の上昇によりMOST Ｑ６が導通し、CAS
は大地電位に移行する。は低レベルに保た
れるとすると、MOST Ｑ５は非導通であり節点
３は高レベルに置かれ、XP００が低レベルにな
つてからなダイナミツクに維持される。次に、
は低レベルのまま再びが活性化される
と、AERASが上昇し節点１が充電されるが
MOST Ｑ６の電流能力をMOST Ｑ２より充分
大きく採ると、節点３は高レベルのままであるか
らCASは上昇できない。即ち、系の回路の
活性化動作がすべて抑えられるという要請が充た
される。HIDDEN REFRESHでの，の
タイミングにおいてMOST Ｑ４〜Ｑ６の回路は
第９図のタイミング条件及び第１０図に示す動作
モードを実現するがこの回路はをリセツト
し、次いで活性化する間の他のすべてのの
タイミング条件について影響を与えないことは第
１３図により説明される。他ののタイミン
グ条件としてはがリセツトされる場合に限
られ、この場合通常第１３図に示す時間t1，t2に
ついて最小値の規格制限が加えられる。これから
わかるようにXP００が低レベルに移行してから
が高レベルにある期間は少なくとも時間t2は
保証される。第１１図の回路でXP００が低レベ
ルになつてからはMOST Ｑ４は非導通で節点３
はダイナミツクに高レベルが維持される状態とな
りが高レベルになつてMOST Ｑ５が導通す
ると節点３は直ちに放電され、大地電位に至る。
この結果MOST Ｑ６が非導通になると、CASに
影響することはなくなり、次の系回路活性
化に対応できる。節点３の放電に必要な時間t2は
通常保証されている。
以上より第１１図に示す本発明による基本回路
の回路が説明されたが具体的な実施例を第１４図
に主要節点の動作波形を第１５図に示す。
が入力されるインバータに本発明の回路を適用
し、これに必要な系タイミングの発生回路
を加えて示したもので出力回路は第８図に示すよ
うにリードサイクルでアクセス動作完了後、
がリセツトされない限り出力端子に有効な
データが維持される構成とする。，共
にリセツトの状態からまずが活性化される
と、RASがMOST Ｑ２を通し、ブートストラツ
プ容量Ｃ１ＦによりＶDDレベルまで上昇する。
RASを受けて、節点３が（ＶDD−閾値電圧）レ
ベルまで上昇し、MOST Ｑ８の電流能力を
MOST Ｑ７より充分大きく採ることにより、XP
０がＶDDレベルから低レベルに移行する。一方
RASを受けて、RAS１がＶDDレベルまで上昇し
以後、系の活性動作が行なわれる。RAS１
の上昇によりMOST Ｑ２６を通して、節点１５
が（ＶDD−閾値電圧）レベルまで上昇し、
が活性化されるのとRAS１を受ける遅延回路の
出力である節点１８が大地電位に移行するのとで
遅い方を待つて即ち、MOST Ｑ２８及びＱ２９
が共に非導通になつてからCASが上昇する。
MOST Ｑ２７を通してブートストラツプ容量Ｃ
１５ＦによりCASはＶDDレベルに達する。CAS
を受けて系の活性動作が行なわれリードサ
イクルとする出力端子に有効なデータがあらわれ
る。その状態では活性化したままをリ
セツトするとRASが低レベルに続いて節点３が
大地電位に移行する。MOST Ｑ８が非導通とな
り、XP０がMOST Ｑ７を通して上昇し、ブート
ストラツプ容量Ｃ４ＦによりＶDDレベルに達す
る。XP０の上昇を受けXP００がMOST Ｑ１８
を通して上昇し、ブートストラツプ容量Ｃ１０Ｆ
によりXP００はXP０と同期した波形を示しやは
りＶDDレベルに至る。XP００を受けて、MOST
Ｑ２０〜Ｑ２５の回路が動作し、節点１４が上昇
するとMOST Ｑ１７及びＱ１９が導通し、XP０
０は大地電位に至る。即ち、MOST Ｑ２０〜Ｑ
２５の回路の動作期間だけXP００はＶDDに等し
い高レベルに保たれる。MOST Ｑ３５を通し節
点１９は（ＶDD−閾値電圧）レベルに充電され
る。MOST Ｑ３５だけではXP００が大地電位に
移行してから節点１９がダイナミツクに維持され
る高レベルとなりこの状態の期間が長いとレベル
が減衰してしまう危険性があるのでバツクアプと
して電流能力の小さいゲートがXP０のMOST Ｑ
３７が添えてある。はリセツトされていな
いので出力端子には有効データがそのまま維持さ
れる。この後はやはり活性化したままで
を活性化すると前述と同様にRAS系の活性
動作が行なわれ指定した行アドレス入力に対応す
るワード線上のメモリセルの内容がリフレツシユ
される。RAS１の上昇を受け節点１５は（ＶDD
−閾値電圧）レベルに上昇するが節点１９も（Ｖ
DD−閾値電圧）レベルに維持されており、
MOST Ｑ３４の電流能力はMOST Ｑ２７より
充分大きいのでCASは上昇できず低レベルに保
たれる。従つて系の活性動作はすべて禁止
され入力によりリフレツシユ動作だけが行
なわれることになる。入力を低レベルに保
つ限り、出力端子にはそのまま有効データが維持
され入力のリセツト活性化を繰り返しても
系以外の回路はリセツト状態にあつて全く
動作せずリフレツシユが次々に行なわれる。この
結果第１０図に示すHIDDEN REFRESHが実現
できる。
以上述べたように本発明によれば及び
を順次活性化し、選択メモリセルについて
の所要動作が完了した後、を活性化したま
までをリセツトし必要なリセツト時間の後
を活性するときによる活性化動作がす
べて禁止されデータ出力端子には前記所要動作完
了時点の状態がそのまま維持される機能を特徴と
する回路方式が得られ、更にドレインが入
力のレベル変換出力であるCRS、ゲートが第１
節点、ソースが大地電位に接続されるMOST Ｑ
１、ドレインがＶDD、ゲートが系のワンシ
ヨツト・プリチヤージ・クロツクソースが第１節
点に接続されるMOST Ｑ２、ドレインが第１節
点、ゲートが入力、ソースが大地電位に接
続されるMOST Ｑ３から構成される回路をCAS
を発生するインバータに加えることにより、上記
の機能を実現である。
【図面の簡単な説明】
第１図ないし第３図は２クロツク方式のRAM
における一般的な入出力タイミングを示す図であ
り、第１図はリードサイクル、ライトサイクル、
第２図はページモードサイクル、第３図はRAS
ONLY REFRESHである。第４図はHIDDEN
REFRESHの従来の入出力タイミングである。第
５図ないし第８図はそれぞれ２クロツク方式の
RAMについて従来一般的であるタイミング発生
回路の構成を示す図、回路ブロツク図、タイミン
グ波形図、および出力コントロール回路図であ
る。第９図は本発明の回路方式によるタイミング
波形図、第１０図は本発明の回路方式による
HIDDEN REFRESHの入出力タイミングを示す
図、第１１図は本発明の基本回路図であり、第１
２図はその動作波形図、第１３図は本発明の回路
が，のすべてのタイミングの組み合せ
について有効であることの説明図、第１４図は本
発明の回路を適用した具体的な実施例を示す図、
第１５図はその動作波形図である。 図中の符号、Ｑ１〜Ｑ３７……MOSトランジ
スタ、Ｃ１Ｆ〜Ｃ１５Ｆ……ブートストラツプ容
量。

Claims (1)

    【特許請求の範囲】
  1. １ 行ストローブ信号及び列ストローブ信号を順
    序をとつて入力するストローブ入力手段を有し、
    行ストローブ信号の活性化で行アドレス入力を保
    持し、選択されたワード線に接続されたメモリセ
    ルのリフレツシユを行ない、列ストローブ信号の
    活性化で列アドレス入力を保持し、選択メモリセ
    ルへの書き込み、或いは選択メモリセルからの読
    み出しを行なう機能を有するダイナミツク・ラン
    ダム・アクセス・メモリにおいて、行ストローブ
    信号及び列ストローブ信号を順序をとつて活性化
    し、選択メモリセルについての所要動作が完了し
    た後、列ストローブ信号を活性化したままで、行
    ストローブ信号をリセツトし、必要なリセツト時
    間の後、行ストローブ信号を活性化するとき列ス
    トローブ信号による活性化動作をすべて禁止し、
    書き込み制御信号、データ入力信号が入力される
    回路の活性化動作を禁止し、書き込み制御信号、
    データ入力信号の状態に関係なく、データ出力端
    子に前記所要動作の完了時点の状態をそのまま維
    持するようにしたことを特徴とする半導体回路。
JP4067179A 1979-04-04 1979-04-04 Semiconductor circuit Granted JPS55132595A (en)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP4067179A JPS55132595A (en) 1979-04-04 1979-04-04 Semiconductor circuit
EP80101776A EP0017228B1 (en) 1979-04-04 1980-04-03 Memory device
DE8080101776T DE3068493D1 (en) 1979-04-04 1980-04-03 Memory device
US06/137,333 US4322825A (en) 1979-04-04 1980-04-04 Flexible hidden refresh memory circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4067179A JPS55132595A (en) 1979-04-04 1979-04-04 Semiconductor circuit

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Publication Number Publication Date
JPS55132595A JPS55132595A (en) 1980-10-15
JPS6235194B2 true JPS6235194B2 (ja) 1987-07-31

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ID=12586981

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4067179A Granted JPS55132595A (en) 1979-04-04 1979-04-04 Semiconductor circuit

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US (1) US4322825A (ja)
EP (1) EP0017228B1 (ja)
JP (1) JPS55132595A (ja)
DE (1) DE3068493D1 (ja)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220070593A (ko) * 2020-11-23 2022-05-31 주식회사 한화 위험 반경을 기반으로 뇌관 발파를 제어하는 장치 및 그 방법

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