JPH1115641A - 冗長２進加算器を用いた乗算装置 - Google Patents
冗長２進加算器を用いた乗算装置Info
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- JPH1115641A JPH1115641A JP16573397A JP16573397A JPH1115641A JP H1115641 A JPH1115641 A JP H1115641A JP 16573397 A JP16573397 A JP 16573397A JP 16573397 A JP16573397 A JP 16573397A JP H1115641 A JPH1115641 A JP H1115641A
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Abstract
(57)【要約】
【課題】 高速の乗算装置を提供する。
【解決手段】 乗数データを複数ビット毎にエンコード
するための乗数エンコード手段１００と、乗数エンコー
ド結果と被乗数データとから部分積を各ビットの符号が
反転していない２進数表現で生成するための第１の部分
積生成手段１１０と、乗数エンコード結果と被乗数デー
タとから部分積を各ビットの符号が反転している２進数
表現で生成するための第２の部分積生成手段１１１と、
第１及び第２の部分積生成手段において生成された複数
の部分積から複数の冗長２進数データを生成するための
第１の部分積加算手段１２０と、該第１の部分積加算手
段から出力される複数の冗長２進数データの加算結果と
して１つの冗長２進数データを出力するための第２の部
分積加算手段１３０と、該第２の部分積加算手段から出
力される冗長２進数データを２進数データに変換するた
めの冗長２進・２進変換手段１４０とを設ける。
するための乗数エンコード手段１００と、乗数エンコー
ド結果と被乗数データとから部分積を各ビットの符号が
反転していない２進数表現で生成するための第１の部分
積生成手段１１０と、乗数エンコード結果と被乗数デー
タとから部分積を各ビットの符号が反転している２進数
表現で生成するための第２の部分積生成手段１１１と、
第１及び第２の部分積生成手段において生成された複数
の部分積から複数の冗長２進数データを生成するための
第１の部分積加算手段１２０と、該第１の部分積加算手
段から出力される複数の冗長２進数データの加算結果と
して１つの冗長２進数データを出力するための第２の部
分積加算手段１３０と、該第２の部分積加算手段から出
力される冗長２進数データを２進数データに変換するた
めの冗長２進・２進変換手段１４０とを設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、冗長２進加算器を
用いた乗算装置に関するものである。
用いた乗算装置に関するものである。
【０００２】
【従来の技術】従来の冗長２進加算器を用いた乗算装置
は、ブースのアルゴリズムに応じて部分積を生成し、部
分積の加算を冗長２進加算器にて行い、冗長２進数で表
現された部分積の最終和を２進数へ変換して出力する構
成をとる。このうち冗長２進加算器として、冗長２進数
表現を符号ビットと絶対値ビットとの２ビットで表現し
て加算を行うものと、冗長２進数表現を値「１」の重み
を持つビットと値「−１」の重みを持つビットとの２ビ
ットで表現して加算を行うものとが提案されている。例
えば、特開昭６３−１８２７３９号公報及び特開平６−
２１４７５５号公報参照。
は、ブースのアルゴリズムに応じて部分積を生成し、部
分積の加算を冗長２進加算器にて行い、冗長２進数で表
現された部分積の最終和を２進数へ変換して出力する構
成をとる。このうち冗長２進加算器として、冗長２進数
表現を符号ビットと絶対値ビットとの２ビットで表現し
て加算を行うものと、冗長２進数表現を値「１」の重み
を持つビットと値「−１」の重みを持つビットとの２ビ
ットで表現して加算を行うものとが提案されている。例
えば、特開昭６３−１８２７３９号公報及び特開平６−
２１４７５５号公報参照。
【０００３】
【発明が解決しようとする課題】特開昭６３−１８２７
３９号公報に記載の第１の従来例では、部分積を生成す
る際に各ビットの符号が互いに異なるような部分積をペ
アで生成することにより最初の部分積加算を高速に行っ
ている。しかしながら、一方の部分積の符号に応じて他
方の部分積の符号を逆にするような論理回路を必要とす
るという問題があった。
３９号公報に記載の第１の従来例では、部分積を生成す
る際に各ビットの符号が互いに異なるような部分積をペ
アで生成することにより最初の部分積加算を高速に行っ
ている。しかしながら、一方の部分積の符号に応じて他
方の部分積の符号を逆にするような論理回路を必要とす
るという問題があった。
【０００４】また、特開平６−２１４７５５号公報に記
載の第２の従来例では、乗算装置を構成する冗長２進加
算器が、値「０」の表現として、値「１」の重みを持つ
ビットと値「−１」の重みを持つビットとが両方とも立
つという表現を禁止しているために、数表現変換手段を
必要とするという問題があった。
載の第２の従来例では、乗算装置を構成する冗長２進加
算器が、値「０」の表現として、値「１」の重みを持つ
ビットと値「−１」の重みを持つビットとが両方とも立
つという表現を禁止しているために、数表現変換手段を
必要とするという問題があった。
【０００５】すなわち、双方の例とも部分積生成から部
分積加算を実行するまでに前準備を行う手段を必要とし
ていた。
分積加算を実行するまでに前準備を行う手段を必要とし
ていた。
【０００６】したがって、本発明の目的は、上記前準備
のための手段を不必要とする構成を採ることにより、乗
算処理の高速化を達成することにある。
のための手段を不必要とする構成を採ることにより、乗
算処理の高速化を達成することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明の乗算装置は、部分積加算手段において、乗
数エンコード結果の符号と同一の符号重みを持つ２つの
部分積と、乗数エンコード結果の符号とは逆の符号重み
を持つ２つの部分積との加算を行い、１つの冗長２進数
データを加算結果として出力することとしたものであ
る。
に、本発明の乗算装置は、部分積加算手段において、乗
数エンコード結果の符号と同一の符号重みを持つ２つの
部分積と、乗数エンコード結果の符号とは逆の符号重み
を持つ２つの部分積との加算を行い、１つの冗長２進数
データを加算結果として出力することとしたものであ
る。
【０００８】
【発明の実施の形態】図１は、本発明に係る乗算装置の
構成例を示すブロック図である。図１において、１００
はブースのアルゴリズムにより乗数をエンコードするた
めの乗数エンコード手段である。１１０は乗数エンコー
ド手段１００の出力と被乗数とから各ビットの符号が反
転していない２進数表現で出力するための第１の部分積
生成手段である。１１１は乗数エンコード手段１００の
出力と被乗数とから各ビットの符号が反転している２進
数表現で出力するための第２の部分積生成手段である。
１２０は第１の部分積生成手段１００で生成された部分
積のうち２つと、第２の部分積生成手段１１１で生成さ
れた部分積のうち２つとの加算を行い、１つの冗長２進
数データを加算結果として出力するための手段を複数有
する第１の部分積加算手段である。１３０は第１の部分
積加算手段１２０の出力と、第１の部分積加算手段１２
０で足し込むことのできなかった第１の部分積生成手段
１１０の補正項ＫＨと、第２の部分積生成手段１１１の
補正項ＪＨとから冗長２進数表現の積を求めるための第
２の部分積加算手段である。１４０は第２の部分積加算
手段１３０により求められた冗長２進数表現の積を２進
数表現の積に変換するための冗長２進・２進変換手段で
ある。
構成例を示すブロック図である。図１において、１００
はブースのアルゴリズムにより乗数をエンコードするた
めの乗数エンコード手段である。１１０は乗数エンコー
ド手段１００の出力と被乗数とから各ビットの符号が反
転していない２進数表現で出力するための第１の部分積
生成手段である。１１１は乗数エンコード手段１００の
出力と被乗数とから各ビットの符号が反転している２進
数表現で出力するための第２の部分積生成手段である。
１２０は第１の部分積生成手段１００で生成された部分
積のうち２つと、第２の部分積生成手段１１１で生成さ
れた部分積のうち２つとの加算を行い、１つの冗長２進
数データを加算結果として出力するための手段を複数有
する第１の部分積加算手段である。１３０は第１の部分
積加算手段１２０の出力と、第１の部分積加算手段１２
０で足し込むことのできなかった第１の部分積生成手段
１１０の補正項ＫＨと、第２の部分積生成手段１１１の
補正項ＪＨとから冗長２進数表現の積を求めるための第
２の部分積加算手段である。１４０は第２の部分積加算
手段１３０により求められた冗長２進数表現の積を２進
数表現の積に変換するための冗長２進・２進変換手段で
ある。
【０００９】以上のように構成された乗算装置の動作を
説明する。まず、被乗数Ｘ［１５：０］と乗数Ｙ［１
５：０］とは、各々２の補数体系で表現された１６ビッ
トの２進数である。初めに乗数は２次のブースのアルゴ
リズムを用いて乗数エンコード手段１００によってエン
コードされる。第１の部分積生成手段１１０は、乗数エ
ンコード手段１００のエンコード結果が零以外の任意の
正の数である場合には被乗数の任意数倍を出力し、乗数
エンコード手段１００のエンコード結果が零以外の任意
の負の数である場合には被乗数の任意数倍に対して、各
ビットの論理反転を出力しかつ２の補数化のための補正
項を部分積の最下位ビットの位置に出力し、乗数エンコ
ード手段１００のエンコード結果が零の場合には各ビッ
トに０を出力することにより、乗数エンコード手段１０
０のエンコード結果の符号に対して、同一の符号重みを
持つように被乗数Ｘから部分積を生成する。第２の部分
積生成手段１１１は、乗数エンコード手段１００のエン
コード結果が零以外の任意の正の数である場合には被乗
数の任意数倍に対して、各ビットの論理反転を出力しか
つ２の補数化のための補正項を部分積の最下位ビットの
位置に出力し、乗数エンコード手段１００のエンコード
結果が零以外の任意の負の数である場合には被乗数の任
意数倍を出力し、乗数エンコード手段１００のエンコー
ド結果が零の場合には各ビットに０を出力することによ
り、乗数エンコード手段１００のエンコード結果の符号
に対して、逆の符号重みを持つように被乗数Ｘから部分
積を生成する。
説明する。まず、被乗数Ｘ［１５：０］と乗数Ｙ［１
５：０］とは、各々２の補数体系で表現された１６ビッ
トの２進数である。初めに乗数は２次のブースのアルゴ
リズムを用いて乗数エンコード手段１００によってエン
コードされる。第１の部分積生成手段１１０は、乗数エ
ンコード手段１００のエンコード結果が零以外の任意の
正の数である場合には被乗数の任意数倍を出力し、乗数
エンコード手段１００のエンコード結果が零以外の任意
の負の数である場合には被乗数の任意数倍に対して、各
ビットの論理反転を出力しかつ２の補数化のための補正
項を部分積の最下位ビットの位置に出力し、乗数エンコ
ード手段１００のエンコード結果が零の場合には各ビッ
トに０を出力することにより、乗数エンコード手段１０
０のエンコード結果の符号に対して、同一の符号重みを
持つように被乗数Ｘから部分積を生成する。第２の部分
積生成手段１１１は、乗数エンコード手段１００のエン
コード結果が零以外の任意の正の数である場合には被乗
数の任意数倍に対して、各ビットの論理反転を出力しか
つ２の補数化のための補正項を部分積の最下位ビットの
位置に出力し、乗数エンコード手段１００のエンコード
結果が零以外の任意の負の数である場合には被乗数の任
意数倍を出力し、乗数エンコード手段１００のエンコー
ド結果が零の場合には各ビットに０を出力することによ
り、乗数エンコード手段１００のエンコード結果の符号
に対して、逆の符号重みを持つように被乗数Ｘから部分
積を生成する。
【００１０】第１の部分積生成手段１１０により生成さ
れた部分積と第２の部分積生成手段１１１により生成さ
れた部分積とは、第１の部分積生成手段１１０の補正項
ＫＨと第２の部分積生成手段１１１の補正項ＪＨとを除
き第１の部分積加算手段１２０に入力される。第１の部
分積加算手段１２０は、各ビット毎に２つの正の重みを
持つデータと２つの負の重みを持つデータとを足し込
み、その加算結果を２つの冗長２進数データＬ［２２：
０］及びＭ［３０：６］として出力する。
れた部分積と第２の部分積生成手段１１１により生成さ
れた部分積とは、第１の部分積生成手段１１０の補正項
ＫＨと第２の部分積生成手段１１１の補正項ＪＨとを除
き第１の部分積加算手段１２０に入力される。第１の部
分積加算手段１２０は、各ビット毎に２つの正の重みを
持つデータと２つの負の重みを持つデータとを足し込
み、その加算結果を２つの冗長２進数データＬ［２２：
０］及びＭ［３０：６］として出力する。
【００１１】第２の部分積加算手段１３０は、第１の部
分積加算手段１２０の出力データＬ［２２：０］及びＭ
［３０：６］と、第１の部分積生成手段１１０の出力で
ある補正項ＫＨと、第２の部分積生成手段１１１の出力
である補正項ＪＨとを足し込んで、その加算結果Ｎ［３
１：０］を冗長２進数表現で出力する。
分積加算手段１２０の出力データＬ［２２：０］及びＭ
［３０：６］と、第１の部分積生成手段１１０の出力で
ある補正項ＫＨと、第２の部分積生成手段１１１の出力
である補正項ＪＨとを足し込んで、その加算結果Ｎ［３
１：０］を冗長２進数表現で出力する。
【００１２】冗長２進・２進変換手段１４０を構成する
ＰＧ生成手段１５０は、第２の部分積加算手段１３０の
出力Ｎ［３１：０］から各ビット毎にキャリー生成関数
Ｇ［３１：０］とキャリー伝播関数Ｐ［３１：０］とを
生成し出力する。冗長２進・２進変換手段１４０を構成
する最終加算手段１６０は、ＰＧ生成手段１５０の出力
Ｇ［３１：０］及びＰ［３１：０］から、被乗数Ｘ［１
５：０］と乗数Ｙ［１５：０］との積Ｚ［３１：０］を
求める。
ＰＧ生成手段１５０は、第２の部分積加算手段１３０の
出力Ｎ［３１：０］から各ビット毎にキャリー生成関数
Ｇ［３１：０］とキャリー伝播関数Ｐ［３１：０］とを
生成し出力する。冗長２進・２進変換手段１４０を構成
する最終加算手段１６０は、ＰＧ生成手段１５０の出力
Ｇ［３１：０］及びＰ［３１：０］から、被乗数Ｘ［１
５：０］と乗数Ｙ［１５：０］との積Ｚ［３１：０］を
求める。
【００１３】図２は、図１中の乗数エンコード手段１０
０の内部構成を示すブロック図である。図２中の２００
は１エンコード結果当たりの回路を示す。乗数は２次の
ブースのアルゴリズムによりエンコードされる。エンコ
ード結果ＢＥiは−２，−１，０，１，２の５つの値を
とり、値「１」であることを示す１Ｅiと、値「２」で
あることを示す２Ｅiと、負のときに１が立つことによ
り符号を示すＳＥiとの３ビットで表現される。ただ
し、ＮＳＥiは、ＳＥiの反転信号であって、部分積を生
成する際に使用される。ここで、ｉは０，２，４，６，
８，１０，１２，１４であり、Ｙ-1は０である。
０の内部構成を示すブロック図である。図２中の２００
は１エンコード結果当たりの回路を示す。乗数は２次の
ブースのアルゴリズムによりエンコードされる。エンコ
ード結果ＢＥiは−２，−１，０，１，２の５つの値を
とり、値「１」であることを示す１Ｅiと、値「２」で
あることを示す２Ｅiと、負のときに１が立つことによ
り符号を示すＳＥiとの３ビットで表現される。ただ
し、ＮＳＥiは、ＳＥiの反転信号であって、部分積を生
成する際に使用される。ここで、ｉは０，２，４，６，
８，１０，１２，１４であり、Ｙ-1は０である。
【００１４】図３は、図１中の第１の部分積生成手段１
１０の内部構成を示すブロック図である。図３中の３０
０は１ビット当たりの回路を示し、３０１は補正項を生
成するための回路を示している。エンコード結果が正の
場合には被乗数がそのまま選択され、負の場合には被乗
数のビット反転が選択される。複合ゲートはエンコード
結果が１か−１の場合には各々のビットの選択値を出力
し、エンコード結果が２か−２の場合には１ビット下位
の選択値を出力し、エンコード結果が０の場合には０を
出力する。複合ゲートの出力が、生成される部分積のビ
ットｎの出力１ＰＰＯｎになる。２の補数化のための補
正項１ＰＰＨは、制御信号ＮＳＥiと２Ｅiと１Ｅiとの
各々の否定の論理積をとることにより生成される。これ
はエンコード結果が−１か−２のときに成り立ち、生成
する部分積の最下位ビットの位置に出力される。
１０の内部構成を示すブロック図である。図３中の３０
０は１ビット当たりの回路を示し、３０１は補正項を生
成するための回路を示している。エンコード結果が正の
場合には被乗数がそのまま選択され、負の場合には被乗
数のビット反転が選択される。複合ゲートはエンコード
結果が１か−１の場合には各々のビットの選択値を出力
し、エンコード結果が２か−２の場合には１ビット下位
の選択値を出力し、エンコード結果が０の場合には０を
出力する。複合ゲートの出力が、生成される部分積のビ
ットｎの出力１ＰＰＯｎになる。２の補数化のための補
正項１ＰＰＨは、制御信号ＮＳＥiと２Ｅiと１Ｅiとの
各々の否定の論理積をとることにより生成される。これ
はエンコード結果が−１か−２のときに成り立ち、生成
する部分積の最下位ビットの位置に出力される。
【００１５】図４は、図１中の第２の部分積生成手段１
１１の内部構成を示すブロック図である。図４中の３０
０は１ビット当たりの回路を示し、３０１は補正項を生
成するための回路を示している。エンコード結果が負の
場合には被乗数がそのまま選択され、正の場合には被乗
数のビット反転が選択される。複合ゲートはエンコード
結果が１か−１の場合には各々のビットの選択値を出力
し、エンコード結果が２か−２の場合には１ビット下位
の選択値を出力し、エンコード結果が０の場合には０を
出力する。複合ゲートの出力が、生成される部分積のビ
ットｎの出力２ＰＰＯｎになる。２の補数化のための補
正項２ＰＰＨは、制御信号ＳＥiと２Ｅiと１Ｅiとの各
々の否定の論理積をとることにより生成される。これは
エンコード結果が１か２のときに成り立ち、生成する部
分積の最下位ビットの位置に出力される。
１１の内部構成を示すブロック図である。図４中の３０
０は１ビット当たりの回路を示し、３０１は補正項を生
成するための回路を示している。エンコード結果が負の
場合には被乗数がそのまま選択され、正の場合には被乗
数のビット反転が選択される。複合ゲートはエンコード
結果が１か−１の場合には各々のビットの選択値を出力
し、エンコード結果が２か−２の場合には１ビット下位
の選択値を出力し、エンコード結果が０の場合には０を
出力する。複合ゲートの出力が、生成される部分積のビ
ットｎの出力２ＰＰＯｎになる。２の補数化のための補
正項２ＰＰＨは、制御信号ＳＥiと２Ｅiと１Ｅiとの各
々の否定の論理積をとることにより生成される。これは
エンコード結果が１か２のときに成り立ち、生成する部
分積の最下位ビットの位置に出力される。
【００１６】図５は、図１の乗算装置における乗算処理
を説明するための図である。図５中においてデータを示
す記号の上に傍線が引いてあるものは、負の重みを持っ
ていることを示している。第２の部分積生成手段１１１
の生成する部分積の最上位ビットをそれぞれペアとなる
第１の部分積生成手段１１０の生成する部分積の最上位
ビットの位置まで符号拡張し、それぞれの補正項を図５
に示すように配置する。すると、各ビット毎に負の重み
を持つ２つを上限とするデータと正の重みを持つ２つを
上限とするデータとの組み合わせに分けることができ
る。ここで、ビット０に加えられる値「１」は冗長２進
数データから２進数データへのデータ変換を行う際に負
の重みのデータの２の補数をとるために必要となる補正
項である。
を説明するための図である。図５中においてデータを示
す記号の上に傍線が引いてあるものは、負の重みを持っ
ていることを示している。第２の部分積生成手段１１１
の生成する部分積の最上位ビットをそれぞれペアとなる
第１の部分積生成手段１１０の生成する部分積の最上位
ビットの位置まで符号拡張し、それぞれの補正項を図５
に示すように配置する。すると、各ビット毎に負の重み
を持つ２つを上限とするデータと正の重みを持つ２つを
上限とするデータとの組み合わせに分けることができ
る。ここで、ビット０に加えられる値「１」は冗長２進
数データから２進数データへのデータ変換を行う際に負
の重みのデータの２の補数をとるために必要となる補正
項である。
【００１７】図６は、図１中の第１の部分積加算手段１
２０の内部構成を示すブロック図である。図６中の６０
０は４データ入力１データ出力の第１冗長２進加算器で
あって、加算結果を冗長２進表現で出力する。
２０の内部構成を示すブロック図である。図６中の６０
０は４データ入力１データ出力の第１冗長２進加算器で
あって、加算結果を冗長２進表現で出力する。
【００１８】図７は、第１冗長２進加算器６００の内部
構成を示すブロック図である。図７において、７００は
正負判定手段、７０１は準中間キャリー生成手段、７０
２は準中間和生成手段、７０３は和生成手段である。図
８は、同第１冗長２進加算器６００の詳細構成を示す回
路図である。ここで、ＺＳiは出力和Ｚiの符号ビットで
あり、ＺＡiは出力和Ｚiの絶対値ビットである。
構成を示すブロック図である。図７において、７００は
正負判定手段、７０１は準中間キャリー生成手段、７０
２は準中間和生成手段、７０３は和生成手段である。図
８は、同第１冗長２進加算器６００の詳細構成を示す回
路図である。ここで、ＺＳiは出力和Ｚiの符号ビットで
あり、ＺＡiは出力和Ｚiの絶対値ビットである。
【００１９】図９に中間和及び図７中のＷi，Ｖi，Ｑi
の選択則を示す。中間和は−２〜＋２の値をとる。この
とき１桁下位の値が正の値を取らないか負の値を取らな
いかによって、中間和を表現するＣi，Ｓiを図９に示す
ように選択する。
の選択則を示す。中間和は−２〜＋２の値をとる。この
とき１桁下位の値が正の値を取らないか負の値を取らな
いかによって、中間和を表現するＣi，Ｓiを図９に示す
ように選択する。
【００２０】図１０に入力データの組み合わせによる中
間和の値を示す。
間和の値を示す。
【００２１】図１１にＷiの選択則を示す。図１１中の
ハッチングを施してある領域は、Ｗiが１のとき中間和
が正でないことを示している。図７中の正負判定手段７
００は、図１１の選択則を満たすように回路が組まれ
る。
ハッチングを施してある領域は、Ｗiが１のとき中間和
が正でないことを示している。図７中の正負判定手段７
００は、図１１の選択則を満たすように回路が組まれ
る。
【００２２】図１２にＶiの選択則を示す。ＶiはＷiと
Ｃiとの和で定義される。図９に従ってＶiの選択則を見
ると、ハッチング領域ではＶiは値「１」を取ることが
分かる。更に、中間和が値「±１」を取る場合にはＷi-
1の値によってＣiの値が選択されることが分かる。右下
向きのハッチング領域は、Ｗi-1の値が「１」のときに
Ｖiが値「１」を取る領域を示している。図７中の準中
間キャリー生成手段７０１は、図１２の選択則を満たす
ように回路が組まれる。
Ｃiとの和で定義される。図９に従ってＶiの選択則を見
ると、ハッチング領域ではＶiは値「１」を取ることが
分かる。更に、中間和が値「±１」を取る場合にはＷi-
1の値によってＣiの値が選択されることが分かる。右下
向きのハッチング領域は、Ｗi-1の値が「１」のときに
Ｖiが値「１」を取る領域を示している。図７中の準中
間キャリー生成手段７０１は、図１２の選択則を満たす
ように回路が組まれる。
【００２３】図１３にＱiの選択則を示す。Ｑiは１桁下
位のＷi-1からＳiを引いたもので定義される。図９に示
してあるように、ＳiはＷi-1が１のとき値「１」か
「０」を取り、Ｗi-1が０のとき値「−１」か「０」を
取る。そこで、Ｑiの選択則を示すと図１３のようにな
る。図７中の準中間和生成手段７０２は、図１３の選択
則を満たすように回路が組まれる。
位のＷi-1からＳiを引いたもので定義される。図９に示
してあるように、ＳiはＷi-1が１のとき値「１」か
「０」を取り、Ｗi-1が０のとき値「−１」か「０」を
取る。そこで、Ｑiの選択則を示すと図１３のようにな
る。図７中の準中間和生成手段７０２は、図１３の選択
則を満たすように回路が組まれる。
【００２４】図１４に出力和の選択則を示す。出力和Ｚ
iは、Ｓiと１桁下位のＣi-1との和で定義される。ここ
で、ＱiとＶiの定義から、Ｚiは１桁下位のＶi-1からＱ
iを引くことによっても求められることが分かる。そこ
で、Ｚiの選択則を示すと図１４のようになる。図７中
の和生成手段７０３は、図１４の選択則を満たすように
回路が組まれる。
iは、Ｓiと１桁下位のＣi-1との和で定義される。ここ
で、ＱiとＶiの定義から、Ｚiは１桁下位のＶi-1からＱ
iを引くことによっても求められることが分かる。そこ
で、Ｚiの選択則を示すと図１４のようになる。図７中
の和生成手段７０３は、図１４の選択則を満たすように
回路が組まれる。
【００２５】以上の正負判定手段７００と準中間和生成
手段７０１と準中間キャリー生成手段７０２と和生成手
段７０３との回路が共通の部分を共有するように第１冗
長２進加算器６００を組むと、図８の回路図になる。
手段７０１と準中間キャリー生成手段７０２と和生成手
段７０３との回路が共通の部分を共有するように第１冗
長２進加算器６００を組むと、図８の回路図になる。
【００２６】図１５は、図１中の第２の部分積加算手段
１３０の内部構成を示すブロック図である。第２冗長２
進加算器９００をツリー構成に組むことによって構成さ
れている。なお、第２冗長２進加算器９００は、第１の
従来例にて示されているものと同等の構成で実現可能で
ある。
１３０の内部構成を示すブロック図である。第２冗長２
進加算器９００をツリー構成に組むことによって構成さ
れている。なお、第２冗長２進加算器９００は、第１の
従来例にて示されているものと同等の構成で実現可能で
ある。
【００２７】図１６は、図１中の冗長２進・２進変換手
段１４０を構成するＰＧ生成手段１５０の内部構成を示
すブロック図である。図１６中の１０００は、１ビット
当たりの回路を示している。１ビット下位の符号ビット
の反転と絶対値ビットとの論理積によってキャリー生成
関数Ｇを生成し、１ビット下位の符号ビットの反転と絶
対値ビットとの論理和によってキャリー伝播関数Ｐを生
成している。ここで符号ビットの反転を取ることにより
冗長２進数における負の重みを持つビットの２の補数を
取っているが、その際の補正項は図５に示しているビッ
ト０の値「１」によって足し込まれている。
段１４０を構成するＰＧ生成手段１５０の内部構成を示
すブロック図である。図１６中の１０００は、１ビット
当たりの回路を示している。１ビット下位の符号ビット
の反転と絶対値ビットとの論理積によってキャリー生成
関数Ｇを生成し、１ビット下位の符号ビットの反転と絶
対値ビットとの論理和によってキャリー伝播関数Ｐを生
成している。ここで符号ビットの反転を取ることにより
冗長２進数における負の重みを持つビットの２の補数を
取っているが、その際の補正項は図５に示しているビッ
ト０の値「１」によって足し込まれている。
【００２８】図１７は、図１中の冗長２進・２進変換手
段１４０を構成する最終加算手段１６０の内部構成を示
すブロック図である。最終加算手段１６０は、ＰＧ生成
手段１５０の出力であるキャリー生成関数Ｇとキャリー
伝播関数Ｐとからキャリールックアヘッド加算器（ＣＬ
Ａ）を用いて被乗数と乗数との積を求めている。図１７
中の１１００は８ビットＣＬＡである。図１８は、１個
の８ビットＣＬＡの詳細構成を示す回路図である。図１
８中の１２００は４ビットＣＬＡであり、その回路を示
している。
段１４０を構成する最終加算手段１６０の内部構成を示
すブロック図である。最終加算手段１６０は、ＰＧ生成
手段１５０の出力であるキャリー生成関数Ｇとキャリー
伝播関数Ｐとからキャリールックアヘッド加算器（ＣＬ
Ａ）を用いて被乗数と乗数との積を求めている。図１７
中の１１００は８ビットＣＬＡである。図１８は、１個
の８ビットＣＬＡの詳細構成を示す回路図である。図１
８中の１２００は４ビットＣＬＡであり、その回路を示
している。
【００２９】以上のとおり、図１に示した乗算装置を採
用することにより、第１の従来例に対し部分積を生成す
る際にペアとなる部分積の符号から他方の部分積の各ビ
ットの符号が互いに逆にするような論理回路が不要にな
り、乗算を高速化できると共にＰＧ生成分に相当する回
路を削減できる。
用することにより、第１の従来例に対し部分積を生成す
る際にペアとなる部分積の符号から他方の部分積の各ビ
ットの符号が互いに逆にするような論理回路が不要にな
り、乗算を高速化できると共にＰＧ生成分に相当する回
路を削減できる。
【００３０】図１９は、本発明に係る乗算装置の他の構
成例を示すブロック図である。図１９の例は、第１の部
分積加算手段１７０と第２の部分積加算手段１８０とが
第３冗長２進加算器によって構成されるものであり、該
第３冗長２進加算器は値「１」の重みを持つビットと値
「−１」の重みを持つビットとの２ビットで表現される
冗長２進数を出力する。
成例を示すブロック図である。図１９の例は、第１の部
分積加算手段１７０と第２の部分積加算手段１８０とが
第３冗長２進加算器によって構成されるものであり、該
第３冗長２進加算器は値「１」の重みを持つビットと値
「−１」の重みを持つビットとの２ビットで表現される
冗長２進数を出力する。
【００３１】図１４に示すとおり、Ｑiは値「−１」の
重みを持つビットであり、Ｖi-1は値「１」の重みを持
つビットである。そこで、図７に示してある第１冗長２
進加算器６００の準中間キャリー生成手段７０１の出力
Ｖiを１桁上位のビットの値「１」の重みを持つビット
として出力し、準中間和生成手段７０２の出力Ｑiを値
「−１」の重みを持つビットとして出力することによ
り、値「１」の重みを持つビットと値「−１」の重みを
持つビットとの２ビットで表現される冗長２進数表現を
実現できる。
重みを持つビットであり、Ｖi-1は値「１」の重みを持
つビットである。そこで、図７に示してある第１冗長２
進加算器６００の準中間キャリー生成手段７０１の出力
Ｖiを１桁上位のビットの値「１」の重みを持つビット
として出力し、準中間和生成手段７０２の出力Ｑiを値
「−１」の重みを持つビットとして出力することによ
り、値「１」の重みを持つビットと値「−１」の重みを
持つビットとの２ビットで表現される冗長２進数表現を
実現できる。
【００３２】図２０は、図１９中の第１の部分積加算手
段１７０の内部構成を示すブロック図である。図２０中
の１４００は第３冗長２進加算器である。
段１７０の内部構成を示すブロック図である。図２０中
の１４００は第３冗長２進加算器である。
【００３３】図２１は、図２０中の第３冗長２進加算器
１４００の内部構成を示すブロック図である。図２２
は、同第３冗長２進加算器１４００の詳細構成を示す回
路図である。
１４００の内部構成を示すブロック図である。図２２
は、同第３冗長２進加算器１４００の詳細構成を示す回
路図である。
【００３４】図２３は、図１９中の第２の部分積加算手
段１８０の内部構成を示すブロック図であり、第３冗長
２進加算器１４００がツリー状に構成される。
段１８０の内部構成を示すブロック図であり、第３冗長
２進加算器１４００がツリー状に構成される。
【００３５】図１９中のＰＧ生成手段１５０の１ビット
あたりの構成は図１６に示したものと同じであり、出力
Ｑiを図１６のＳi-1に入力し、出力Ｖi-1を図１６のＡi
に入力すればよい。
あたりの構成は図１６に示したものと同じであり、出力
Ｑiを図１６のＳi-1に入力し、出力Ｖi-1を図１６のＡi
に入力すればよい。
【００３６】以上のとおり、図１９に示した乗算装置を
採用することにより、第２の従来例に対し最大遅延経路
から数表現変換手段を省くことができ、高速に乗算を実
行できる。
採用することにより、第２の従来例に対し最大遅延経路
から数表現変換手段を省くことができ、高速に乗算を実
行できる。
【００３７】図２４は、本発明に係る乗算装置の更に他
の構成例を示すブロック図である。図２４の例は、第１
の部分積加算手段１９０と第２の部分積加算手段１９５
とを構成する冗長２進加算器の中で、部分積加算の最終
段を構成する冗長２進加算器の出力が加算結果から求め
られたキャリー生成関数及びキャリー伝播関数であるこ
とが特徴である。以上のことから、図１におけるＰＧ生
成手段１５０を省くことができる。
の構成例を示すブロック図である。図２４の例は、第１
の部分積加算手段１９０と第２の部分積加算手段１９５
とを構成する冗長２進加算器の中で、部分積加算の最終
段を構成する冗長２進加算器の出力が加算結果から求め
られたキャリー生成関数及びキャリー伝播関数であるこ
とが特徴である。以上のことから、図１におけるＰＧ生
成手段１５０を省くことができる。
【００３８】図１４に示すとおり、Ｑiは値「−１」の
重みを持つビットであり、Ｖi-1は値「１」の重みを持
つビットである。そこで、１桁下位から入力されるＶi-
1とＱiの反転との論理積を取ることによりキャリー生成
関数Ｇiを生成し、１桁下位から入力されるＶi-1とＱi
の反転との論理和を取ることによりキャリー伝播関数Ｐ
iを生成することができる。
重みを持つビットであり、Ｖi-1は値「１」の重みを持
つビットである。そこで、１桁下位から入力されるＶi-
1とＱiの反転との論理積を取ることによりキャリー生成
関数Ｇiを生成し、１桁下位から入力されるＶi-1とＱi
の反転との論理和を取ることによりキャリー伝播関数Ｐ
iを生成することができる。
【００３９】図２５は、図２４中の第１の部分積加算手
段１９０の内部構成を示すブロック図である。図２５中
の１９００は、４データ入力１データ出力の第４冗長２
進加算器であって、加算結果からキャリー生成関数とキ
ャリー伝播関数とを生成し出力する。
段１９０の内部構成を示すブロック図である。図２５中
の１９００は、４データ入力１データ出力の第４冗長２
進加算器であって、加算結果からキャリー生成関数とキ
ャリー伝播関数とを生成し出力する。
【００４０】図２６は、図２５中の第４冗長２進加算器
１９００の内部構成を示すブロック図である。図２７
は、同第４冗長２進加算器１９００の詳細構成を示す回
路図である。
１９００の内部構成を示すブロック図である。図２７
は、同第４冗長２進加算器１９００の詳細構成を示す回
路図である。
【００４１】図２８は、図２４中の第２の部分積加算手
段１９５の内部構成を示すブロック図である。２２００
は加算結果からキャリー生成関数とキャリー伝播関数と
を生成し出力する従来同様の冗長２進加算器である。
段１９５の内部構成を示すブロック図である。２２００
は加算結果からキャリー生成関数とキャリー伝播関数と
を生成し出力する従来同様の冗長２進加算器である。
【００４２】以上のとおり、図２４に示した乗算装置を
採用することにより、データの冗長２進・２進変換にキ
ャリールックアヘッド加算器を用いる際にキャリー生成
関数とキャリー伝播関数とを生成する手段が不要にな
り、乗算を高速化できると共にＰＧ生成分に相当する回
路を削減できる。
採用することにより、データの冗長２進・２進変換にキ
ャリールックアヘッド加算器を用いる際にキャリー生成
関数とキャリー伝播関数とを生成する手段が不要にな
り、乗算を高速化できると共にＰＧ生成分に相当する回
路を削減できる。
【００４３】なお、上記各例では、部分積を生成するた
めに、第１の部分積生成手段１１０において、乗数エン
コード結果の符号ビットが０の場合には被乗数の正転を
選択し、符号ビットが１の場合には被乗数の反転を選択
している。また、第２の部分積生成手段１１１におい
て、乗数エンコード結果の符号ビットが０の場合には被
乗数の反転を選択し、符号ビットが１の場合には被乗数
の正転を選択している。ただし、乗数エンコード手段１
００の符号ビットを反転し、エンコード結果が正の値を
取り得る場合には符号ビットを１にし、エンコード結果
が負の値を取り得る場合には符号ビットを０にする符号
反転乗数エンコード手段を用いることにより、第２の部
分積生成手段１１１を第１の部分積生成手段１１０に置
き換えることができる。すなわち、第１の部分積生成手
段１１０において、符号反転乗数エンコード手段のエン
コード結果の符号ビットが０の場合には被乗数の正転を
選択し、符号ビットが１の場合には被乗数の反転を選択
することにより、前記乗数エンコード手段１００と前記
第２の部分積生成手段１１１とにより生成される部分積
と同じ部分積を生成することができる。
めに、第１の部分積生成手段１１０において、乗数エン
コード結果の符号ビットが０の場合には被乗数の正転を
選択し、符号ビットが１の場合には被乗数の反転を選択
している。また、第２の部分積生成手段１１１におい
て、乗数エンコード結果の符号ビットが０の場合には被
乗数の反転を選択し、符号ビットが１の場合には被乗数
の正転を選択している。ただし、乗数エンコード手段１
００の符号ビットを反転し、エンコード結果が正の値を
取り得る場合には符号ビットを１にし、エンコード結果
が負の値を取り得る場合には符号ビットを０にする符号
反転乗数エンコード手段を用いることにより、第２の部
分積生成手段１１１を第１の部分積生成手段１１０に置
き換えることができる。すなわち、第１の部分積生成手
段１１０において、符号反転乗数エンコード手段のエン
コード結果の符号ビットが０の場合には被乗数の正転を
選択し、符号ビットが１の場合には被乗数の反転を選択
することにより、前記乗数エンコード手段１００と前記
第２の部分積生成手段１１１とにより生成される部分積
と同じ部分積を生成することができる。
【００４４】
【発明の効果】以上説明してきたとおり、本発明によれ
ば、部分積加算手段において乗数エンコード結果の符号
と同一の符号重みを持つ２つの部分積と、乗数エンコー
ド結果の符号とは逆の符号重みを持つ２つの部分積との
加算を行い、１つの冗長２進数データを加算結果として
出力することとしたので、部分積加算の前準備のための
手段が不必要となり、乗算処理の高速化が達成される。
ば、部分積加算手段において乗数エンコード結果の符号
と同一の符号重みを持つ２つの部分積と、乗数エンコー
ド結果の符号とは逆の符号重みを持つ２つの部分積との
加算を行い、１つの冗長２進数データを加算結果として
出力することとしたので、部分積加算の前準備のための
手段が不必要となり、乗算処理の高速化が達成される。
【図１】本発明に係る乗算装置の構成例を示すブロック
図である。
図である。
【図２】図１中の乗数エンコード手段の内部構成を示す
ブロック図である。
ブロック図である。
【図３】図１中の第１の部分積生成手段の内部構成を示
すブロック図である。
すブロック図である。
【図４】図１中の第２の部分積生成手段の内部構成を示
すブロック図である。
すブロック図である。
【図５】図１の乗算装置における乗算処理を説明するた
めの図である。
めの図である。
【図６】図１中の第１の部分積加算手段の内部構成を示
すブロック図である。
すブロック図である。
【図７】図６中の１個の冗長２進加算器の内部構成を示
すブロック図である。
すブロック図である。
【図８】図７の冗長２進加算器の詳細構成を示す回路図
である。
である。
【図９】図７におけるＷi，Ｖi，Ｑiの選択則を示す図
である。
である。
【図１０】入力データの組み合わせによる中間和の値を
示す図である。
示す図である。
【図１１】Ｗiの選択則を示す図である。
【図１２】Ｖiの選択則を示す図である。
【図１３】Ｑiの選択則を示す図である。
【図１４】出力和の選択則を示す図である。
【図１５】図１中の第２の部分積加算手段の内部構成を
示すブロック図である。
示すブロック図である。
【図１６】図１中のＰＧ生成手段の内部構成を示すブロ
ック図である。
ック図である。
【図１７】図１中の最終加算手段の内部構成を示すブロ
ック図である。
ック図である。
【図１８】図１７中の１個の８ビットＣＬＡの詳細構成
を示す回路図である。
を示す回路図である。
【図１９】本発明に係る乗算装置の他の構成例を示すブ
ロック図である。
ロック図である。
【図２０】図１９中の第１の部分積加算手段の内部構成
を示すブロック図である。
を示すブロック図である。
【図２１】図２０中の１個の冗長２進加算器の内部構成
を示すブロック図である。
を示すブロック図である。
【図２２】図２１の冗長２進加算器の詳細構成を示す回
路図である。
路図である。
【図２３】図１９中の第２の部分積加算手段の内部構成
を示すブロック図である。
を示すブロック図である。
【図２４】本発明に係る乗算装置の更に他の構成例を示
すブロック図である。
すブロック図である。
【図２５】図２４中の第１の部分積加算手段の内部構成
を示すブロック図である。
を示すブロック図である。
【図２６】図２５中の１個の冗長２進加算器の内部構成
を示すブロック図である。
を示すブロック図である。
【図２７】図２６の冗長２進加算器の詳細構成を示す回
路図である。
路図である。
【図２８】図２４中の第２の部分積加算手段の内部構成
を示すブロック図である。
を示すブロック図である。
１００ 乗数エンコード手段 １１０ 第１の部分積生成手段 １１１ 第２の部分積生成手段 １２０ 第１の部分積加算手段 １３０ 第２の部分積加算手段 １４０ 冗長２進・２進変換手段 １５０ ＰＧ生成手段 １６０ 最終加算手段 １７０ 第１の部分積加算手段 １８０ 第２の部分積加算手段 １９０ 第１の部分積加算手段 １９５ 第２の部分積加算手段 ２００ １エンコード値当たりの乗数エンコード回路 ３００ １ビット当たりの部分積生成回路 ３０１ 補正項生成回路 ６００ 第１冗長２進加算器 ７００ 正負判定手段 ７０１ 準中間キャリー生成手段 ７０２ 準中間和生成手段 ７０３ 和生成手段 ９００ 第２冗長２進加算器 １０００ １ビット当たりのＰＧ生成回路 １１００ ８ビットＣＬＡ １２００ ４ビットＣＬＡ １４００ 第３冗長２進加算器 １９００ 第４冗長２進加算器 ２０００ ＰＧ出力手段 ２２００ 第５冗長２進加算器
Claims (14)
- 【請求項１】 各々複数桁からなる被乗数と乗数との乗
算を行う乗算装置であって、 前記被乗数及び乗数から、各ビットがそれぞれ定まった
正負重みを持つように複数の部分積を生成するための部
分積生成手段と、 各々前記部分積生成手段により生成された複数の部分積
のうちの正の重みを持つ２つのデータと負の重みを持つ
２つのデータとの加算を行い、１つの冗長２進数データ
を加算結果として出力するための複数の手段を有する第
１の部分積加算手段と、 前記第１の部分積加算手段の出力から２進数データに変
換された乗算結果を生成し出力するための出力手段とを
備えたことを特徴とする乗算装置。 - 【請求項２】 請求項１記載の乗算装置において、 前記部分積生成手段は、 前記乗数を複数ビット毎にエンコードするための乗数エ
ンコード手段と、 前記被乗数から、前記乗数エンコード手段のエンコード
結果の符号と同一の符号重みを持つように部分積を生成
するための第１の部分積生成手段と、 前記被乗数から、前記乗数エンコード手段のエンコード
結果の符号とは逆の符号重みを持つように部分積を生成
するための第２の部分積生成手段とを備え、 前記第１の部分積加算手段は、 各々前記第１の部分積生成手段により生成された部分積
のうちの２つと、前記第２の部分積生成手段により生成
された部分積のうちの２つとの加算を行い、１つの冗長
２進数データを加算結果として出力するための複数の手
段を備え、 前記出力手段は、 前記第１の部分積加算手段から出力された複数の冗長２
進数データの加算を行い、１つの冗長２進数データを出
力するための第２の部分積加算手段と、 前記第２の部分積加算手段から出力された冗長２進数デ
ータを２進数データに変換するための冗長２進・２進変
換手段とを備えたことを特徴とする乗算装置。 - 【請求項３】 請求項２記載の乗算装置において、 前記第１の部分積生成手段は、 前記乗数エンコード手段のエンコード結果が零以外の任
意の正の数である場合には前記被乗数の任意数倍を出力
し、 前記乗数エンコード手段のエンコード結果が零以外の任
意の負の数である場合には前記被乗数の任意数倍に対し
て、各ビットの論理反転を出力しかつ２の補数化のため
の補正項を部分積の最下位ビットの位置に出力し、 前記乗数エンコード手段のエンコード結果が零の場合に
は各ビットに０を出力する機能を備えたことを特徴とす
る乗算装置。 - 【請求項４】 請求項２記載の乗算装置において、 前記第２の部分積生成手段は、 前記乗数エンコード手段のエンコード結果が零以外の任
意の正の数である場合には前記被乗数の任意数倍に対し
て、各ビットの論理反転を出力しかつ２の補数化のため
の補正項を部分積の最下位ビットの位置に出力し、 前記乗数エンコード手段のエンコード結果が零以外の任
意の負の数である場合には前記被乗数の任意数倍を出力
し、 前記乗数エンコード手段のエンコード結果が零の場合に
は各ビットに０を出力する機能を備えたことを特徴とす
る乗算装置。 - 【請求項５】 請求項２記載の乗算装置において、 前記第１の部分積加算手段は、各々同一桁に対して２つ
の正の重みを持つデータと２つの負の重みを持つデータ
とを加算し、冗長２進数として結果を出力するための複
数の第１冗長２進加算器を備え、 前記複数の第１冗長２進加算器の各々は、 正の重みを持つ２つのデータＰ１，Ｐ２と負の重みを持
つ２つのデータＮ１，Ｎ２との和が正でない状態を示す
信号Ｗiを出力するための正負判定手段と、 前記４つのデータＰ１，Ｐ２，Ｎ１，Ｎ２の加算結果を
和信号Ｓiとキャリー信号Ｃiとで定義した場合、１桁下
位の正負判定手段の出力Ｗi-1と前記和信号Ｓiとの差と
して定義された信号Ｑiを出力するための準中間和生成
手段と、 同一桁の正負判定手段の出力Ｗiと前記キャリー信号Ｃi
との和として定義された信号Ｖiを出力するための準中
間キャリー生成手段と、 １桁下位の準中間キャリー生成手段の出力Ｖi-1と前記
準中間和生成手段の出力Ｑiとの差として求められる加
算結果を、符号ビットと絶対値ビットの２ビットで表現
された冗長２進数として出力するための和生成手段とを
有することを特徴とする乗算装置。 - 【請求項６】 請求項５記載の乗算装置において、 前記第２の部分積加算手段は、各々符号ビットと絶対値
ビットとの２ビットで表現された２つの冗長２進数を加
算し、符号ビットと絶対値ビットとの２ビットで表現さ
れた１つの冗長２進数を加算結果として出力するための
複数の第２冗長２進加算器をツリー状に構成してなるこ
とを特徴とする乗算装置。 - 【請求項７】 請求項６記載の乗算装置において、 前記冗長２進・２進変換手段は、 冗長２進数データから各ビット毎にキャリー生成関数と
キャリー伝播関数とを生成するためのＰＧ生成手段と、 前記ＰＧ生成手段の出力であるキャリー生成関数及びキ
ャリー伝播関数から、求めるべき乗算結果を生成するた
めの最終加算手段とを備え、 前記ＰＧ生成手段は、各ビット毎に絶対値ビットと１ビ
ット下位の符号ビットの論理反転との論理積により前記
キャリー生成関数を求め、各ビット毎に絶対値ビットと
１ビット下位の符号ビットの論理反転との論理和により
前記キャリー伝播関数を求めることを特徴とする乗算装
置。 - 【請求項８】 請求項２記載の乗算装置において、 前記第１の部分積加算手段は、各々同一桁に対して２つ
の正の重みを持つデータと２つの負の重みを持つデータ
とを加算し、冗長２進数として結果を出力するための複
数の第３冗長２進加算器を備え、 前記複数の第３冗長２進加算器の各々は、 正の重みを持つ２つのデータＰ１，Ｐ２と負の重みを持
つ２つのデータＮ１，Ｎ２との和が正でない状態を示す
信号Ｗiを出力するための正負判定手段と、 前記４つのデータＰ１，Ｐ２，Ｎ１，Ｎ２の加算結果を
和信号Ｓiとキャリー信号Ｃiとで定義した場合、１桁下
位の正負判定手段の出力Ｗi-1と前記和信号Ｓiとの差と
して定義された信号Ｑiを出力するための準中間和生成
手段と、 同一桁の正負判定手段の出力Ｗiと前記キャリー信号Ｃi
との和として定義された信号Ｖiを出力するための準中
間キャリー生成手段とを有し、 前記信号Ｑiを−１の重みを示す加算出力とし、前記信
号Ｖiを１桁上位の＋１の重みを示す加算出力とするこ
とを特徴とする乗算装置。 - 【請求項９】 請求項８記載の乗算装置において、 前記第２の部分積加算手段は、前記第３冗長２進加算器
と同様の複数の冗長２進加算器をツリー状に構成してな
ることを特徴とする乗算装置。 - 【請求項１０】 請求項９記載の乗算装置において、 前記冗長２進・２進変換手段は、 冗長２進数からキャリー生成関数とキャリー伝播関数と
を生成するためのＰＧ生成手段と、 前記ＰＧ生成手段の出力であるキャリー生成関数及びキ
ャリー伝播関数から、求めるべき乗算結果を生成するた
めの最終加算手段とを備え、 前記ＰＧ生成手段は、各ビット毎に値「１」の重みを示
すビットと値「−１」の重みを示すビットの論理反転と
の論理積により前記キャリー生成関数を求め、各ビット
毎に値「１」の重みを示すビットと値「−１」の重みを
示すビットの論理反転との論理和により前記キャリー伝
播関数を求めることを特徴とする乗算装置。 - 【請求項１１】 各々複数桁からなる被乗数と乗数との
乗算を行う乗算装置であって、 前記被乗数及び乗数から、各ビットがそれぞれ定まった
正負重みを持つように複数の部分積を生成するための部
分積生成手段と、 各々前記部分積生成手段により生成された複数の部分積
のうちの正の重みを持つ２つのデータと負の重みを持つ
２つのデータとの加算を行い、１つの冗長２進数データ
を加算結果として出力するための複数の手段と、各々キ
ャリー生成関数とキャリー伝播関数とを生成し出力する
ための複数の手段とを有し、あるいは各桁の加算すべき
データの個数が４個を上限とする場合には前記キャリー
生成関数とキャリー伝播関数とを生成し出力するための
複数の手段のみを有する第１の部分積加算手段と、 前記第１の部分積加算手段の出力から２進数データに変
換された乗算結果を生成し出力するための出力手段とを
備えたことを特徴とする乗算装置。 - 【請求項１２】 請求項１１記載の乗算装置において、 前記部分積生成手段は、 前記乗数を複数ビット毎にエンコードするための乗数エ
ンコード手段と、 前記被乗数から、前記乗数エンコード手段のエンコード
結果の符号と同一の符号重みを持つように部分積を生成
するための第１の部分積生成手段と、 前記被乗数から、前記乗数エンコード手段のエンコード
結果の符号とは逆の符号重みを持つように部分積を生成
するための第２の部分積生成手段とを備え、 前記第１の部分積加算手段は、 各々前記第１の部分積生成手段により生成された部分積
のうちの２つと、前記第２の部分積生成手段により生成
された部分積のうちの２つとの加算を行い、１つの冗長
２進数データを加算結果として出力するための複数の手
段と、各々キャリー生成関数とキャリー伝播関数とを生
成し出力するための複数の手段とを備え、あるいは各桁
の加算すべきデータの個数が４個を上限とする場合には
前記キャリー生成関数とキャリー伝播関数とを生成し出
力するための複数の手段のみを備え、 前記出力手段は、 前記第１の部分積加算手段から出力された複数の冗長２
進数データの加算を行い、１組のキャリー生成関数及び
キャリー伝播関数を出力するための第２の部分積加算手
段と、 前記第１の部分積加算手段及び前記第２の部分積加算手
段から出力されたキャリー生成関数とキャリー伝播関数
とから、２進数データに変換された乗算結果を生成し出
力するための最終加算手段とを備えたことを特徴とする
乗算装置。 - 【請求項１３】 請求項１２記載の乗算装置において、 第１の部分積加算手段は、 各々同一桁に対して２つの正の重みを持つデータと２つ
の負の重みを持つデータとを加算し、冗長２進数として
結果を出力するための複数の第１冗長２進加算器と、 各々２つの正の重みを持つデータと２つの負の重みを持
つデータを加算し、キャリー生成関数及びキャリー伝播
関数として結果を出力するための複数の第４冗長２進加
算器とを備え、 前記複数の第１冗長２進加算器の各々は、 正の重みを持つ２つのデータＰ１，Ｐ２と負の重みを持
つ２つのデータＮ１，Ｎ２との和が正でない状態を示す
信号Ｗiを出力するための正負判定手段と、 前記４つのデータＰ１，Ｐ２，Ｎ１，Ｎ２の加算結果を
和信号Ｓiとキャリー信号Ｃiとで定義した場合、１桁下
位の正負判定手段の出力Ｗi-1と前記和信号Ｓiとの差と
して定義された信号Ｑiを出力するための準中間和生成
手段と、 同一桁の正負判定手段の出力Ｗiと前記キャリー信号Ｃi
との和として定義された信号Ｖiを出力するための準中
間キャリー生成手段と、 １桁下位の準中間キャリー生成手段の出力Ｖi-1と前記
準中間和生成手段の出力Ｑiとの差として求められる加
算結果を、符号ビットと絶対値ビットの２ビットで表現
された冗長２進数として出力するための和生成手段とを
有し、 前記複数の第４冗長２進加算器の各々は、 前記信号Ｗiを出力するための正負判定手段と、 前記信号Ｑiを出力するための準中間和生成手段と、 前記信号Ｖiを出力するための準中間キャリー生成手段
と、 前記準中間和生成手段の出力Ｑiの反転信号と１桁下位
の前記準中間キャリー生成手段の出力Ｖi-1との論理積
をキャリー生成関数ＧＯとし、前記準中間和生成手段の
出力Ｑiの反転信号と１桁下位の前記準中間キャリー生
成手段の出力Ｖi-1との論理和をキャリー伝播関数ＰＯ
として生成するためのＰＧ出力手段とを有することを特
徴とする乗算装置。 - 【請求項１４】 請求項１３記載の乗算装置において、 前記第２部分積加算手段は、 各々符号ビットと絶対値ビットとで表現された冗長２進
数の２つを加算し、符号ビットと絶対値ビットとの２ビ
ットで表現された１つの冗長２進数を加算結果として出
力するための複数の第２冗長２進加算器と、 各々符号ビットと絶対値ビットとの２ビットで表現され
た２つの冗長２進数を加算し、該加算の結果からキャリ
ー生成関数とキャリー伝播関数とを求め出力するための
複数の第５冗長２進加算器とを備え、 前記第２冗長２進加算器と前記第５冗長２進加算器とが
ツリー状に構成され、かつ該ツリー構成の最終段に前記
第５冗長２進加算器が配置されたことを特徴とする乗算
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16573397A JPH1115641A (ja) | 1997-06-23 | 1997-06-23 | 冗長２進加算器を用いた乗算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16573397A JPH1115641A (ja) | 1997-06-23 | 1997-06-23 | 冗長２進加算器を用いた乗算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1115641A true JPH1115641A (ja) | 1999-01-22 |
Family
ID=15818052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16573397A Withdrawn JPH1115641A (ja) | 1997-06-23 | 1997-06-23 | 冗長２進加算器を用いた乗算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1115641A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100420410B1 (ko) * | 2001-05-02 | 2004-03-04 | 주식회사 하이닉스반도체 | 리던던트 바이너리 연산을 이용한 실수-복소수 승산기 |
| US11630997B2 (en) | 2018-01-23 | 2023-04-18 | Samsung Electronics Co., Ltd. | Method and apparatus with bit-serial data processing of a neural network |
-
1997
- 1997-06-23 JP JP16573397A patent/JPH1115641A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100420410B1 (ko) * | 2001-05-02 | 2004-03-04 | 주식회사 하이닉스반도체 | 리던던트 바이너리 연산을 이용한 실수-복소수 승산기 |
| US11630997B2 (en) | 2018-01-23 | 2023-04-18 | Samsung Electronics Co., Ltd. | Method and apparatus with bit-serial data processing of a neural network |
| US11880768B2 (en) | 2018-01-23 | 2024-01-23 | Samsung Electronics Co., Ltd. | Method and apparatus with bit-serial data processing of a neural network |
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|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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