JP2606339B2 - 乗算器 - Google Patents
乗算器Info
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- JP2606339B2 JP2606339B2 JP63304385A JP30438588A JP2606339B2 JP 2606339 B2 JP2606339 B2 JP 2606339B2 JP 63304385 A JP63304385 A JP 63304385A JP 30438588 A JP30438588 A JP 30438588A JP 2606339 B2 JP2606339 B2 JP 2606339B2
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- Japan
- Prior art keywords
- multiplication
- coefficient
- ivt
- data
- multiplier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は乗算器、特に２の補数表示の乗算入力データ
と最小重み表示の乗算係数を乗算して２の補数表示の乗
算結果を出力する乗算器に関する。
と最小重み表示の乗算係数を乗算して２の補数表示の乗
算結果を出力する乗算器に関する。
従来の２の補数の入力データと乗算係数の乗算を行う
乗算器には、Boothのアルゴリズムと桁上げ先見法（以
下、CLAと記す）加算器との組合せによる乗算器が多く
用いられている。
乗算器には、Boothのアルゴリズムと桁上げ先見法（以
下、CLAと記す）加算器との組合せによる乗算器が多く
用いられている。
第３図は、Booth乗算器の例を示すブロック図で、乗
算入力データＸが４ビット、乗算係数Ｙが２ビットの乗
算を±Ｘ、±2XのCLA加減算に置き換えることにより高
速化を図ったものである。
算入力データＸが４ビット、乗算係数Ｙが２ビットの乗
算を±Ｘ、±2XのCLA加減算に置き換えることにより高
速化を図ったものである。
第３図の乗算器の動作について説明する。Boothのア
ルゴリズムの論理回路301により乗算係数Ｙから図中A,
B,Cの制御信号を発生し、制御信号ＡはＸの選択、制御
信号Ｂは2Xの選択を表わし、制御信号A,BによってX,2X
の選択を回路302で実行し、制御信号Ｃにより加減算の
切り替え制御を回路303で行い、CLA加算器304でＫ入力
と高速加算を行い乗算出力Ｓを得る構成となっている。
ルゴリズムの論理回路301により乗算係数Ｙから図中A,
B,Cの制御信号を発生し、制御信号ＡはＸの選択、制御
信号Ｂは2Xの選択を表わし、制御信号A,BによってX,2X
の選択を回路302で実行し、制御信号Ｃにより加減算の
切り替え制御を回路303で行い、CLA加算器304でＫ入力
と高速加算を行い乗算出力Ｓを得る構成となっている。
一般には、（２×４）ビット程度の単位乗算回路を接
続して、より大きな乗算アレイを構成するのが普通であ
る。
続して、より大きな乗算アレイを構成するのが普通であ
る。
しかしながら、従来の乗算器は、Boothのアルゴリズ
ムの論理回路、X,2Xの切り替え回路、加減算の切り替え
回路などが必要で、構成が複雑であり、特に乗算係数の
数が予め限られている場合には回路が冗長となるために
回路規模が大きくなるという欠点がある。
ムの論理回路、X,2Xの切り替え回路、加減算の切り替え
回路などが必要で、構成が複雑であり、特に乗算係数の
数が予め限られている場合には回路が冗長となるために
回路規模が大きくなるという欠点がある。
本発明の目的は、以上のような欠点を解消し、２の補
数表示の乗算入力データと予め限られた数の乗算係数と
の乗算を簡単な構成で小さく回路規模により実現できる
乗算器を提供することにある。
数表示の乗算入力データと予め限られた数の乗算係数と
の乗算を簡単な構成で小さく回路規模により実現できる
乗算器を提供することにある。
本発明の乗算器は、２の補数表示の乗算入力データＸ
と２を基数とする（ｎ＋１）ビットの最小重み表示の予
め定められたＭ個の乗算係数 （乗算係数の項係数▲ｙｉ ｊ▼は0,1,−１のいずれか、
乗算係数の非零の項係数の数はｍ≦（（n/2）＋１）で
ある）の乗算を行い、２の補数表示の乗算結果 を出力する乗算器において、前記乗算係数の非零の項係
数がｉビットの位置にある場合に前記乗算入力データを
ｉビット左シフトしたシフトデータを前記乗算係数の非
零の各項係数について用意し前記Ｍ個の各乗算係数の項
係数の非零の項係数に対する前記シフトデータを入力と
し乗算係数選択信号（SEL）により１個を選択し出力す
る第1,第2,…，第ｍのセレクタと、前記第1,第2,…，第
ｍのセレクタに１個ずつ接続され後記ｍ個のスイッチ制
御インバータに対してそれぞれに入力されるｍ個の２の
補数演算制御信号IVT（１）,IVT（２），…,IVT（ｍ）
が“1"の場合ビット反転を行い“0"の場合ビット反転を
行わない第1,第2,…第ｍのスイッチ制御インバータと、
前記Ｍ個の２の補数制御信号IVT（１）,IVT（２），…,
IVT（ｍ）がキャリー入力（CI）され前記第1,第2,…，
第ｍのスイッチ制御インバータの出力データの加算を行
い出力データを乗算結果とする加算回路とを含んで構成
される。
と２を基数とする（ｎ＋１）ビットの最小重み表示の予
め定められたＭ個の乗算係数 （乗算係数の項係数▲ｙｉ ｊ▼は0,1,−１のいずれか、
乗算係数の非零の項係数の数はｍ≦（（n/2）＋１）で
ある）の乗算を行い、２の補数表示の乗算結果 を出力する乗算器において、前記乗算係数の非零の項係
数がｉビットの位置にある場合に前記乗算入力データを
ｉビット左シフトしたシフトデータを前記乗算係数の非
零の各項係数について用意し前記Ｍ個の各乗算係数の項
係数の非零の項係数に対する前記シフトデータを入力と
し乗算係数選択信号（SEL）により１個を選択し出力す
る第1,第2,…，第ｍのセレクタと、前記第1,第2,…，第
ｍのセレクタに１個ずつ接続され後記ｍ個のスイッチ制
御インバータに対してそれぞれに入力されるｍ個の２の
補数演算制御信号IVT（１）,IVT（２），…,IVT（ｍ）
が“1"の場合ビット反転を行い“0"の場合ビット反転を
行わない第1,第2,…第ｍのスイッチ制御インバータと、
前記Ｍ個の２の補数制御信号IVT（１）,IVT（２），…,
IVT（ｍ）がキャリー入力（CI）され前記第1,第2,…，
第ｍのスイッチ制御インバータの出力データの加算を行
い出力データを乗算結果とする加算回路とを含んで構成
される。
本発明の作用を説明するために、最小重み表示につい
て簡単に説明する。詳細は文献：嵩、都倉、岩垂、稲垣
著、「符号理論」、P426〜P433（コロナ社刊）を参照さ
れたい。
て簡単に説明する。詳細は文献：嵩、都倉、岩垂、稲垣
著、「符号理論」、P426〜P433（コロナ社刊）を参照さ
れたい。
整数Ｎ（|N|＜2n-1）は、基数を２にとり各項の項係
数b1に0,＋1,−１を許せば、 Ｎ＝b020＋b121＋b222 ＋…＋bn-12n-1 …（１） b1∈｛−1,0,＋１｝,i＝0,1,2,…，（ｎ−１） のように表示することができ、式（１）の表示の中で非
零の項係数の数が最小であるものを最小重み表示とい
う。式（１）が整数Ｎの最小重み表示であるためには、
式（１）において隣合う非零の項係数が存在しない、す
なわち、 bibi+1＝０ （ｉ＝0,1,2,…,n−２） …（２） という条件が成立すればよく、逆に式（２）の成立する
表示は最小重み表示であり、かつ、式（２）の条件を満
たす最小重み表示は一通りである。さらに最小重み表示
では、ｎビットの２進数Ｎの式（２）の条件を満たす最
小重み表示のビット数はたかだか（ｎ＋１）であり、非
零の項係数の数は（（n/2）＋１）を越えないことが知
られている。
数b1に0,＋1,−１を許せば、 Ｎ＝b020＋b121＋b222 ＋…＋bn-12n-1 …（１） b1∈｛−1,0,＋１｝,i＝0,1,2,…，（ｎ−１） のように表示することができ、式（１）の表示の中で非
零の項係数の数が最小であるものを最小重み表示とい
う。式（１）が整数Ｎの最小重み表示であるためには、
式（１）において隣合う非零の項係数が存在しない、す
なわち、 bibi+1＝０ （ｉ＝0,1,2,…,n−２） …（２） という条件が成立すればよく、逆に式（２）の成立する
表示は最小重み表示であり、かつ、式（２）の条件を満
たす最小重み表示は一通りである。さらに最小重み表示
では、ｎビットの２進数Ｎの式（２）の条件を満たす最
小重み表示のビット数はたかだか（ｎ＋１）であり、非
零の項係数の数は（（n/2）＋１）を越えないことが知
られている。
次に乗算器の構成方法について説明する。
最小重み表示された乗数係数Yjは式（３）で表わされ
る。
る。
乗算入力データＸと前記Ｙの積Ｐは、式（４）で表わ
される。
される。
式（４）より、▲ｙｉ ｊ▼の値が１ならば乗算入力デ
ータＸのｉビット左シフトしたデータを、▲ｙｉ ｊ▼の
値が−１ならば乗算入力データＸのｉビット左シフトし
たデータに２の補数演算を行ったデータを、ｉが０から
ｎまでについて得て、これらのデータの総和を計算する
と、前記Ｘと前記Ｙの乗算結果Ｐが求まる。複数の乗算
係数を実現するには、セレクタにより乗算入力データの
左シフトデータを切り換えればよい。
ータＸのｉビット左シフトしたデータを、▲ｙｉ ｊ▼の
値が−１ならば乗算入力データＸのｉビット左シフトし
たデータに２の補数演算を行ったデータを、ｉが０から
ｎまでについて得て、これらのデータの総和を計算する
と、前記Ｘと前記Ｙの乗算結果Ｐが求まる。複数の乗算
係数を実現するには、セレクタにより乗算入力データの
左シフトデータを切り換えればよい。
本発明の乗算器は、２の補数演算回路をスイッチ制御
インバータと加算器のキャリー入力で実現すると、前記
乗算係数の非零となる項係数の最大数はｍ＝（（n/2）
＋１）であるから、ｍ個のセレクタとｍ個のスイッチ制
御インバータ、ｍ個のキャリー入力付きｍ入力加算回路
で実現でき、従来の技術で説明したBoothの乗算器に比
べて、Boothのアルゴリズムの論理回路、X,2Xの切り替
え回路が必要なくなるので、簡単な構成で小型化が図れ
る。
インバータと加算器のキャリー入力で実現すると、前記
乗算係数の非零となる項係数の最大数はｍ＝（（n/2）
＋１）であるから、ｍ個のセレクタとｍ個のスイッチ制
御インバータ、ｍ個のキャリー入力付きｍ入力加算回路
で実現でき、従来の技術で説明したBoothの乗算器に比
べて、Boothのアルゴリズムの論理回路、X,2Xの切り替
え回路が必要なくなるので、簡単な構成で小型化が図れ
る。
次に本発明の実施例を図面を参照しながら説明する。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図に示す乗算器の詳細ブロック図である。本実施例
は、２個の乗算係数をとり、乗算係数の非零となる項係
数が最大３個の場合の乗算器の例である。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図に示す乗算器の詳細ブロック図である。本実施例
は、２個の乗算係数をとり、乗算係数の非零となる項係
数が最大３個の場合の乗算器の例である。
セレクタ200,201,202は乗算係数の非零となる各項係
数に対応して各々乗算入力データの左シフトデータを係
数選択信号SELによって選択する。但し、各セレクタの
対応する乗算係数の項係数が０となる場合は０を選択す
る。
数に対応して各々乗算入力データの左シフトデータを係
数選択信号SELによって選択する。但し、各セレクタの
対応する乗算係数の項係数が０となる場合は０を選択す
る。
インバータ210,211,212は、セレクタ200,201,202が対
応する乗算係数の項係数が−１のとき２の補数制御信号
IVT（１）,IVT（２）,IVT（３）が“1"となりデータの
ビット反転を実行し、同時に、２の補数制御信号IVT
（１）,IVT（２）,IVT（３）により加算器220,221,222
のキャリー入力（CI）に“1"が入力されて、２の補数演
算を行い、同時に、加算器220,221,222はインバータ21
0,211,212の出力データを加算して、乗算入力データＸ
と乗算係数のＹの乗算を実行する。
応する乗算係数の項係数が−１のとき２の補数制御信号
IVT（１）,IVT（２）,IVT（３）が“1"となりデータの
ビット反転を実行し、同時に、２の補数制御信号IVT
（１）,IVT（２）,IVT（３）により加算器220,221,222
のキャリー入力（CI）に“1"が入力されて、２の補数演
算を行い、同時に、加算器220,221,222はインバータ21
0,211,212の出力データを加算して、乗算入力データＸ
と乗算係数のＹの乗算を実行する。
加算器222は外部からの加算入力Ｋと乗算結果との加
算に用いることも可能である。
算に用いることも可能である。
本発明によると、セレクタ、インバータおよび加算器
のキャリー入力を制御することにより予め定められた複
数の最小重み表示された乗算係数と入力データの乗算が
簡単に実現でき、乗算係数が限定されている乗算器を簡
単化、小型化できるという効果がある。
のキャリー入力を制御することにより予め定められた複
数の最小重み表示された乗算係数と入力データの乗算が
簡単に実現でき、乗算係数が限定されている乗算器を簡
単化、小型化できるという効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図に示す乗算器の詳細ブロック図、第３図は従来の
一例を示すブロック図である。 100−1,100−2,…100−ｍ……セレクタ、101−1,101−
2,…,101−ｍ……スイッチ制御インバータ、102……加
算回路、200,201,202……セレクタ、211,212,213……ス
イッチ制御インバータ、220,221,222……キャリー入力
付き加算器、301……Boothのアルゴリズムの論理回路、
302……X,2Xの切り替え回路、303……加減算切り替え回
路、304……桁上げ先見法加算回路、305……最上位ビッ
ト処理回路。
第１図に示す乗算器の詳細ブロック図、第３図は従来の
一例を示すブロック図である。 100−1,100−2,…100−ｍ……セレクタ、101−1,101−
2,…,101−ｍ……スイッチ制御インバータ、102……加
算回路、200,201,202……セレクタ、211,212,213……ス
イッチ制御インバータ、220,221,222……キャリー入力
付き加算器、301……Boothのアルゴリズムの論理回路、
302……X,2Xの切り替え回路、303……加減算切り替え回
路、304……桁上げ先見法加算回路、305……最上位ビッ
ト処理回路。
Claims (1)
- 【請求項１】２の補数表示の乗算入力データＸと２を基
数とする（ｎ＋１）ビットの最小重み表示の予め定めら
れたＭ個の乗算係数 （乗算係数の項係数▲ｙｉ ｊ▼は0,1,−１のいずれか、
乗算係数の非零の項係数の数はｍ≦（（n/2）＋１）で
ある）の乗算を行い、２の補数表示の乗算結果 を出力する乗算器において、前記乗算係数の非零の項係
数がｉビットの位置にある場合に前記乗算入力データを
ｉビット左シフトしたシフトデータを前記乗算係数の非
零の各項係数について用意し前記Ｍ個の各乗算係数の項
係数の非零の項係数に対する前記シフトデータを入力と
し乗算係数選択信号（SEL）により１個を選択し出力す
る第1,第2,…，第ｍのセレクタと、前記第1,第2,…，第
ｍのセレクタに１個ずつ接続され後記ｍ個のスイッチ制
御インバータに対してそれぞれに入力されるｍ個の２の
補数演算制御信号IVT（１）,IVT（２），…,IVT（ｍ）
が“1"の場合ビット反転を行い“0"の場合ビット反転を
行わない第1,第2,…第ｍのスイッチ制御インバータと、
前記Ｍ個の２の補数制御信号IVT（１）,IVT（２），…,
IVT（ｍ）がキャリー入力（CI）され前記第1,第2,…，
第ｍのスイッチ制御インバータの出力データの加算を行
い出力データを乗算結果とする加算回路とを含むことを
特徴とする乗算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63304385A JP2606339B2 (ja) | 1988-11-30 | 1988-11-30 | 乗算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63304385A JP2606339B2 (ja) | 1988-11-30 | 1988-11-30 | 乗算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02148326A JPH02148326A (ja) | 1990-06-07 |
| JP2606339B2 true JP2606339B2 (ja) | 1997-04-30 |
Family
ID=17932381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63304385A Expired - Lifetime JP2606339B2 (ja) | 1988-11-30 | 1988-11-30 | 乗算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2606339B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2708979B2 (ja) * | 1991-08-29 | 1998-02-04 | 三洋電機株式会社 | シフト加算方式を用いた乗算回路 |
| US10621489B2 (en) * | 2018-03-30 | 2020-04-14 | International Business Machines Corporation | Massively parallel neural inference computing elements |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6371728A (ja) * | 1986-09-12 | 1988-04-01 | Matsushita Electric Ind Co Ltd | 演算処理装置および演算処理方法 |
-
1988
- 1988-11-30 JP JP63304385A patent/JP2606339B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02148326A (ja) | 1990-06-07 |
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