JPH056263A - 加算器およびその加算器を用いた絶対値演算回路 - Google Patents

Abstract

(57)【要約】 【構成】入力された２数Ａ，Ｂに基ずき、桁上げ先見回
路の中間節点の信号であるブロック桁上げ伝播関数Ｐを
作成する桁上げ伝播信号回路３と、ブロック桁上げ生成
関数Ｇを作成する桁上げ生成信号回路４とを設ける。桁
上げ入力が０の場合の桁上げｃ０はブロック桁上げ生成
関数Ｇと同じ値である。また、桁上げ入力が１の場合の
桁上げｃ１はブロック桁上げ生成関数Ｇおよびブロック
桁上げ伝播関数Ｐの論理和であり、ＯＲ回路５で求め
る。これら２組の桁上げと２数Ａ，Ｂの排他的論理和回
路６，７から２組の和Ｓ０，Ｓ１を求める。 【効果】桁上げ入力０の場合の和と桁上げ入力１の場合
の和を同時に１つの加算器で求めることにより、２通り
の和を求める加算器のハードウェアを低減することがで
き、しかもこれら２通りの和を必要とする桁上げ選択加
算器や絶対値演算器などに適用することにより、演算器
自体のハードウェアをも低減することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は加算器およびその加算器
を用いた絶対値演算回路に関し、特にデジタル型の加算
器およびその加算器を用いた絶対値演算回路に関する。

【０００２】

【従来の技術】従来、この種の加算器およびその加算器
を用いた絶対値演算回路は、桁上げ選択加算器等が用い
られている。この桁上げ選択加算器等においては、桁上
げ入力が０の時と１の時の２通りの和を必要としてい
る。従来、このような２通りの和を求める場合、２つの
加算器を用いてそれぞれの和を計算している。

【０００３】このような加算器として良く使用されるの
は、桁上げ先見法を用いた加算器である。これは加算す
るｎビットの２数、ＡおよびＢの各ビットの値を、ａ
（ｎ−１），ａ（ｎ−２），・・・，ａ１，ａ０及びｂ
（ｎ−１），ｂ（ｎ−２），・・・，ｂ１，ｂ０とする
と、その和ｓ（ｎ−１），ｓ（ｎ−２），・・・，ｓ
１，ｓ０と桁上げｃ（ｎ−１），ｃ（ｎ−２），・・
・，ｃ１，ｃ０は次の（１），（２）式のように計算さ
れる。尚、ここで記号（＋）は、排他的論理和を表わす
ものとする。

【０００４】 ｓｉ＝ａｉ（＋）ｂｉ（＋）ｃ（ｉ−１） ………（１） ｃｉ＝ａｉ・ｂｉ＋〔ａｉ（＋）ｂｉ〕・ｃ（ｉ−１）………（２） これらの（１），（２）式は、次の（３），（４）式で
表わされる桁上げ生成関数ｇｉおよび桁上げ伝播関数ｐ
ｉを導入すると、 ｇｉ＝ａｉ・ｂｉ ………（３） ｐｉ＝ａｉ（＋）ｂｉ ………（４） 次の（５），（６）式のように変形できる。

【０００５】 ｓｉ＝ｐｉ（＋）ｃ（ｉ−１） ………（５） ｃｉ＝ｇｉ＋ｐｉ・ｃ（ｉ−１） ………（６） この（５）式から解るように、全てのビットで桁上げｃ
ｉを同時に利用できるならば、和ｓｉを並列に計算する
ことができる。また（６）式より、桁上げｃｉを、例え
ばｃ０〜ｃ３について表わすと、（７）乃至（１０）式
のように求めることができる。

【０００６】 ｃ０＝ｇ０＋ｃ（−１）・ｐ０ ………（７） ｃ１＝ｇ１＋ｃ０・ｐ１ ＝ｇ１＋ｇ０・ｐ１＋ｃ（−１）・ｐ０・ｐ１ ………（８） ｃ２＝ｇ２＋ｃ１・ｐ２ ＝ｇ２＋ｇ１・ｐ２＋ｇ０・ｐ１・ｐ２ ＋ｃ（−１）・ｐ０・ｐ１・ｐ２ ………（９） ｃ３＝ｇ３＋ｇ２・ｐ３＋ｇ１・ｐ２・ｐ３＋ｇ０・ｐ１・ｐ２・ｐ３ ＋ｃ（−１）・ｐ０・ｐ１・ｐ２・ｐ３ ………（１０） これらの桁上げｃｉと桁上げ伝播関数ｐｉを使えば、
（５）式より和を求めることができる。

【０００７】図５は従来の一例を説明するための加算器
における桁上げ先見回路の具体的構成図である。図５に
示すように、かかる先見回路は４ビットの桁上げ先見回
路であり、前述した（７）乃至（１０）式に対応する回
路で構成されている。すなわち、この桁上げ先見回路２
１はｐ０〜ｐ３入力とｇ０〜ｇ３入力および桁上げのｃ
（−１）入力の論理積をとる複数のＡＮＤ回路１９と、
これらＡＮＤ回路１９の出力および前述したｇ０〜ｇ３
入力および桁上げのｃ（−１）入力の論理和をとる４つ
のＯＲ回路２０とを有し、その出力ｃ０〜ｃ３は（７）
乃至（１０）式により表わされるとおりである。この桁
上げ先見回路２１を用いて２通りの和を求める場合、２
つの加算器を用意し、一方は桁上げ入力ｃ（−１）に０
を与え、他方はｃ（−１）に１を与える。

【０００８】図６は従来の一例を示す桁上げ選択加算器
回路のブロック回路図である。図６に示すように、この
桁上げ選択加算器１４ａは、桁上げ入力が０の時と１の
時の２通りの和を利用する例であり、第１，第２の加算
器２２Ａ，２２Ｂと第１の選択器１２とでｍ０ビットの
加算器ブロックを構成し、第３，第４の加算器２２Ｃ，
２２Ｄと第２の選択器１３とでｍ１ビットの上位の加算
器ブロックを構成している。まず、ｍ０ビットの加算器
ブロックを構成する第１の加算器２２Ａは桁上げ入力ｃ
（−１）に０を入力し、桁上げ信号が無い場合の和Ｓ０
０を求め、第２の加算器２２Ｂはｃ（−１）に１を入力
し、桁上げ信号が有る場合の和Ｓ１０を求めている。第
１の選択器１２に入力された桁上げ信号ｃｉｎによって
２通りの和Ｓ００とＳ１０の何れかを選択する。また、
２つの加算器２２Ａ，２２Ｂから出力された桁上げ信号
ｃ０ｏｕｔ０とｃ１ｏｕｔ０も第１の選択器１２で選択
され、上位への桁上げ信号ｃｏｕｔ０となる。一方、ｍ
１ビットの上位の加算器ブロックでも同様に２つの加算
器２２Ｃ，２２Ｄを用いて２通りの和Ｓ０１とＳ１１を
求め、下位からの桁上げ信号ｃｏｕｔ０によって一方を
選択している。

【０００９】図７は従来の他の例を示す絶対値演算器回
路のブロック回路図である。図７に示すように、この絶
対値演算器回路１８ａも桁上げ入力が０の時と１の時の
２通りの和を利用する例であり、ここではｎビットの２
つの数、Ａ，Ｂの差の絶対値を求めている。まず、かか
る回路は数Ａの値を第１のＮＯＴ回路１５で反転させ
る。この値は、２の補数では−Ａ−１にあたる。この第
１のＮＯＴ回路１５の出力Ａの反転（以下、Ａ反転と称
す）と数Ｂが加算器２２に入力され、和が求められる。
ここで得られる出力の和はＢ−Ａ−１である。尚、この
加算器２２は前述した図６の加算器２２Ａ〜２２Ｄと同
様のものである。次に、第２のＮＯＴ回路１６を用いて
加算器２２の出力を反転してＡ−Ｂを求めると同時に、
インクリメンタ２３により１加えてＢ−Ａを求める。こ
れら２つの値の一方の符号ビット、例えば第２のＮＯＴ
回路１６の出力の最上位ビットＳ０ＭＳＢを用いて選択
器２４で正の値の方を選択すれば、絶対値｜Ａ−Ｂ｜が
求められる。要するに、かかる絶対値演算器回路１８ａ
においても桁上げ入力が０の時と１の時の２通りの和を
必要としているが、ここでは加算器の一種であるインク
リメンタを用いて桁上げ１の時の和を求めているので、
実質的には２つの加算器を使用していることになる。

【００１０】

【発明が解決しようとする課題】上述した従来の加算器
およびその加算器を用いた絶対値演算回路は、和の値が
１通りしか求められないため、桁上げ入力信号が０の時
の値と１の時の値の２通りの和を求めるには、それぞれ
の和を求める２つの加算器を用意する必要があり、その
ためにハードウェアが増加するという欠点がある。

【００１１】本発明の目的は、このような２通りの和を
求めるときのハードウェアを低減することのできる加算
器およびその加算器を用いた絶対値演算回路を提供する
ことにある。

【００１２】

【課題を解決するための手段】本発明の加算器は、２数
を入力しビット毎の桁上げ生成信号およびビット毎の桁
上げ伝播信号を作成する手段と、前記ビット毎の桁上げ
生成信号およびビット毎の桁上げ伝播信号から最下位ビ
ットを含む任意ビット長のブロック桁上げ生成信号およ
びブロック桁上げ伝播信号を求める手段とを有し、桁上
げ入力が０の場合の各ビットの桁上げ信号を前記ブロッ
ク桁上げ生成信号から求め、前記桁上げ入力が１の場合
の各ビットの桁上げ信号を前記ブロック桁上げ生成信号
および前記ブロック桁上げ伝播信号から求めることによ
り、前記桁上げ入力が０の場合および１の場合の２通り
の和を求めるように構成される。

【００１３】また、本発明の加算器は、加算語長を任意
のビット数毎の部分に分割して加算語全体の和を求める
加算器において、２数を入力しビット毎の桁上げ生成信
号およびビット毎の桁上げ伝播信号を作成する手段およ
び前記ビット毎の桁上げ生成信号およびビット毎の桁上
げ伝播信号から最下位ビットを含む任意ビット長のブロ
ック桁上げ生成信号およびブロック桁上げ伝播信号を求
める手段を有し且つ桁上げ入力が０の場合の各ビットの
桁上げ信号を前記ブロック桁上げ生成信号から求め、前
記桁上げ入力が１の場合の各ビットの桁上げ信号を前記
ブロック桁上げ生成信号および前記ブロック桁上げ伝播
信号から求めることにより、前記桁上げ入力が０の場合
および１の場合の２通りの和を求める少なくとも２つの
加算部と、下位部分からの桁上げ信号出力によって前記
２つの加算部の２通りの出力の一方を選択するシリーズ
接続された少なくとも２つの選択部とを備えて構成され
る。

【００１４】また、本発明の加算器を用いた絶対値演算
回路は、２数Ａ，Ｂの差の絶対値をＡ−ＢおよびＢ−Ａ
を演算することにより求めるにあたり、前記Ａの各ビッ
ト信号を反転させた値および前記Ｂの値を加算する加算
器と、下位からの桁上げ信号が１の時の和から前記Ｂ−
Ａの値を求める一方、下位からの桁上げ信号が０の時の
和の各ビットを反転させた信号からＡ−Ｂの値を求める
選択器とを有し、前記加算器に前述した加算器を用いて
構成される。

【００１５】

【作用】本発明では、桁上げ入力が０の時と１の時の２
通りの和を求めるために使われる２通りのビット毎の桁
上げ信号を桁上げ先見回路の中間節点の信号を用いて求
める。そのために、２つの加算器を用いた場合に重複し
て存在していた桁上げ先見回路を１つに纏めることがで
きる。この桁上げ先見回路は加算器のハードウェァの大
半を占めるため、この部分を１つに纏めることにより、
ハードウェァの低減を実現できる。

【００１６】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。

【００１７】図１は本発明の加算器の一実施例を示すブ
ロック回路図である。図１に示すように、本実施例の加
算器８はｎビットの被加数Ａとｎビットの加数Ｂとのエ
クスクルーシブ・オア論理およびアンド論理をとるＥＸ
・ＯＲ回路１およびＡＮＤ回路２と、これらＥＸ・ＯＲ
回路１およびＡＮＤ回路２の出力に基ずきブロック桁上
げ伝播関数Ｐおよびブロック桁上げ生成関数Ｇを作成す
る桁上げ伝播信号回路３および桁上げ生成信号回路４
と、これら信号回路３，４のオア論理をとるＯＲ回路５
と、ＥＸ・ＯＲ回路１およびＯＲ回路５の出力のエクス
クルーシブ・オア論理をとるＥＸ・ＯＲ回路６と、ＥＸ
・ＯＲ回路１および桁上げ生成信号回路４の出力のエク
スクルーシブ・オア論理をとるＥＸ・ＯＲ回路７とを有
している。

【００１８】次に、前述した（７）〜（１０）式の桁上
げｃｉについて、ブロック桁上げ伝播関数Ｐおよびブロ
ック桁上げ生成関数Ｇを用いて説明する。このブロック
桁上げ生成関数Ｇは、以下の（１１）乃至（１４）式
で、 Ｇ０＝ｇ０ ………（１１） Ｇ１＝ｇ１＋ｐ１・Ｇ０ ＝ｇ１＋ｐ１・ｇ０ ………（１２） Ｇ２＝ｇ２＋ｐ２・Ｇ１ ＝ｇ２＋ｐ２・ｇ１＋ｐ２・ｐ１・ｇ０ ………（１３） Ｇ３＝ｇ３＋ｐ３・Ｇ２ ＝ｇ３＋ｐ３・ｇ２＋ｐ３・ｐ２・ｇ１ ＋ｐ３・ｐ２・ｐ１・ｇ０ ………（１４） 表わされる。また、ブロック桁上げ伝播関数Ｐは、以下
の（１５）乃至（１８）式で表わされる。

【００１９】 Ｐ０＝ｐ０ ………（１５） Ｐ１＝ｐ１・Ｐ０ ＝ｐ１・ｐ０ ………（１６） Ｐ２＝ｐ２・Ｐ１ ＝ｐ２・ｐ１・ｐ０ ………（１７） Ｐ３＝ｐ３・Ｐ２ ＝ｐ３・ｐ２・ｐ１・ｐ０ ………（１８） これらのブロック桁上げ生成関数Ｇおよびブロック桁上
げ伝播関数Ｐを用いれば、前述した（７）〜（１０）式
の桁上げｃｉは、次の（１９）式のように表わされる。

【００２０】 ｃｉ＝Ｇｉ＋Ｐｉ・ｃ（−１） ………（１９） そこで、桁上げ入力ｃ（−１）が０の時の桁上げｃ０ｉ
および１の時の桁上げｃ１ｉは、次の（２０），（２
１）式のようになる。

【００２１】 ｃ０ｉ＝Ｇｉ ………（２０） ｃ１ｉ＝Ｇｉ＋Ｐｉ ………（２１） この桁上げｃ０ｉとｃ１ｉを用いれば、ブロック桁上げ
生成関数Ｇおよびブロック桁上げ伝播関数Ｐを求める部
分の回路は、桁上げが０の時と１の時のの和を求める２
つの加算器で共通に使用することができる。また、式
（２１）で表わされる桁上げはビット毎並列に行なえる
ため、遅延の増加をほとんど生じないで済む。

【００２２】次に、上述した式と加算器８の回路動作に
ついて説明する。まず、第１のＥＸ・ＯＲ回路１の出力
が各ビット毎の桁上げ伝播関数ｐであり、ＡＮＤ回路２
の出力が各ビット毎の桁上げ生成関数ｇであ。この第１
のＥＸ・ＯＲ回路１の出力を桁上げ伝播信号回路３に入
力して（１５）〜（１８）式を演算し、ブロック桁上げ
伝播関数Ｐを出力する。これと並列に、第１のＥＸ・Ｏ
Ｒ回路１の出力およびＡＮＤ回路２の出力を桁上げ生成
信号回路４に入力して（１１）〜（１４）式を演算し、
ブロック桁上げ生成関数Ｇを出力する。しかるに、（２
０）式によれば、桁上げ入力が０の場合の桁上げｃ０は
そのままブロック桁上げ生成関数Ｇを用いればよい。一
方、桁上げ入力が１の場合の桁上げ信号ｃ１はブロック
桁上げ生成関数Ｇとブロック桁上げ伝播関数Ｐの論理和
として求められる。すなわち、桁上げ伝播信号回路３の
出力Ｐと桁上げ生成信号回路４の出力ＧをＯＲ回路５に
入力して桁上げｃ１を求める。しかる後、第２のＥＸ・
ＯＲ回路６と第３のＥＸ・ＯＲ回路７でそれぞれの桁上
げ信号について（５）式の演算を行なえば、桁上げ入力
が０の時の和Ｓ０および桁上げ入力が１の時の和Ｓ１が
求められる。この（５）式によれば、（ｉ−１）ビット
目の桁上げｃ（ｉ−１）とｉビット目の桁上げ伝播関数
ｐｉの排他的論理和を求める。桁上げは１ビット上位に
ずれて、桁上げの最上位ｃ０（ｎ−１）およびｃ１（ｎ
−１）はこの加算器の桁上げ出力ｃ０ｏｕｔ，ｃ１ｏｕ
ｔとなる。また、これらｃ（０−１），ｃ（１−１）は
この加算器への２通りの桁上げ入力であり、順に０，１
を与える。

【００２３】図２は図１に示す桁上げ信号回路およびＯ
Ｒ回路の具体的構成図である。図２に示すように、桁上
げ伝播／生成信号回路１１は図１の桁上げ伝播信号回路
３と桁上げ生成信号回路４を表わしている。この桁上げ
伝播信号回路はＡＮＤ回路９によって構成され、また桁
上げ生成信号回路はＡＮＤ回路９およびＯＲ回路１０に
よって構成される。この桁上げ伝播／生成信号回路１１
の出力およびＯＲ回路５の出力によりビット毎の桁上げ
信号ｃ０ｉ（ｃ００〜ｃ０３），ｃ１ｉ（ｃ１０〜ｃ１
３）が得られる。かかる回路は、前述した図５の回路に
対応する部分であり、ゲートの数は数個多くなるもの
の、それぞれのゲートの入力数が減るために、ほぼ同じ
ハードウェア量で実現できる。

【００２４】図３は図１に示す加算器を用いて構成した
一応用例としての選択加算器回路のブロック図である。
図３に示すように、この選択加算器回路１４は図１に示
す加算器８Ａ，８Ｂと、それぞれの加算器８Ａ，８Ｂに
接続された選択器１２，１３とから構成され、第１の加
算器８Ａと第１の選択器１２でｍ０ビットの加算器ブロ
ックを形成し、第２の加算器８Ｂと第２の選択器１３で
その上位のｍ１ビットの加算器ブロックを形成してい
る。前述した図６と比較すると、２つの加算器が１つの
加算器で置換されているので、この部分のハードウェア
量は約半分にできる。

【００２５】図４は本発明の加算器を用いた絶対値演算
回路の一実施例を示すブロック回路図である。図４に示
すように、本実施例の絶対値演算器回路１８は、前述し
た図７の絶対値演算器回路１８ａにおける加算器２２お
よびインクリメンタ２３を、図１に示す加算器８で置換
したものである。かかる絶対値演算器回路１８の動作
は、ＮＯＴ回路１５で入力Ａを反転させて−Ａ−１を求
め加算器８でＢの値と加算する。加算器８の桁上げ入力
０の場合の和出力Ｓ０はＢ−Ａ−１であり、これをＮＯ
Ｔ回路１６で反転させることによりＡ−Ｂの値を得る。
一方、桁上げ入力１の場合の和出力Ｓ１はＢ−Ａの値で
ある。これら２つの結果のうち、正の方を選択器１７で
選択し出力すれば、２数Ａ，Ｂの差の絶対値を求めるこ
とができる。要するに、本実施例の絶対値演算器回路１
８は加算器８を用いることにより、インクリメンタを省
略でき、ハードウェアを削減することができる。

【００２６】

【発明の効果】以上説明したように、本発明の加算器
は、桁上げ入力０の場合の和と桁上げ入力１の場合の和
を同時に１つの加算器で求めることにより、２通りの和
を求めるときのハードウェアを低減することができると
いう効果がある。また本発明の加算器を用いた絶対値演
算回路は、１つの加算器で２通りの和を作成するので、
演算器自体のハードウェアを低減することができるとい
う効果がある。

【図面の簡単な説明】

【図１】本発明の加算器の一実施例を示すブロック回路
図である。

【図２】図１に示す桁上げ信号回路およびＯＲ回路の具
体的構成図である。

【図３】図１に示す加算器を用いて構成した一応用例と
しての選択加算器回路のブロック図である。

【図４】本発明の加算器を用いた絶対値演算回路の一実
施例を示すブロック回路図である。

【図５】従来の一例を説明するための加算器における桁
上げ先見回路の具体的構成図である。

【図６】従来の一例を示す桁上げ選択加算器回路のブロ
ック回路図である。

【図７】従来の他の例を示す絶対値演算器回路のブロッ
ク回路図である。

【符号の説明】

１，６，７ ＥＸ・ＯＲ回路 ２，９ ＡＮＤ回路 ３ 桁上げ伝播信号回路 ４ 桁上げ生成信号回路 ５，１０ ＯＲ回路 ８，８Ａ，８Ｂ 加算器 １１ 桁上げ伝播／生成信号回路 １２，１３，１７ 選択器 １４ 選択加算器回路 １５，１６ ＮＯＴ回路 １８ 絶対値演算器回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ２数を入力しビット毎の桁上げ生成信号
   およびビット毎の桁上げ伝播信号を作成する手段と、前
   記ビット毎の桁上げ生成信号およびビット毎の桁上げ伝
   播信号から最下位ビットを含む任意ビット長のブロック
   桁上げ生成信号およびブロック桁上げ伝播信号を求める
   手段とを有し、桁上げ入力が０の場合の各ビットの桁上
   げ信号を前記ブロック桁上げ生成信号から求め、前記桁
   上げ入力が１の場合の各ビットの桁上げ信号を前記ブロ
   ック桁上げ生成信号および前記ブロック桁上げ伝播信号
   から求めることにより、前記桁上げ入力が０の場合およ
   び１の場合の２通りの和を求めることを特徴とする加算
   器。
2. 【請求項２】 加算語長を任意のビット数毎の部分に分
   割して加算語全体の和を求める加算器において、２数を
   入力しビット毎の桁上げ生成信号およびビット毎の桁上
   げ伝播信号を作成する手段および前記ビット毎の桁上げ
   生成信号およびビット毎の桁上げ伝播信号から最下位ビ
   ットを含む任意ビット長のブロック桁上げ生成信号およ
   びブロック桁上げ伝播信号を求める手段を有し且つ桁上
   げ入力が０の場合の各ビットの桁上げ信号を前記ブロッ
   ク桁上げ生成信号から求め、前記桁上げ入力が１の場合
   の各ビットの桁上げ信号を前記ブロック桁上げ生成信号
   および前記ブロック桁上げ伝播信号から求めることによ
   り、前記桁上げ入力が０の場合および１の場合の２通り
   の和を求める少なくとも２つの加算部と、下位部分から
   の桁上げ信号出力によって前記２つの加算部の２通りの
   出力の一方を選択するシリーズ接続された少なくとも２
   つの選択部とを備えることを特徴とする加算器。
3. 【請求項３】 ２数Ａ，Ｂの差の絶対値をＡ−Ｂおよび
   Ｂ−Ａを演算することにより求める加算器を用いた絶対
   値演算回路において、前記Ａの各ビット信号を反転させ
   た値および前記Ｂの値を加算する加算器と、下位からの
   桁上げ信号が１の時の和から前記Ｂ−Ａの値を求める一
   方、下位からの桁上げ信号が０の時の和の各ビットを反
   転させた信号からＡ−Ｂの値を求める選択器とを有し、
   前記加算器に請求項１記載の加算器を用いることを特徴
   とする加算器を用いた絶対値演算回路。