JPH0453263A - 半導体記憶回路装置 - Google Patents
半導体記憶回路装置Info
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- JPH0453263A JPH0453263A JP2163218A JP16321890A JPH0453263A JP H0453263 A JPH0453263 A JP H0453263A JP 2163218 A JP2163218 A JP 2163218A JP 16321890 A JP16321890 A JP 16321890A JP H0453263 A JPH0453263 A JP H0453263A
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ゲートアレイの基本セルで構成するＲＡＭの
メモリセルに関するものである。
メモリセルに関するものである。
第５図は従来のメモリセルの接続の一例を示す回路図で
あり、第６図は第５図に用いるメモリセルを示す回路図
である。第５図において、ＩＡｌ、８．２Ａ、２Ｂはビ
ット線、３はメモリセル、Ｇ Ｌばインバータ回路のグ
ランドとしてのセルグランド、ＧＮＤばチップのグラン
ドである。また第６図において、１ａ〜１ｄはＮＭＯ３
）ランジスタ、２ ａ 〜２ ｄ８ｉＰＭｏｓ トラン
ジスタ、Ｗ Ｌｌ、ＷＬ２はワード線、ＶＤＤば電源線
、Ａ、 Ｂは節点であり、トランジスタｌａ、２ａお
よび１ｂ、２ｂばそれぞれベアでインバータ回路を構成
している。なお第６図において第５図と同一部分又は相
当部分には同一符号が付しである。
あり、第６図は第５図に用いるメモリセルを示す回路図
である。第５図において、ＩＡｌ、８．２Ａ、２Ｂはビ
ット線、３はメモリセル、Ｇ Ｌばインバータ回路のグ
ランドとしてのセルグランド、ＧＮＤばチップのグラン
ドである。また第６図において、１ａ〜１ｄはＮＭＯ３
）ランジスタ、２ ａ 〜２ ｄ８ｉＰＭｏｓ トラン
ジスタ、Ｗ Ｌｌ、ＷＬ２はワード線、ＶＤＤば電源線
、Ａ、 Ｂは節点であり、トランジスタｌａ、２ａお
よび１ｂ、２ｂばそれぞれベアでインバータ回路を構成
している。なお第６図において第５図と同一部分又は相
当部分には同一符号が付しである。
第６図に示すインバータ回路は互いにその出力を他方の
インバータ回路の入力に接続しており、記憶ループを構
成している。ＮＭＯＳトランジスタｌｃ、ｌｄはこの記
憶ループに対する第１のアクセス手段を構成しており、
ＰＭＯ３トランジスタ２ｃ、２ｄはこの記ｔｏループに
対する第２のアクセス手段を構成している。つまり、ワ
ード線ＷＬ１がハイレベルになると、ＮＭＯ３Ｉ−ラン
ジスク１ｃ、１ｄがオン状態になり、ビット線ペアＩＡ
、１Ｂと記憶ループの間でデータの授受が行なえる状態
になる。また、ワード線ＷＬ２がローレヘルになると、
ＰＭＯ３）ランジスタ２Ｃ，２ｄがオン状態になり、ピ
ッ１〜線ベア２Ａ、２１−３と記４ｙループの間でデー
タの授受が行なえる状態になる。
インバータ回路の入力に接続しており、記憶ループを構
成している。ＮＭＯＳトランジスタｌｃ、ｌｄはこの記
憶ループに対する第１のアクセス手段を構成しており、
ＰＭＯ３トランジスタ２ｃ、２ｄはこの記ｔｏループに
対する第２のアクセス手段を構成している。つまり、ワ
ード線ＷＬ１がハイレベルになると、ＮＭＯ３Ｉ−ラン
ジスク１ｃ、１ｄがオン状態になり、ビット線ペアＩＡ
、１Ｂと記憶ループの間でデータの授受が行なえる状態
になる。また、ワード線ＷＬ２がローレヘルになると、
ＰＭＯ３）ランジスタ２Ｃ，２ｄがオン状態になり、ピ
ッ１〜線ベア２Ａ、２１−３と記４ｙループの間でデー
タの授受が行なえる状態になる。
第７図は」−記憶２のアクセス手段から記憶ループに書
込みを行なう場合の簡略化した回路図である。第７図で
は、節点へがローレベルで、節点Ｂがハイレベルの状態
の記憶ループに対して、その反対のデータを書き込む場
合を示している。ビット線ペアには理想的に電源レベル
、グランドレベルが与えられるものとして示した。節点
へがローレベルで、節点Ｂがハイレベルであるから、ト
ランジスタＩａ、２ｂがオン、２ａ、ｌｂがオフである
。また第２のアクセス手段を構成するトランジスタ２ｃ
、２ｄはオンとなっている。
込みを行なう場合の簡略化した回路図である。第７図で
は、節点へがローレベルで、節点Ｂがハイレベルの状態
の記憶ループに対して、その反対のデータを書き込む場
合を示している。ビット線ペアには理想的に電源レベル
、グランドレベルが与えられるものとして示した。節点
へがローレベルで、節点Ｂがハイレベルであるから、ト
ランジスタＩａ、２ｂがオン、２ａ、ｌｂがオフである
。また第２のアクセス手段を構成するトランジスタ２ｃ
、２ｄはオンとなっている。
第８図は、第７図のオン状態のトランジスタをオン抵抗
として示したものである。ＣＭＯＳゲートアレイにおい
て、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのチ
ャネル幅を同しにした場合、１）ＭＯ３Ｉ・ランジスタ
のオン抵抗はＮＭＯ３ｈランジスタのオン抵抗の２倍程
度である。
として示したものである。ＣＭＯＳゲートアレイにおい
て、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのチ
ャネル幅を同しにした場合、１）ＭＯ３Ｉ・ランジスタ
のオン抵抗はＮＭＯ３ｈランジスタのオン抵抗の２倍程
度である。
第８図においては、ＮＭＯ３Ｉ−ランジスタのオン抵抗
値をＲ，ＰＭＯ３＋−ランジスタのオン抵抗値を２Ｒで
示した。ＮＭＯ３＋−ランジスタ１ｂとＰＭＯ３＋・ラ
ンジスタ２ａが存在しないとすると、ｖａｎを電源ライ
ンＶＤＤの電圧とずれば、節点Ａの電位ば抵抗分割によ
ってＶＤＤ／３になり、節点Ｂの電位ばＶＩＩＤ／２と
なる。実際には節点Ａの電位によってＮＭＯ３Ｉ−ラン
ジスタ１ｂがある程度オン状態（完全にはオンでないの
でオン抵抗が高い状態）になり、節点Ｂの電位によって
ＰＭＯＳトランジスタ２ａがある程度オン状態になる。
値をＲ，ＰＭＯ３＋−ランジスタのオン抵抗値を２Ｒで
示した。ＮＭＯ３＋−ランジスタ１ｂとＰＭＯ３＋・ラ
ンジスタ２ａが存在しないとすると、ｖａｎを電源ライ
ンＶＤＤの電圧とずれば、節点Ａの電位ば抵抗分割によ
ってＶＤＤ／３になり、節点Ｂの電位ばＶＩＩＤ／２と
なる。実際には節点Ａの電位によってＮＭＯ３Ｉ−ラン
ジスタ１ｂがある程度オン状態（完全にはオンでないの
でオン抵抗が高い状態）になり、節点Ｂの電位によって
ＰＭＯＳトランジスタ２ａがある程度オン状態になる。
従って、節点への電位はＶ［ｌＤ／３よりも高くなり、
節点Ｂの電位は■ゎゎ／２よりも低くなる。
節点Ｂの電位は■ゎゎ／２よりも低くなる。
節点への電位が節点Ｂの電位よりも高くなれば、記憶ル
ープの内容が反転し、所望のデータが書き込まれたこと
になる。しかし、トランジスタ２ａ１ｂのオン状態が充
分でなければ、このような記１ａループの内容の反転は
起こらず、正常な書込めは行なえない。
ープの内容が反転し、所望のデータが書き込まれたこと
になる。しかし、トランジスタ２ａ１ｂのオン状態が充
分でなければ、このような記１ａループの内容の反転は
起こらず、正常な書込めは行なえない。
」二連したように、従来の半導体装１．ａ回路装置にお
いては、メモリセルの記ｔａループを構成するインバー
タ回路のグランド端子が半導体装置（チップ）のグラン
ド端子に直接接続されており、Ｉ・ランジスタの特性に
よっては記ｊｐループの内容の反転が起こらず、正常な
書込みが行なえないことがあった。
いては、メモリセルの記ｔａループを構成するインバー
タ回路のグランド端子が半導体装置（チップ）のグラン
ド端子に直接接続されており、Ｉ・ランジスタの特性に
よっては記ｊｐループの内容の反転が起こらず、正常な
書込みが行なえないことがあった。
本発明Ｇ：ｌこのような点に鑑みてなされたものであり
、その目的とするところは、トランジスタの特性に関わ
らず正常な書込みが行なえる半導体記１９回路装置を提
供することにある。
、その目的とするところは、トランジスタの特性に関わ
らず正常な書込みが行なえる半導体記１９回路装置を提
供することにある。
このようなｌ」的を達成するために本発明は、メモリセ
ルの記憶ループを構成するインバータ回路のグランド端
子とチップのグランド端子との間に抵抗素子又はトラン
ジスタが並列に接続された抵抗素子を挿入するようにし
たものである。
ルの記憶ループを構成するインバータ回路のグランド端
子とチップのグランド端子との間に抵抗素子又はトラン
ジスタが並列に接続された抵抗素子を挿入するようにし
たものである。
本発明による半導体装１Ｑ Ｉｉ１］路装置では、メモ
リセルの記憶ループの内容が反転し易くなり、従来に比
べ書込めが行ない易くなる。
リセルの記憶ループの内容が反転し易くなり、従来に比
べ書込めが行ない易くなる。
第１図は、本発明による半導体記憶回路装置の一実施例
を示す回路図である。同図に示すように、複数のメモリ
セルに対する共通のグランド端子（セルグランド）と半
導体装置のグランド端子との間に抵抗素子４を挿入する
。なお、第１図において第５図と同一部分又は相当部分
には同一符号が付しである。
を示す回路図である。同図に示すように、複数のメモリ
セルに対する共通のグランド端子（セルグランド）と半
導体装置のグランド端子との間に抵抗素子４を挿入する
。なお、第１図において第５図と同一部分又は相当部分
には同一符号が付しである。
第２図は、第１図の回路においてメモリセルの第２のア
クセス手段から記憶ループに書込みを行なう場合の簡略
化した回路図である。同図では、節点Ａがローレベルで
、節点Ｂがハイレベルの状態の記憶ループに対して、そ
の反対のデータを書き込む場合を示している。ビット線
ペアには理想的に電源電圧ＶＤＤのレベル、グランドレ
ベルが与えられるものとして示した。
クセス手段から記憶ループに書込みを行なう場合の簡略
化した回路図である。同図では、節点Ａがローレベルで
、節点Ｂがハイレベルの状態の記憶ループに対して、そ
の反対のデータを書き込む場合を示している。ビット線
ペアには理想的に電源電圧ＶＤＤのレベル、グランドレ
ベルが与えられるものとして示した。
第３図は、第２図のオン状態のトランジスタ１ａ、
２ｂ、 ２ｃ、 ２ｔ３をオン抵抗として示したも
のである。ＣＭ ＯＳケートアＩ／イにおいて、ＮＭ○
ＳトランジスタとＩ）ＭＯＳ）ランジスタのチャネル幅
を同しにした場合、ＰＭＯ３）ランジスタのオン抵抗は
ＮＭＯ３）ランジスタのオン抵抗の２倍程度である。第
３図では、ＮＭＯ３）ランジスタのオン抵抗値をＲ，Ｐ
ＭＯ５Ｉ・ランジスタのオン抵抗値を２Ｒで示した。ま
た、抵抗素子−４の抵抗値をＲｇとして以下の説明を行
なう。
２ｂ、 ２ｃ、 ２ｔ３をオン抵抗として示したも
のである。ＣＭ ＯＳケートアＩ／イにおいて、ＮＭ○
ＳトランジスタとＩ）ＭＯＳ）ランジスタのチャネル幅
を同しにした場合、ＰＭＯ３）ランジスタのオン抵抗は
ＮＭＯ３）ランジスタのオン抵抗の２倍程度である。第
３図では、ＮＭＯ３）ランジスタのオン抵抗値をＲ，Ｐ
ＭＯ５Ｉ・ランジスタのオン抵抗値を２Ｒで示した。ま
た、抵抗素子−４の抵抗値をＲｇとして以下の説明を行
なう。
ＮＭＯ３１，ランジスタｌ ｂとＩ）Ｍｏｓ１〜ランジ
スク２ａが存在しないとすると、節点への電位Ｃ１，ｌ
抵抗分割によって ＶｏｎＸ Ｄ？＋Ｒ，ｇ）／ （３Ｒ４−Ｒｇ）になり
、従来の回路の場合の■。、／３に比べて高い電位にな
る。また、節点Ｂの電位ばＶＤＤ／２となる。実際には
、節点への電位によってＮＭＯ３ｌ・ランジスタ］ｂが
ある程度オン状態（完全にはオン状態でないのでオン抵
抗が高い状態）になり、節点Ｉ３の電位によってｌ）Ｍ
Ｏ３Ｉ−ランジスタ２ａもある程度オン状態になる。節
点への電位は従来の回路（第８図参照）に比べ高くなる
ので、ＮＭＯＳ＋−ランジスタ１ｂのオン抵抗は下がる
。従って、節点Ｂの電位は従来よりも下がる。これによ
り、ＰＭＯ３）ランジスク２ａのオン抵抗も下がる。以
」−のような動作により、従来に比へ、節点への電位が
節点Ｂの電位よりも高くなり易く、正常な書込み動作が
期待できる。
スク２ａが存在しないとすると、節点への電位Ｃ１，ｌ
抵抗分割によって ＶｏｎＸ Ｄ？＋Ｒ，ｇ）／ （３Ｒ４−Ｒｇ）になり
、従来の回路の場合の■。、／３に比べて高い電位にな
る。また、節点Ｂの電位ばＶＤＤ／２となる。実際には
、節点への電位によってＮＭＯ３ｌ・ランジスタ］ｂが
ある程度オン状態（完全にはオン状態でないのでオン抵
抗が高い状態）になり、節点Ｉ３の電位によってｌ）Ｍ
Ｏ３Ｉ−ランジスタ２ａもある程度オン状態になる。節
点への電位は従来の回路（第８図参照）に比べ高くなる
ので、ＮＭＯＳ＋−ランジスタ１ｂのオン抵抗は下がる
。従って、節点Ｂの電位は従来よりも下がる。これによ
り、ＰＭＯ３）ランジスク２ａのオン抵抗も下がる。以
」−のような動作により、従来に比へ、節点への電位が
節点Ｂの電位よりも高くなり易く、正常な書込み動作が
期待できる。
第４図は、本発明の他の実施例を示す回路図である。同
図において、１ｅはＮＭＯ３＋−ランジスクである。Ｎ
ＭＯ３Ｉ−ランジスタ１Ｃは抵抗素子４に対して並列接
続されている。書込み動作時にはＮＭＯ３Ｉ−ランジス
タ１ｅは信号ＷＥによりオフ状態に設定され、第４図の
回路は第１図の回路と等価になり、書込みが容易に行な
える。読出し動作時には、ＮＭＯ３＋−ランジスタ１ｅ
はオン状態に設定される。これにより、挿入された抵抗
値が等測的に下がる。抵抗値が下がると、メモリセルの
記４．１ループを構成するインバータ回路の出力インピ
ーダンスが丁がり、読出しスピードが速くなる。
図において、１ｅはＮＭＯ３＋−ランジスクである。Ｎ
ＭＯ３Ｉ−ランジスタ１Ｃは抵抗素子４に対して並列接
続されている。書込み動作時にはＮＭＯ３Ｉ−ランジス
タ１ｅは信号ＷＥによりオフ状態に設定され、第４図の
回路は第１図の回路と等価になり、書込みが容易に行な
える。読出し動作時には、ＮＭＯ３＋−ランジスタ１ｅ
はオン状態に設定される。これにより、挿入された抵抗
値が等測的に下がる。抵抗値が下がると、メモリセルの
記４．１ループを構成するインバータ回路の出力インピ
ーダンスが丁がり、読出しスピードが速くなる。
以−ｈ説明したように本発明は、メモリセルの記憶ルー
プを構成するインバータ回路のグランド端子と千ノブの
グランＦ ’Ｊ：ｉｉ ７−との間に抵抗素子又はトラ
ンジスタが並列に接続された抵抗素子を挿入したことに
より、メモリセルの記４１ループの内容が反転し易くな
り、従来に比べ書込みが行ない易くなり、ゲートアレイ
の基本セルを用いてメモリセルを構成する場合に従来に
比べ正常な書込み動作が１す］待できる効果がある。
プを構成するインバータ回路のグランド端子と千ノブの
グランＦ ’Ｊ：ｉｉ ７−との間に抵抗素子又はトラ
ンジスタが並列に接続された抵抗素子を挿入したことに
より、メモリセルの記４１ループの内容が反転し易くな
り、従来に比べ書込みが行ない易くなり、ゲートアレイ
の基本セルを用いてメモリセルを構成する場合に従来に
比べ正常な書込み動作が１す］待できる効果がある。
第１図は本発明による半勇２体記憶回路装置の−・実施
例を示す回路図、第２図は第１図の回路の書込め動作時
の簡略化した回路図、第３図は第２図の等価回路図、第
４図は本発明の他の実施例を示す回路図、第５図は従来
の半導体記憶回路装置を示す回路図、第６図は半導体記
憶回路装置に用いられるメモリセルの回路図、第７図は
第５図の回路の書込み動作時の簡略化した回路図、第８
図は第７図の等価回路図である。 １人、Ｉ肥 ２Ａ、２Ｂ・・・ヒ゛ノド線、３・・・メ
モリセル、４・・・抵抗素子、ＧＬ、ＧＮＤ・・・グラ
ンド、１ ａ 〜１ ｄ −ＮＭＯＳ ｈランシスタ、
２ａ−２ｄ・・ｌ）ＭＯ３ｈランシスタ、ＶＤＤ・・・
電′ｔｉ、線、ＡＢ・・・節点。
例を示す回路図、第２図は第１図の回路の書込め動作時
の簡略化した回路図、第３図は第２図の等価回路図、第
４図は本発明の他の実施例を示す回路図、第５図は従来
の半導体記憶回路装置を示す回路図、第６図は半導体記
憶回路装置に用いられるメモリセルの回路図、第７図は
第５図の回路の書込み動作時の簡略化した回路図、第８
図は第７図の等価回路図である。 １人、Ｉ肥 ２Ａ、２Ｂ・・・ヒ゛ノド線、３・・・メ
モリセル、４・・・抵抗素子、ＧＬ、ＧＮＤ・・・グラ
ンド、１ ａ 〜１ ｄ −ＮＭＯＳ ｈランシスタ、
２ａ−２ｄ・・ｌ）ＭＯ３ｈランシスタ、ＶＤＤ・・・
電′ｔｉ、線、ＡＢ・・・節点。
Claims (1)
- ＣＭＯＳゲートアレイの基本セルを用いてスタティック
ＲＡＭのメモリセルを構成した半導体記憶回路装置にお
いて、前記メモリセルの記憶ループを構成するインバー
タ回路のグランド端子とチップのグランド端子との間に
抵抗素子又はトランジスタが並列に接続された抵抗素子
を挿入したことを特徴とする半導体記憶回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2163218A JPH0453263A (ja) | 1990-06-20 | 1990-06-20 | 半導体記憶回路装置 |
| DE19914120248 DE4120248C2 (de) | 1990-06-20 | 1991-06-19 | Statische Schreib-/Lesespeichervorrichtung, Dual-Port Schreib-/Lesespeichervorrichtung und Gate-Array-Vorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2163218A JPH0453263A (ja) | 1990-06-20 | 1990-06-20 | 半導体記憶回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0453263A true JPH0453263A (ja) | 1992-02-20 |
Family
ID=15769555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2163218A Pending JPH0453263A (ja) | 1990-06-20 | 1990-06-20 | 半導体記憶回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0453263A (ja) |
| DE (1) | DE4120248C2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5282174A (en) * | 1992-01-31 | 1994-01-25 | At&T Bell Laboratories | Dual-port memory with read and read/write ports |
| EP0578915A3 (en) * | 1992-07-16 | 1994-05-18 | Hewlett Packard Co | Two-port ram cell |
| JP2665644B2 (ja) * | 1992-08-11 | 1997-10-22 | 三菱電機株式会社 | 半導体記憶装置 |
| US6185630B1 (en) * | 1997-02-14 | 2001-02-06 | Advanced Micro Devices, Inc. | Device initializing system with programmable array logic configured to cause non-volatile memory to output address and data information to the device in a prescribed sequence |
| US6075721A (en) * | 1997-12-18 | 2000-06-13 | Advanced Micro Devices, Inc. | Random access memory having bit selectable mask for memory writes |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56143587A (en) * | 1980-03-26 | 1981-11-09 | Fujitsu Ltd | Static type memory circuit |
-
1990
- 1990-06-20 JP JP2163218A patent/JPH0453263A/ja active Pending
-
1991
- 1991-06-19 DE DE19914120248 patent/DE4120248C2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE4120248A1 (de) | 1992-01-09 |
| DE4120248C2 (de) | 1994-01-20 |
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