JP2885607B2 - 半導体メモリ - Google Patents
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- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
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- G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリに関し、特
に非同期にて読出し／書込みを行うＳＲＡＭ用として用
いられる半導体メモリに関する。
に非同期にて読出し／書込みを行うＳＲＡＭ用として用
いられる半導体メモリに関する。
【０００２】
【従来の技術】従来の、この種の非同期に読出し／書込
み動作を行うＳＲＡＭメモリセルを含む半導体メモリに
おいては、図２に当該半導体メモリのメモリセル部の部
分回路図に示されるように、ワード線Ｗ21、Ｗ22と、２
組のディジット線対Ｄ21、Ｄ22およびＤ23、Ｄ24に対応
して、それぞれディジット線Ｄ21、Ｄ22、Ｄ23およびＤ
24に対するプルアップ用として作用するＰＭＯＳトラン
ジスタ１３、１４、１５および１６と、情報保持用のフ
リップフロップ（註：ＳＲＡＭメモリセルと云う）を形
成するＮＭＯＳトランジスタ１９、２０および抵抗素子
２３、２４と、それぞれ前記フリップフロップからのデ
ィジット線Ｄ21、Ｄ22、Ｄ23およびＤ24に対する情報伝
達の可否を制御するＮＭＯＳトランジスタ１７、１８、
２１および２２とを備えて構成される。なお、図２にお
いてはセンスアンプ等の他の構成要素は図示されていな
い。
み動作を行うＳＲＡＭメモリセルを含む半導体メモリに
おいては、図２に当該半導体メモリのメモリセル部の部
分回路図に示されるように、ワード線Ｗ21、Ｗ22と、２
組のディジット線対Ｄ21、Ｄ22およびＤ23、Ｄ24に対応
して、それぞれディジット線Ｄ21、Ｄ22、Ｄ23およびＤ
24に対するプルアップ用として作用するＰＭＯＳトラン
ジスタ１３、１４、１５および１６と、情報保持用のフ
リップフロップ（註：ＳＲＡＭメモリセルと云う）を形
成するＮＭＯＳトランジスタ１９、２０および抵抗素子
２３、２４と、それぞれ前記フリップフロップからのデ
ィジット線Ｄ21、Ｄ22、Ｄ23およびＤ24に対する情報伝
達の可否を制御するＮＭＯＳトランジスタ１７、１８、
２１および２２とを備えて構成される。なお、図２にお
いてはセンスアンプ等の他の構成要素は図示されていな
い。
【０００３】図２において、ワード線Ｗ21およびＷ22が
共に接地電位（以下、ローレベルと云う）にある状態に
おいては、ディジット線Ｄ21、Ｄ22、Ｄ23およびＤ
24は、プルアップ用のＰＭＯＳトランジスタ１３、１
４、１５および１６により電源電位（以下、ハイレベル
と云う）に保持されている。読出し時に、ワード線Ｗ21
およびＷ22の内のどちらか一方のワード線がローレベル
からハイレベルに変化する場合には、上述のように情報
が保持されている前記情報保持用のフリップフロップに
おける両極の電位差が、ディジット線Ｄ21、Ｄ24または
ディジット線Ｄ22、Ｄ23の一方に伝達され、また、読出
し時に、ワード線Ｗ21およびＷ22の両方のワード線が共
にローレベルからハイレベルに変化する場合には、情報
が保持されている前記フリップフロップにおける両極の
電位差が、ディジット線Ｄ21、Ｄ24およびディジット線
Ｄ22、Ｄ23の双方に伝達されて、それぞれのディジット
線対Ｄ21、Ｄ23およびＤ22、Ｄ23に電位差が生じる。更
に、これらのディジット線対間の電位差をセンス・アン
プ（図示されない）により増幅して、メモリセルの保持
情報が外部に読出される。なお、上述のように、ワード
線Ｗ21およびＷ22がローレベルの時に、ディジット線Ｄ
21、Ｄ22、Ｄ23およびＤ24が、全てハイレベルに保持さ
れているのは、ワード線Ｗ21およびＷ22がローレベルか
らハイレベルに変化する際における、ディジット線対間
の電位差による情報保持用の前記フリップフロップの反
転を防止するためである。
共に接地電位（以下、ローレベルと云う）にある状態に
おいては、ディジット線Ｄ21、Ｄ22、Ｄ23およびＤ
24は、プルアップ用のＰＭＯＳトランジスタ１３、１
４、１５および１６により電源電位（以下、ハイレベル
と云う）に保持されている。読出し時に、ワード線Ｗ21
およびＷ22の内のどちらか一方のワード線がローレベル
からハイレベルに変化する場合には、上述のように情報
が保持されている前記情報保持用のフリップフロップに
おける両極の電位差が、ディジット線Ｄ21、Ｄ24または
ディジット線Ｄ22、Ｄ23の一方に伝達され、また、読出
し時に、ワード線Ｗ21およびＷ22の両方のワード線が共
にローレベルからハイレベルに変化する場合には、情報
が保持されている前記フリップフロップにおける両極の
電位差が、ディジット線Ｄ21、Ｄ24およびディジット線
Ｄ22、Ｄ23の双方に伝達されて、それぞれのディジット
線対Ｄ21、Ｄ23およびＤ22、Ｄ23に電位差が生じる。更
に、これらのディジット線対間の電位差をセンス・アン
プ（図示されない）により増幅して、メモリセルの保持
情報が外部に読出される。なお、上述のように、ワード
線Ｗ21およびＷ22がローレベルの時に、ディジット線Ｄ
21、Ｄ22、Ｄ23およびＤ24が、全てハイレベルに保持さ
れているのは、ワード線Ｗ21およびＷ22がローレベルか
らハイレベルに変化する際における、ディジット線対間
の電位差による情報保持用の前記フリップフロップの反
転を防止するためである。
【０００４】
【発明が解決しようとする課題】上述した従来の半導体
メモリにおいては、第１の問題点として、ワード線Ｗ21
およびＷ22が同時にローレベルからハイレベルに変化す
る際の情報保持能力を考慮する場合には、情報保持用の
フリップフロップを形成するＮＭＯＳトランジスタ１９
の電流引抜き能力を、プルアップ用のＰＭＯＳトランジ
スタ１３、１４および抵抗素子２３からの電流供給能力
よりも高くするとともに、同じく情報保持用のフリップ
フロップを形成するＮＭＯＳトランジスタ２０の電流引
抜き能力を、プルアップ用のＰＭＯＳトランジスタ１
５、１６および抵抗素子２４からの電流供給能力よりも
高く設計することが必要になるという問題があり、第２
の問題点としては、読出し時において、ディジット線Ｄ
21、Ｄ24およびＤ22、Ｄ23の２組のディジット線対に、
同時に高速に電位差を付与する必要があるため、情報保
持用のフリップフロップを形成するＮＭＯＳトランジス
タ１９および２０の電流引込み能力を、ディジット線対
を１組しか持たず読出し／書込みが非同期状態において
は行われないＳＲＡＭ（以下、汎用ＳＲＡＭと云う）の
情報保持用のフリップフロップを形成するＮＭＯＳトラ
ンジスタに対比して２倍以上の値に設計する必要がある
という問題があり、更に、第３の問題点としては、ディ
ジット線の本数が、前記汎用ＳＲＡＭにおける場合の２
倍の数量が必要になるという問題がある。これらの三つ
の問題点に起因して、本従来例においては、メモリセル
占有面積が汎用ＳＲＡＭに比較して２倍以上に増大され
るという欠点がある。
メモリにおいては、第１の問題点として、ワード線Ｗ21
およびＷ22が同時にローレベルからハイレベルに変化す
る際の情報保持能力を考慮する場合には、情報保持用の
フリップフロップを形成するＮＭＯＳトランジスタ１９
の電流引抜き能力を、プルアップ用のＰＭＯＳトランジ
スタ１３、１４および抵抗素子２３からの電流供給能力
よりも高くするとともに、同じく情報保持用のフリップ
フロップを形成するＮＭＯＳトランジスタ２０の電流引
抜き能力を、プルアップ用のＰＭＯＳトランジスタ１
５、１６および抵抗素子２４からの電流供給能力よりも
高く設計することが必要になるという問題があり、第２
の問題点としては、読出し時において、ディジット線Ｄ
21、Ｄ24およびＤ22、Ｄ23の２組のディジット線対に、
同時に高速に電位差を付与する必要があるため、情報保
持用のフリップフロップを形成するＮＭＯＳトランジス
タ１９および２０の電流引込み能力を、ディジット線対
を１組しか持たず読出し／書込みが非同期状態において
は行われないＳＲＡＭ（以下、汎用ＳＲＡＭと云う）の
情報保持用のフリップフロップを形成するＮＭＯＳトラ
ンジスタに対比して２倍以上の値に設計する必要がある
という問題があり、更に、第３の問題点としては、ディ
ジット線の本数が、前記汎用ＳＲＡＭにおける場合の２
倍の数量が必要になるという問題がある。これらの三つ
の問題点に起因して、本従来例においては、メモリセル
占有面積が汎用ＳＲＡＭに比較して２倍以上に増大され
るという欠点がある。
【０００５】
【課題を解決するための手段】本発明の半導体メモリ
は、ドレインが第１の抵抗を介して電源に接続され、ゲ
ートが第２の抵抗を介して電源に接続されて、ソースが
接地電位に接続される第１のＮＭＯＳトランジスタと、
ドレインが前記第２の抵抗を介して電源に接続され、ゲ
ートが前記第１の抵抗を介して電源に接続されて、ソー
スが接地電位に接続される第２のＮＭＯＳトランジスタ
と、前記第１および第２の抵抗とを含むフリップフロッ
プにより形成されるＳＲＡＭメモリセルと、ソースが電
源に接続され、ゲートが接地電位に接続されて、ドレイ
ンが第１の書込み用のディジット線に接続されるプルア
ップ用の第１のＰＭＯＳトランジスタと、ソースが電源
に接続され、ゲートが接地電位に接続されて、ドレイン
が第２の書込み用のディジット線に接続されるプルアッ
プ用の第２のＰＭＯＳトランジスタと、ソースが電源に
接続され、ゲートが接地電位に接続されて、ドレインが
読出し用のディジット線に接続されるプルアップ用の第
３のＰＭＯＳトランジスタと、ドレインが前記第１のＮ
ＭＯＳトランジスタのドレインに接続され、ゲートが書
込み用のワード線に接続されて、ソースが前記第１の書
込み用のディジット線に接続される第３のＮＭＯＳトラ
ンジスタと、ドレインが前記第２のＮＭＯＳトランジス
タのドレインに接続され、ゲートが前記書込み用のワー
ド線に接続されて、ソースが前記第２の書込み用のディ
ジット線に接続される第４のＮＭＯＳトランジスタと、
ドレインが前記読出し用ディジット線に接続され、ゲー
トが読出し用ワード線に接続される第５のＮＭＯＳトラ
ンジスタと、前記第５のＮＭＯＳトランジスタのソース
と接地電位との間に接続され、前記第２のＮＭＯＳトラ
ンジスタのドレインの電位を検知して、前記読出し用デ
ィジット線のレベルをハイレベルまたはローレベルに保
持するように作用するレベル検知回路と、前記第１のＮ
ＭＯＳトランジスタのドレインと接地電位との間に接続
され、前記検知回路と等価な回路インピーダンスを形成
する回路素子と、を少なくとも部分構成要素として備え
る半導体メモリにおいて、前記検知回路は、ドレインが
前記第５のＮＭＯＳトランジスタのソースに接続され、
ゲートが前記第２のＮＭＯＳトランジスタのドレインに
接続されて、ソースが接地電位に接続される第６のＮＭ
ＯＳトランジスタにより 形成され、前記回路素子は、前
記第６のＮＭＯＳトランジスタのゲート部の寄生容量と
等価の容量により形成されることを特徴とする。
は、ドレインが第１の抵抗を介して電源に接続され、ゲ
ートが第２の抵抗を介して電源に接続されて、ソースが
接地電位に接続される第１のＮＭＯＳトランジスタと、
ドレインが前記第２の抵抗を介して電源に接続され、ゲ
ートが前記第１の抵抗を介して電源に接続されて、ソー
スが接地電位に接続される第２のＮＭＯＳトランジスタ
と、前記第１および第２の抵抗とを含むフリップフロッ
プにより形成されるＳＲＡＭメモリセルと、ソースが電
源に接続され、ゲートが接地電位に接続されて、ドレイ
ンが第１の書込み用のディジット線に接続されるプルア
ップ用の第１のＰＭＯＳトランジスタと、ソースが電源
に接続され、ゲートが接地電位に接続されて、ドレイン
が第２の書込み用のディジット線に接続されるプルアッ
プ用の第２のＰＭＯＳトランジスタと、ソースが電源に
接続され、ゲートが接地電位に接続されて、ドレインが
読出し用のディジット線に接続されるプルアップ用の第
３のＰＭＯＳトランジスタと、ドレインが前記第１のＮ
ＭＯＳトランジスタのドレインに接続され、ゲートが書
込み用のワード線に接続されて、ソースが前記第１の書
込み用のディジット線に接続される第３のＮＭＯＳトラ
ンジスタと、ドレインが前記第２のＮＭＯＳトランジス
タのドレインに接続され、ゲートが前記書込み用のワー
ド線に接続されて、ソースが前記第２の書込み用のディ
ジット線に接続される第４のＮＭＯＳトランジスタと、
ドレインが前記読出し用ディジット線に接続され、ゲー
トが読出し用ワード線に接続される第５のＮＭＯＳトラ
ンジスタと、前記第５のＮＭＯＳトランジスタのソース
と接地電位との間に接続され、前記第２のＮＭＯＳトラ
ンジスタのドレインの電位を検知して、前記読出し用デ
ィジット線のレベルをハイレベルまたはローレベルに保
持するように作用するレベル検知回路と、前記第１のＮ
ＭＯＳトランジスタのドレインと接地電位との間に接続
され、前記検知回路と等価な回路インピーダンスを形成
する回路素子と、を少なくとも部分構成要素として備え
る半導体メモリにおいて、前記検知回路は、ドレインが
前記第５のＮＭＯＳトランジスタのソースに接続され、
ゲートが前記第２のＮＭＯＳトランジスタのドレインに
接続されて、ソースが接地電位に接続される第６のＮＭ
ＯＳトランジスタにより 形成され、前記回路素子は、前
記第６のＮＭＯＳトランジスタのゲート部の寄生容量と
等価の容量により形成されることを特徴とする。
【０００６】
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の一実施例におけるメモリセ
ル部を示す部分回路図である。図１に示されるように、
読出し用のワード線Ｗ11および書込み用のワード線Ｗ12
と、書込み用のディジット線対Ｄ11、Ｄ12および読出し
用のディジット線Ｄ13に対応して、それぞれディジット
線Ｄ11、Ｄ12およびＤ13に対するプルアップ用として作
用するＰＭＯＳトランジスタ１、２および３と、情報保
持用のフリップフロップを形成するＮＭＯＳトランジス
タ５、６および抵抗素子１１、１２と、それぞれ前記フ
リップフロップからのディジット線Ｄ11、Ｄ12およびＤ
13に対する情報伝達の可否を制御するＮＭＯＳトランジ
スタ４、７および９と、レベル検知用として作用するＮ
ＭＯＳトランジスタ８と、容量素子１０とを備えて構成
される。なお、図１においては、従来例の場合と同様
に、本実施例における他の主要構成要素等は図示されて
いない。
ル部を示す部分回路図である。図１に示されるように、
読出し用のワード線Ｗ11および書込み用のワード線Ｗ12
と、書込み用のディジット線対Ｄ11、Ｄ12および読出し
用のディジット線Ｄ13に対応して、それぞれディジット
線Ｄ11、Ｄ12およびＤ13に対するプルアップ用として作
用するＰＭＯＳトランジスタ１、２および３と、情報保
持用のフリップフロップを形成するＮＭＯＳトランジス
タ５、６および抵抗素子１１、１２と、それぞれ前記フ
リップフロップからのディジット線Ｄ11、Ｄ12およびＤ
13に対する情報伝達の可否を制御するＮＭＯＳトランジ
スタ４、７および９と、レベル検知用として作用するＮ
ＭＯＳトランジスタ８と、容量素子１０とを備えて構成
される。なお、図１においては、従来例の場合と同様
に、本実施例における他の主要構成要素等は図示されて
いない。
【０００９】図１において、ワード線Ｗ11およびＷ12が
共にローレベルの状態においては、３本のディジット線
Ｄ11、Ｄ12およびＤ13は、全てハイレベルの状態に保持
され読出し時において、読出し用のワード線Ｗ11のレベ
ルがローレベルからハイレベルに変化すると、レベル検
知用のＮＭＯＳトランジスタ８のゲート電位がローレベ
ルの時には、読出し用のディジット線Ｄ13はハイレベル
に保持され、またレベル検知用のＮＭＯＳトランジスタ
８のゲート電位がハイレベルの時には、読出し用のディ
ジット線Ｄ13のレベルはハイレベルからローレベルに変
化するが、これらの何れの場合においても、読出し用の
ディジット線Ｄ13のレベルが、そのレベル変化を含め
て、情報保持用のフリップフロップの保持電位に対して
影響を与えることはない。このことは、ワード線Ｗ11お
よびＷ12が同時にローレベルからハイレベルに変化する
場合においても同様である。また、書込み用のワード線
Ｗ12がローレベルからハイレベルに変化し、且つ書込み
が行われない場合に、情報保持用のフリップフロップの
両極に対して容量値にアンバランスが存在すると、当該
情報保持機能が劣化されるために、本発明においては、
レベル検知用のＮＭＯＳトランジスタ８のゲートの寄生
容量と等価な容量素子１０が付加されている。
共にローレベルの状態においては、３本のディジット線
Ｄ11、Ｄ12およびＤ13は、全てハイレベルの状態に保持
され読出し時において、読出し用のワード線Ｗ11のレベ
ルがローレベルからハイレベルに変化すると、レベル検
知用のＮＭＯＳトランジスタ８のゲート電位がローレベ
ルの時には、読出し用のディジット線Ｄ13はハイレベル
に保持され、またレベル検知用のＮＭＯＳトランジスタ
８のゲート電位がハイレベルの時には、読出し用のディ
ジット線Ｄ13のレベルはハイレベルからローレベルに変
化するが、これらの何れの場合においても、読出し用の
ディジット線Ｄ13のレベルが、そのレベル変化を含め
て、情報保持用のフリップフロップの保持電位に対して
影響を与えることはない。このことは、ワード線Ｗ11お
よびＷ12が同時にローレベルからハイレベルに変化する
場合においても同様である。また、書込み用のワード線
Ｗ12がローレベルからハイレベルに変化し、且つ書込み
が行われない場合に、情報保持用のフリップフロップの
両極に対して容量値にアンバランスが存在すると、当該
情報保持機能が劣化されるために、本発明においては、
レベル検知用のＮＭＯＳトランジスタ８のゲートの寄生
容量と等価な容量素子１０が付加されている。
【００１０】即ち、本実施例においては、読出し用のデ
ィジット線Ｄ13の電位変化が、メモリセルを形成する情
報保持用のフリップフロップの保持電位に影響を与える
ことがないために、従来例に対比して、当該フリップフ
ロップを形成するＮＭＯＳトランジスタの占有面積を１
／２に縮小化し、また当該メモリセル部におけるディジ
ット線の線数を３／４に削減することが可能となる。
ィジット線Ｄ13の電位変化が、メモリセルを形成する情
報保持用のフリップフロップの保持電位に影響を与える
ことがないために、従来例に対比して、当該フリップフ
ロップを形成するＮＭＯＳトランジスタの占有面積を１
／２に縮小化し、また当該メモリセル部におけるディジ
ット線の線数を３／４に削減することが可能となる。
【００１１】
【発明の効果】以上説明したように、本発明は、読出し
用のディジット線の電位変化が、メモリセルを形成する
情報保持用のフリップフロップの保持電位に影響を与え
ないようにすることにより、メモリセルの占有面積を縮
小化することができるとともに、当該メモリセル部にお
けるディジット線数を削減することができるという効果
がある。
用のディジット線の電位変化が、メモリセルを形成する
情報保持用のフリップフロップの保持電位に影響を与え
ないようにすることにより、メモリセルの占有面積を縮
小化することができるとともに、当該メモリセル部にお
けるディジット線数を削減することができるという効果
がある。
【００１２】また、新たに付加された等価容量により、
メモリセルを形成するフリップフロップの両極における
容量値を等しくすることが可能となり、当該フリップフ
ロップにより形成されるメモリセルの情報保持能力を、
汎用ＳＲＡＭのメモリセルと同等にすることができると
いう効果がある。
メモリセルを形成するフリップフロップの両極における
容量値を等しくすることが可能となり、当該フリップフ
ロップにより形成されるメモリセルの情報保持能力を、
汎用ＳＲＡＭのメモリセルと同等にすることができると
いう効果がある。
【図１】本発明の一実施例のメモリセル部を示す部分回
路図である。
路図である。
【図２】従来例のメモリセル部を示す部分回路図であ
る。
る。
１〜３、１３〜１６ ＰＭＯＳトランジスタ ４〜９、１７〜２２ ＮＭＯＳトランジスタ １０ 容量素子 １１、１２、２３、２４ 抵抗素子
Claims (1)
- 【請求項１】 ドレインが第１の抵抗を介して電源に接
続され、ゲートが第２の抵抗を介して電源に接続され
て、ソースが接地電位に接続される第１のＮＭＯＳトラ
ンジスタと、ドレインが前記第２の抵抗を介して電源に
接続され、ゲートが前記第１の抵抗を介して電源に接続
されて、ソースが接地電位に接続される第２のＮＭＯＳ
トランジスタと、前記第１および第２の抵抗とを含むフ
リップフロップにより形成されるＳＲＡＭメモリセル
と、ソースが電源に接続され、ゲートが接地電位に接続
されて、ドレインが第１の書込み用のディジット線に接
続されるプルアップ用の第１のＰＭＯＳトランジスタ
と、ソースが電源に接続され、ゲートが接地電位に接続
されて、ドレインが第２の書込み用のディジット線に接
続されるプルアップ用の第２のＰＭＯＳトランジスタ
と、ソースが電源に接続され、ゲートが接地電位に接続
されて、ドレインが読出し用のディジット線に接続され
るプルアップ用の第３のＰＭＯＳトランジスタと、ドレ
インが前記第１のＮＭＯＳトランジスタのドレインに接
続され、ゲートが書込み用のワード線に接続されて、ソ
ースが前記第１の書込み用のディジット線に接続される
第３のＮＭＯＳトランジスタと、ドレインが前記第２の
ＮＭＯＳトランジスタのドレインに接続され、ゲートが
前記書込み用のワード線に接続されて、ソースが前記第
２の書込み用のディジット線に接続される第４のＮＭＯ
Ｓトランジスタと、ドレインが前記読出し用ディジット
線に接続され、ゲートが読出し用ワード線に接続される
第５のＮＭＯＳトランジスタと、前記第５のＮＭＯＳト
ランジスタのソースと接地電位との間に接続され、前記
第２のＮＭＯＳトランジスタのドレインの電位を検知し
て、前記読出し用ディジット線のレベルをハイレベルま
たはローレベルに保持するように作用するレベル検知回
路と、前記第１のＮＭＯＳトランジスタのドレインと接
地電位との間に接続され、前記検知回路と等価な回路イ
ンピーダンスを形成する回路素子と、を少なくとも部分
構成要素として備える半導体メモリにおいて、前記検知
回路は、ドレインが前記第５のＮＭＯＳトランジスタの
ソースに接続され、ゲートが前記第２のＮＭＯＳトラン
ジスタのドレインに接続されて、ソースが接地電位に接
続される第６のＮＭＯＳトランジスタにより形成され、
前記回路素子は、前記第６のＮＭＯＳトランジスタのゲ
ート部の寄生容量と等 価の容量により形成されることを
特徴とする半導体メモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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