JP2866268B2 - ゲートアレイ方式半導体集積回路装置 - Google Patents
ゲートアレイ方式半導体集積回路装置Info
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- JP2866268B2 JP2866268B2 JP4342087A JP34208792A JP2866268B2 JP 2866268 B2 JP2866268 B2 JP 2866268B2 JP 4342087 A JP4342087 A JP 4342087A JP 34208792 A JP34208792 A JP 34208792A JP 2866268 B2 JP2866268 B2 JP 2866268B2
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Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関する。特にゲートアレイ方式の半導体集積回路装置の
ベーシックセルに関する。
関する。特にゲートアレイ方式の半導体集積回路装置の
ベーシックセルに関する。
【０００２】
【従来の技術】近年、半導体集積回路装置は、その開発
期間が短いことから、ゲートアレイ方式によって設計開
発が行われるのが一般的となっている。このゲートアレ
イ方式においては、ベーシックセルが敷き詰められたマ
スタースライスが予め準備されており、設計者の設計デ
ータに応じてベーシックセル内の配線、及びベーシック
セル間の配線が行われる。このようにして所望の電子回
路が設計・製造される。従来のＣＭＯＳ型ゲートアレイ
方式半導体集積回路装置においては、一般に同数個のＰ
ＭＯＳ型トランジスタとＮＭＯＳ型トランジスタとがベ
ーシックセルの中に含まれている。これらのＰＭＯＳ型
トランジスタとＮＭＯＳ型トランジスタとを使用するこ
とによりいわゆるＣＭＯＳ型の回路が構成される。この
ＣＭＯＳ型の回路はよく知られているように、消費電力
が少ないなどの優れた性質を有する。
期間が短いことから、ゲートアレイ方式によって設計開
発が行われるのが一般的となっている。このゲートアレ
イ方式においては、ベーシックセルが敷き詰められたマ
スタースライスが予め準備されており、設計者の設計デ
ータに応じてベーシックセル内の配線、及びベーシック
セル間の配線が行われる。このようにして所望の電子回
路が設計・製造される。従来のＣＭＯＳ型ゲートアレイ
方式半導体集積回路装置においては、一般に同数個のＰ
ＭＯＳ型トランジスタとＮＭＯＳ型トランジスタとがベ
ーシックセルの中に含まれている。これらのＰＭＯＳ型
トランジスタとＮＭＯＳ型トランジスタとを使用するこ
とによりいわゆるＣＭＯＳ型の回路が構成される。この
ＣＭＯＳ型の回路はよく知られているように、消費電力
が少ないなどの優れた性質を有する。
【０００３】このようなゲートアレイ方式半導体集積回
路装置においては、設計者の要望により内部にＲＡＭが
設けられることも少なくない。このＲＡＭのメモリセル
は、一般に図２に示されているような回路で構成されて
いる。図２に示されているように、ＲＡＭのメモリセル
は、２つのインバータ回路１０ａ，１０ｂと、それらの
データ線をＢＩＴ線又は反転ＢＩＴ線と接続するための
パストランジスタ１２ａ，１２ｂとから構成されてい
る。インバータ１０（ａ，ｂ）の出力端子は、互いに他
のインバータ回路１０（ａ，ｂ）の入力端子に接続さ
れ、フリップフロップ回路を構成している。すなわち、
このフリップフロップ回路の部分に外部からデータが書
き込まれ、またデータが読み出される。読み出しもしく
は書き込みの際には、ＷＯＲＤ線に選択信号が供給さ
れ、この選択信号がパストランジスタ１２（ａ，ｂ）の
ゲートに印加される。これによってパストランジスタ１
２（ａ，ｂ）は導通状態となり、ＢＩＴ線及び反転ＢＩ
Ｔ線のデータが上述したフリップフロップ回路に書き込
まれたり、又はフリップフロップ回路の状態がデータと
してＢＩＴ線及び反転ＢＩＴ線に読み出される。
路装置においては、設計者の要望により内部にＲＡＭが
設けられることも少なくない。このＲＡＭのメモリセル
は、一般に図２に示されているような回路で構成されて
いる。図２に示されているように、ＲＡＭのメモリセル
は、２つのインバータ回路１０ａ，１０ｂと、それらの
データ線をＢＩＴ線又は反転ＢＩＴ線と接続するための
パストランジスタ１２ａ，１２ｂとから構成されてい
る。インバータ１０（ａ，ｂ）の出力端子は、互いに他
のインバータ回路１０（ａ，ｂ）の入力端子に接続さ
れ、フリップフロップ回路を構成している。すなわち、
このフリップフロップ回路の部分に外部からデータが書
き込まれ、またデータが読み出される。読み出しもしく
は書き込みの際には、ＷＯＲＤ線に選択信号が供給さ
れ、この選択信号がパストランジスタ１２（ａ，ｂ）の
ゲートに印加される。これによってパストランジスタ１
２（ａ，ｂ）は導通状態となり、ＢＩＴ線及び反転ＢＩ
Ｔ線のデータが上述したフリップフロップ回路に書き込
まれたり、又はフリップフロップ回路の状態がデータと
してＢＩＴ線及び反転ＢＩＴ線に読み出される。
【０００４】このように、ＲＡＭの１個のメモリセル
は、２個のＰＭＯＳ型トランジスタと４個のＮＭＯＳ型
トランジスタとから構成されている。一方、上述したよ
うに、ゲートアレイ方式半導体集積回路装置の１個のベ
ーシックセルには同数のＰＭＯＳ型トランジスタとＮＭ
ＯＳ型トランジスタが含まれているため従来のゲートア
レイ方式半導体集積回路装置においてＲＡＭを構成しよ
うとすれば、一般にＰＭＯＳ型トランジスタが余ってし
まう。例えば、ベーシックセルとして、２個のＰＭＯＳ
型トランジスタと２個のＮＭＯＳ型トランジスタとを含
んでいる場合には、２つのベーシックセルが用いられて
１つのＲＡＭのメモリセルが構成され、２個のＰＭＯＳ
型トランジスタが未使用となってしまう。
は、２個のＰＭＯＳ型トランジスタと４個のＮＭＯＳ型
トランジスタとから構成されている。一方、上述したよ
うに、ゲートアレイ方式半導体集積回路装置の１個のベ
ーシックセルには同数のＰＭＯＳ型トランジスタとＮＭ
ＯＳ型トランジスタが含まれているため従来のゲートア
レイ方式半導体集積回路装置においてＲＡＭを構成しよ
うとすれば、一般にＰＭＯＳ型トランジスタが余ってし
まう。例えば、ベーシックセルとして、２個のＰＭＯＳ
型トランジスタと２個のＮＭＯＳ型トランジスタとを含
んでいる場合には、２つのベーシックセルが用いられて
１つのＲＡＭのメモリセルが構成され、２個のＰＭＯＳ
型トランジスタが未使用となってしまう。
【０００５】
【発明が解決しようとする課題】このように、従来のゲ
ートアレイ方式半導体集積回路装置のベーシックセル
は、同じ個数のＰＭＯＳ型トランジスタとＮＭＯＳ型ト
ランジスタとを含んでいるため、ＲＡＭのメモリセルを
構成しようとした場合、ＰＭＯＳ型トランジスタが未使
用となってしまう問題があった。上述した例において
は、１つのメモリセルを構成する際に未使用となったＰ
ＭＯＳ型トランジスタは２個であるが、一般にＲＡＭと
しての容量は極めて多いので、未使用となるＰＭＯＳ型
トランジスタの個数も無視できない大きさとなる。
ートアレイ方式半導体集積回路装置のベーシックセル
は、同じ個数のＰＭＯＳ型トランジスタとＮＭＯＳ型ト
ランジスタとを含んでいるため、ＲＡＭのメモリセルを
構成しようとした場合、ＰＭＯＳ型トランジスタが未使
用となってしまう問題があった。上述した例において
は、１つのメモリセルを構成する際に未使用となったＰ
ＭＯＳ型トランジスタは２個であるが、一般にＲＡＭと
しての容量は極めて多いので、未使用となるＰＭＯＳ型
トランジスタの個数も無視できない大きさとなる。
【０００６】本発明は、上記課題に鑑みなされたもの
で、その目的は、ゲートアレイ方式半導体集積回路装置
において、ＲＡＭのメモリセルを構成した場合に、余っ
たＰＭＯＳ型トランジスタを他の目的に使用したゲート
アレイ方式半導体集積回路装置を提供することである。
で、その目的は、ゲートアレイ方式半導体集積回路装置
において、ＲＡＭのメモリセルを構成した場合に、余っ
たＰＭＯＳ型トランジスタを他の目的に使用したゲート
アレイ方式半導体集積回路装置を提供することである。
【０００７】
【課題を解決するための手段】本発明は、上述の課題を
解決するために、ＮＭＯＳ型トランジスタと、ＰＭＯＳ
型トランジスタとを同数個含むベーシックセルを備えた
ゲートアレイ方式半導体集積回路であって、前記ベーシ
ックセルは、２個のＮＭＯＳ型トランジスタと、２個の
ＰＭＯＳ型トランジスタとで構成されるフリップフロッ
プ部と、前記フリップフロップ部の一方の出力端と、ビ
ット線とを接続する第一のＮＭＯＳ型トランジスタと、
前記フリップフロップ部の他方の出力端と、反転ビット
線とを接続する第二のＮＭＯＳ型トランジスタと、を含
み、さらに、ゲート端子がワード線に接続され、ソース
端子が電源端子に接続され、保持するデータに応じて前
記ビット線がドレイン端子に接続または非接続されてい
るＲＯＭ用ＰＭＯＳ型トランジスタと、を含み、前記ワ
ード線に選択信号が供給された場合に、前期接続または
非接続状態に応じたデータを前記ビット線に出力するこ
とを特徴とするゲートアレイ方式半導体集積回路装置で
ある。
解決するために、ＮＭＯＳ型トランジスタと、ＰＭＯＳ
型トランジスタとを同数個含むベーシックセルを備えた
ゲートアレイ方式半導体集積回路であって、前記ベーシ
ックセルは、２個のＮＭＯＳ型トランジスタと、２個の
ＰＭＯＳ型トランジスタとで構成されるフリップフロッ
プ部と、前記フリップフロップ部の一方の出力端と、ビ
ット線とを接続する第一のＮＭＯＳ型トランジスタと、
前記フリップフロップ部の他方の出力端と、反転ビット
線とを接続する第二のＮＭＯＳ型トランジスタと、を含
み、さらに、ゲート端子がワード線に接続され、ソース
端子が電源端子に接続され、保持するデータに応じて前
記ビット線がドレイン端子に接続または非接続されてい
るＲＯＭ用ＰＭＯＳ型トランジスタと、を含み、前記ワ
ード線に選択信号が供給された場合に、前期接続または
非接続状態に応じたデータを前記ビット線に出力するこ
とを特徴とするゲートアレイ方式半導体集積回路装置で
ある。
【０００８】
【作用】本発明におけるＲＯＭ用ＰＭＯＳ型トランジス
タは、そのドレイン端子が前記ビット線に接続されてい
るか、もしくは接続されていないかによってデジタルデ
ータを記憶する。
タは、そのドレイン端子が前記ビット線に接続されてい
るか、もしくは接続されていないかによってデジタルデ
ータを記憶する。
【０００９】
【実施例】以下、本発明の好適な実施例を図面に基づい
て説明する。
て説明する。
【００１０】図１に、本発明の好適な実施例である半導
体集積回路装置の部分構成ブロック図が示されている。
図１には、ＲＡＭのメモリセルとＲＯＭのメモリセルと
を含むメモリ部２０とメモリ部２０のＲＡＭ用ＷＯＲＤ
線２２ａとＲＯＭ用ＷＯＲＤ線２２ｂとを制御し、選択
信号をそれらに送出する制御部３０とを含んでいる回路
図が示されている。更に図１には、メモリ部２０のＢＩ
Ｔ線と反転ＢＩＴ線とをプリチャージするプリチャージ
部４０が示されている。
体集積回路装置の部分構成ブロック図が示されている。
図１には、ＲＡＭのメモリセルとＲＯＭのメモリセルと
を含むメモリ部２０とメモリ部２０のＲＡＭ用ＷＯＲＤ
線２２ａとＲＯＭ用ＷＯＲＤ線２２ｂとを制御し、選択
信号をそれらに送出する制御部３０とを含んでいる回路
図が示されている。更に図１には、メモリ部２０のＢＩ
Ｔ線と反転ＢＩＴ線とをプリチャージするプリチャージ
部４０が示されている。
【００１１】本実施例において特徴的なことは、メモリ
部２０にＲＯＭのメモリセルが含まれていることであ
る。本実施例において使用されているベーシックセルは
１つのベーシックセルに２つのＰＭＯＳ型トランジスタ
２つのＮＭＯＳ型トランジスタとを含むベーシックセル
であり、図１に示されているように２個のＰＭＯＳ型ト
ランジスタと４個のＮＭＯＳ型トランジスタとを用いた
ＲＡＭのメモリセルを２個のベーシックセルで構成して
いる。すると、従来の技術において述べたように２個の
ＰＭＯＳ型トランジスタが未使用となる。本実施例にお
いてはこの未使用となったＰＭＯＳ型トランジスタ２個
をＲＯＭのメモリセルと使用したのである。図１に示さ
れているように、これら２個のＰＭＯＳ型トランジスタ
のソース端子は共通に電源端子に接続されており、その
ゲート端子は共通にＲＯＭ用ＷＯＲＤ線２２ｂに接続さ
れている。そして、ドレイン端子は保持すべきデジタル
データに応じてＢＩＴ線に接続されるか又は切り離され
ている。なお、図１においてはドレイン端子がＢＩＴ線
に接続されている例が示されている。
部２０にＲＯＭのメモリセルが含まれていることであ
る。本実施例において使用されているベーシックセルは
１つのベーシックセルに２つのＰＭＯＳ型トランジスタ
２つのＮＭＯＳ型トランジスタとを含むベーシックセル
であり、図１に示されているように２個のＰＭＯＳ型ト
ランジスタと４個のＮＭＯＳ型トランジスタとを用いた
ＲＡＭのメモリセルを２個のベーシックセルで構成して
いる。すると、従来の技術において述べたように２個の
ＰＭＯＳ型トランジスタが未使用となる。本実施例にお
いてはこの未使用となったＰＭＯＳ型トランジスタ２個
をＲＯＭのメモリセルと使用したのである。図１に示さ
れているように、これら２個のＰＭＯＳ型トランジスタ
のソース端子は共通に電源端子に接続されており、その
ゲート端子は共通にＲＯＭ用ＷＯＲＤ線２２ｂに接続さ
れている。そして、ドレイン端子は保持すべきデジタル
データに応じてＢＩＴ線に接続されるか又は切り離され
ている。なお、図１においてはドレイン端子がＢＩＴ線
に接続されている例が示されている。
【００１２】本実施例においてはこのように未使用のＰ
ＭＯＳ型トランジスタを用いてＲＯＭのメモリセルを構
成したが、このＲＯＭのメモリセルに供給されるＲＯＭ
用ＷＯＲＤ線２２ｂは、ＲＡＭのメモリセルに供給され
るＲＡＭ用ＷＯＲＤ線２２ａとは別に設けられている。
ＲＡＭのメモリセルに供給されているＲＡＭ用ＷＯＲＤ
線２２ａは、従来と同様にアドレス信号からデコードし
て作成された選択信号が供給されている。まず、アドレ
ス信号はデコーダ３２によってデコードされ、このデコ
ードされた選択信号がセレクタ３４ａとドライバ３６ａ
を介してＲＡＭ用ＷＯＲＤ線２２ａに供給されている。
本実施例において新たに付加されたＲＯＭ用ＷＯＲＤ線
２２ｂに対しても、デコーダ３２から出力された選択信
号がセレクタ３４ｂ及びドライバ３６ｂを介して供給さ
れている。そして、ＲＡＭとＲＯＭとの切り替えはＲＡ
Ｍ／ＲＯＭ切り替え信号によって切り替えられる。すな
わち、このＲＡＭ／ＲＯＭ切り替え信号はセレクタ３４
ａに供給され、また反転されたＲＡＭ／ＲＯＭ信号がセ
レクタ３４ｂに供給されている。すなわち、セレクタ３
４ａ、３４ｂはいずれか一方が選択されて、いずれか一
方のみが選択信号を出力する。このように、ＲＡＭ／Ｒ
ＯＭ切り替え信号によってＲＡＭかＲＯＭのいずれか一
方に対してのみ選択信号が出力されるように制御されて
いる。
ＭＯＳ型トランジスタを用いてＲＯＭのメモリセルを構
成したが、このＲＯＭのメモリセルに供給されるＲＯＭ
用ＷＯＲＤ線２２ｂは、ＲＡＭのメモリセルに供給され
るＲＡＭ用ＷＯＲＤ線２２ａとは別に設けられている。
ＲＡＭのメモリセルに供給されているＲＡＭ用ＷＯＲＤ
線２２ａは、従来と同様にアドレス信号からデコードし
て作成された選択信号が供給されている。まず、アドレ
ス信号はデコーダ３２によってデコードされ、このデコ
ードされた選択信号がセレクタ３４ａとドライバ３６ａ
を介してＲＡＭ用ＷＯＲＤ線２２ａに供給されている。
本実施例において新たに付加されたＲＯＭ用ＷＯＲＤ線
２２ｂに対しても、デコーダ３２から出力された選択信
号がセレクタ３４ｂ及びドライバ３６ｂを介して供給さ
れている。そして、ＲＡＭとＲＯＭとの切り替えはＲＡ
Ｍ／ＲＯＭ切り替え信号によって切り替えられる。すな
わち、このＲＡＭ／ＲＯＭ切り替え信号はセレクタ３４
ａに供給され、また反転されたＲＡＭ／ＲＯＭ信号がセ
レクタ３４ｂに供給されている。すなわち、セレクタ３
４ａ、３４ｂはいずれか一方が選択されて、いずれか一
方のみが選択信号を出力する。このように、ＲＡＭ／Ｒ
ＯＭ切り替え信号によってＲＡＭかＲＯＭのいずれか一
方に対してのみ選択信号が出力されるように制御されて
いる。
【００１３】このように、本実施例によればメモリ部２
０において従来未使用であったＰＭＯＳ型トランジスタ
を用いてＲＯＭを構成したので、メモリ部２０の面積を
何等増加させることなくＲＯＭを設けることが可能であ
る。また、制御部３０においては新たにセレクタ３４ｂ
とドライバ３６ｂ及びインバータ３８とを設けるだけで
新たにＲＯＭ用ＷＯＲＤ線２２ｂを作成することが可能
である。この新たに付け加えられた構成はＷＯＲＤ線の
本数分だけ必要になるが、制御部３０の占める面積は上
述したメモリ部２２に比べて極めて小さいので、半導体
集積回路装置における面積の増加にはほとんど影響を及
ぼすことはない。
０において従来未使用であったＰＭＯＳ型トランジスタ
を用いてＲＯＭを構成したので、メモリ部２０の面積を
何等増加させることなくＲＯＭを設けることが可能であ
る。また、制御部３０においては新たにセレクタ３４ｂ
とドライバ３６ｂ及びインバータ３８とを設けるだけで
新たにＲＯＭ用ＷＯＲＤ線２２ｂを作成することが可能
である。この新たに付け加えられた構成はＷＯＲＤ線の
本数分だけ必要になるが、制御部３０の占める面積は上
述したメモリ部２２に比べて極めて小さいので、半導体
集積回路装置における面積の増加にはほとんど影響を及
ぼすことはない。
【００１４】なお、本実施例においてはＰＭＯＳ型トラ
ンジスタを用いてＲＯＭのメモリセルを構成したので、
このＲＯＭに保持されているデータを読み出す際にプリ
チャージレベルは「Ｌ」レベルであることが望ましい。
この場合には、上述したＲＡＭ／ＲＯＭ切り替え信号を
用いてプリチャージ回路を切り替え、プリチャージする
電圧のレベルを変更することが考えられる。このように
構成した場合プリチャージ部４０はＲＡＭのメモリセル
にアクセスが行われた場合のために「Ｈ」レベルにプリ
チャージするプリチャージ回路と、ＲＯＭのメモリセル
にアクセスが行われた場合に「Ｌ」レベルにプリチャー
ジするプリチャージ回路とを切り替える必要があり、そ
の分回路面積が増加してしまう。
ンジスタを用いてＲＯＭのメモリセルを構成したので、
このＲＯＭに保持されているデータを読み出す際にプリ
チャージレベルは「Ｌ」レベルであることが望ましい。
この場合には、上述したＲＡＭ／ＲＯＭ切り替え信号を
用いてプリチャージ回路を切り替え、プリチャージする
電圧のレベルを変更することが考えられる。このように
構成した場合プリチャージ部４０はＲＡＭのメモリセル
にアクセスが行われた場合のために「Ｈ」レベルにプリ
チャージするプリチャージ回路と、ＲＯＭのメモリセル
にアクセスが行われた場合に「Ｌ」レベルにプリチャー
ジするプリチャージ回路とを切り替える必要があり、そ
の分回路面積が増加してしまう。
【００１５】そこで、本実施例においてはこのプリチャ
ージ部４０を１つのプリチャージ回路のみで構成してい
る。図１に示されているように本実施例におけるプリチ
ャージ部４０は３つのＰＭＯＳ型トランジスタを用いて
構成され、それぞれのゲート端子は共通に接続されプリ
チャージ信号が共通に供給されている。本実施例におけ
るプリチャージ部４０において特徴的なことはそのプリ
チャージレベルがＶDD／２であることである。すなわ
ち、本実施例においてはプリチャージレベルを電源電圧
の半分とすることにより、ＲＡＭのメモリセルがアクセ
スされた場合と、ＲＯＭのメモリセルがアクセスされた
場合とで、共通のプリチャージレベルを適用しているこ
とである。このような構成により、いずれのメモリセル
がアクセスされた場合においても共通のプリチャージ回
路が使用でき、従来と比べて何等回路面積の増加はな
い。
ージ部４０を１つのプリチャージ回路のみで構成してい
る。図１に示されているように本実施例におけるプリチ
ャージ部４０は３つのＰＭＯＳ型トランジスタを用いて
構成され、それぞれのゲート端子は共通に接続されプリ
チャージ信号が共通に供給されている。本実施例におけ
るプリチャージ部４０において特徴的なことはそのプリ
チャージレベルがＶDD／２であることである。すなわ
ち、本実施例においてはプリチャージレベルを電源電圧
の半分とすることにより、ＲＡＭのメモリセルがアクセ
スされた場合と、ＲＯＭのメモリセルがアクセスされた
場合とで、共通のプリチャージレベルを適用しているこ
とである。このような構成により、いずれのメモリセル
がアクセスされた場合においても共通のプリチャージ回
路が使用でき、従来と比べて何等回路面積の増加はな
い。
【００１６】なお、上述したように、ＲＯＭにアクセス
された場合のために、別のプリチャージ回路を準備する
構成にしたとしても、このプリチャージ部４０の占める
面積は上述したメモリ部２０に比べて極めて小さいの
で、半導体集積回路装置全体における面積の大幅な増加
とはならない。
された場合のために、別のプリチャージ回路を準備する
構成にしたとしても、このプリチャージ部４０の占める
面積は上述したメモリ部２０に比べて極めて小さいの
で、半導体集積回路装置全体における面積の大幅な増加
とはならない。
【００１７】以上述べたように、本実施例によれば、Ｎ
ＭＯＳ型トランジスタとＰＭＯＳ型トランジスタとを同
数個含むベーシックセルを用いてＲＡＭのメモリセルを
構成した場合に、未使用となるＰＭＯＳ型トランジスタ
をＲＯＭのメモリセルとして使用した。従って、従来未
使用であったＰＭＯＳ型トランジスタをＲＯＭとして使
用したので、メモリ部２０の面積を何等増やすことなく
ＲＯＭを新たに設けることができる。更に、その際に制
御部３０において増加する構成も１つのＷＯＲＤ線に対
して各１個のセレクタ、ドライバ、インバータのみであ
る。
ＭＯＳ型トランジスタとＰＭＯＳ型トランジスタとを同
数個含むベーシックセルを用いてＲＡＭのメモリセルを
構成した場合に、未使用となるＰＭＯＳ型トランジスタ
をＲＯＭのメモリセルとして使用した。従って、従来未
使用であったＰＭＯＳ型トランジスタをＲＯＭとして使
用したので、メモリ部２０の面積を何等増やすことなく
ＲＯＭを新たに設けることができる。更に、その際に制
御部３０において増加する構成も１つのＷＯＲＤ線に対
して各１個のセレクタ、ドライバ、インバータのみであ
る。
【００１８】更にまた本実施例においてはプリチャージ
レベルを電源電圧の半分としたため、ＲＡＭのメモリセ
ルがアクセスされた場合と、ＲＯＭのメモリセルがアク
セスされた場合とで共通のプリチャージ部４０を使用す
ることができ、プリチャージ部４０においては何等構成
の増加はない。従って、本実施例によれば半導体集積回
路の面積をほとんど増やさずに従来ＲＡＭのメモリセル
が構成されていた部分にＲＯＭのメモリセルを同じ容量
だけ構成することが可能となった。この結果、半導体集
積回路装置の面積を増やさずにＲＯＭを含むことができ
る半導体集積回路装置が得られる。
レベルを電源電圧の半分としたため、ＲＡＭのメモリセ
ルがアクセスされた場合と、ＲＯＭのメモリセルがアク
セスされた場合とで共通のプリチャージ部４０を使用す
ることができ、プリチャージ部４０においては何等構成
の増加はない。従って、本実施例によれば半導体集積回
路の面積をほとんど増やさずに従来ＲＡＭのメモリセル
が構成されていた部分にＲＯＭのメモリセルを同じ容量
だけ構成することが可能となった。この結果、半導体集
積回路装置の面積を増やさずにＲＯＭを含むことができ
る半導体集積回路装置が得られる。
【００１９】なお、本実施例においては、未使用となっ
ていたＰＭＯＳ型トランジスタ２個を並列に接続し、１
ビットのＲＯＭのメモリセルを構成したが、ＲＯＭ用Ｗ
ＯＲＤ線２２ｂを２本用意し、それぞれ別のＲＯＭのメ
モリセルとすることも好適である。但しその場合にはＲ
ＯＭの容量が２倍となるため、アドレスとして新たに１
本のアドレス線が必要となり、セレクタ、ドライバ、イ
ンバータも１つのＷＯＲＤ線に対して各１個ずつ必要と
なる。しかしながら、その場合においてもメモリ部２０
の面積は全く増加しないため、半導体集積回路装置全体
としての面積の増加も極めて小さく抑えることが可能で
ある。
ていたＰＭＯＳ型トランジスタ２個を並列に接続し、１
ビットのＲＯＭのメモリセルを構成したが、ＲＯＭ用Ｗ
ＯＲＤ線２２ｂを２本用意し、それぞれ別のＲＯＭのメ
モリセルとすることも好適である。但しその場合にはＲ
ＯＭの容量が２倍となるため、アドレスとして新たに１
本のアドレス線が必要となり、セレクタ、ドライバ、イ
ンバータも１つのＷＯＲＤ線に対して各１個ずつ必要と
なる。しかしながら、その場合においてもメモリ部２０
の面積は全く増加しないため、半導体集積回路装置全体
としての面積の増加も極めて小さく抑えることが可能で
ある。
【００２０】
【発明の効果】以上述べたように、本発明によれば半導
体集積回路装置のチップ面積を増加させることなくＲＯ
Ｍを組み込むことが可能なゲートアレイ方式半導体集積
回路装置が得られるという効果を有する。
体集積回路装置のチップ面積を増加させることなくＲＯ
Ｍを組み込むことが可能なゲートアレイ方式半導体集積
回路装置が得られるという効果を有する。
【図１】本発明の好適な一実施例であるゲートアレイ方
式半導体集積回路装置の部分回路図である。
式半導体集積回路装置の部分回路図である。
【図２】従来の半導体集積回路装置におけるＲＡＭのメ
モリセルの構成回路図である。
モリセルの構成回路図である。
２０ メモリ部 ２２ａ，２２ｂ ＷＯＲＤ線 ３０ 制御部 ３２ デコーダ ３４ａ，３４ｂ セレクタ ３６ａ，３６ｂ ドライバ ３８ インバータ ４０ プリチャージ部
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/118 H01L 21/8244 H01L 21/8246 H01L 27/11 H01L 27/112
Claims (1)
- 【請求項１】 ＮＭＯＳ型トランジスタと、ＰＭＯＳ型
トランジスタとを同数個含むベーシックセルを備えたゲ
ートアレイ方式半導体集積回路であって、 前記ベーシックセルは、 ２個のＮＭＯＳ型トランジスタと、２個のＰＭＯＳ型ト
ランジスタとで構成されるフリップフロップ部と、 前記フリップフロップ部の一方の出力端と、ビット線と
を接続する第一のＮＭＯＳ型トランジスタと、 前記フリップフロップ部の他方の出力端と、反転ビット
線とを接続する第二のＮＭＯＳ型トランジスタと、 を含み、さらに、 ゲート端子がワード線に接続され、ソース端子が電源端
子に接続され、保持するデータに応じて前記ビット線が
ドレイン端子に接続または非接続されているＲＯＭ用Ｐ
ＭＯＳ型トランジスタと、 を含み、前記ワード線に選択信号が供給された場合に、
前期接続または非接続状態に応じたデータを前記ビット
線に出力することを特徴とするゲートアレイ方式半導体
集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4342087A JP2866268B2 (ja) | 1992-12-22 | 1992-12-22 | ゲートアレイ方式半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4342087A JP2866268B2 (ja) | 1992-12-22 | 1992-12-22 | ゲートアレイ方式半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06196664A JPH06196664A (ja) | 1994-07-15 |
| JP2866268B2 true JP2866268B2 (ja) | 1999-03-08 |
Family
ID=18351063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4342087A Expired - Fee Related JP2866268B2 (ja) | 1992-12-22 | 1992-12-22 | ゲートアレイ方式半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2866268B2 (ja) |
-
1992
- 1992-12-22 JP JP4342087A patent/JP2866268B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06196664A (ja) | 1994-07-15 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |