JPH0449409A - パラレルインターフエイス用雑音防止回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、例えば、パーソナルコンピュータからプリン
タ或はプリンタバッファへの信号伝送路で使用されるパ
ラレルインターフェイス用の雑音防止回路に関する。

〈従来の技術〉 従来、パーソナルコンピュータとプリンタ間の伝送路に
使用されるパラレルインターフェイスでは、高周波雑音
を除去するために、一般に、信号の伝送路にローパスフ
ィルタを入れ、高周波成分をカットすることにより雑音
の除去を行っている〈発明が解決しようとする課題〉 しかし、ローパスフィルタは通常、コンデンサ、抵抗等
、多くの素子を用いて構成されるため、小形化、低コス
ト化が難しく、また、抵抗が信号路に直列に接続される
ため、信号路に不利な電圧降下が生じ、さらに、コンデ
ンサが使用されるために、回路をＩＣ化することが困難
であるという課題があった。

さらに、データの転送時にＣＰＵが同一信号を複数回チ
エツクし、各信号が同じであれば、ＣＰＵがその信号を
認識するように処理することによって、信号の雑音成分
を除去することも行われている。しかし、このようなｃ
　ｐ　ｕ、、つまりソフトウェアにより雑音を除去しよ
うとすると、その処理時間が問題となる場合があり、例
えば高速でデータを転送するＤＭＡ　（ダイレクト・メ
モリ・アクセス）転送を行う場合、このようなソフトウ
ェアによる雑音除去は、処理時間がかかり過ぎて採用す
ることができない課題があった。

本発明は、上記の課題を解決するためになされたもので
、信号の高速転送に殆ど影響を与えず、数個のフリップ
フロップとゲート回路による簡単な回路構成により、信
号路の高周波雑音を除去することができるパラレルイン
ターフェイス用雑音防止回路を提供することを目的とす
る。

く課題を解決するための手段〉 上記の目的を達成するために、本発明のパラレルインタ
ーフェイス用雑音防止回路は、第１のＤフリップフロッ
プのＤ端子にデータ信号入力端子が接続され、第２のＤ
フリップフロップのＤ端子に第１のＤフリップフロップ
の出力端子が接続されるように、複数段のＤフリップフ
ロップが直列接続され、さらに各Ｄフリップフロップの
各出力端子がクロック回路と共に第１のナンドゲ−１〜
の入力側に接続され、各Ｄフリップフロップの各反転出
力端子がクロック回路と共に第２のナンドゲートの入力
側に接続され、第１、第２のナンドゲートの出力側がＲ
Ｓフリップフロップの入力側に接続され、ＲＳフリップ
フロップの出力側をデータ信号出力端子に接続して構成
される。

〈作用〉 データ信号が、第１のＤフリップフロップのＤ端子に入
力されると、クロックに同期して出力端子から遅れてそ
のまま出力され、第２のＤフリップフロップのＤ端子に
入力される。このように、複数段のＤフリップフロップ
をデータ信号がクロックに同期して、また順に遅延して
送られ、これらの各Ｄフリップフロップの各出力端子か
ら出力されたデータ信号は、クロック信号と共に第１の
ナンドゲートに入力される。また、各Ｄフリップフロッ
プの各反転出力端子から出力された反転信号は、クロッ
ク信号と共に第２のナンドゲートに入力される。

そして、第１、第２のナンドゲートにおいて、ナンド条
件が成立すると、ナンドゲートから低レベルの信号が出
力されるが、複数段のＤフリップフロップの出力、反転
出力に含まれるデータ信号の高周波雑音成分は、各段の
Ｄフリップフロップの出力信号が１クロック周期分づつ
ずれて現われるため、ナンドゲートの出力側には現われ
ない。

一方、複数クロック周期分以上の同一レベル幅をもつデ
ータ信号は、そのままナンドゲートの出力に現われる。

このため、雑音を除去されたデータ信号がＲＳフリップ
フロップを通して出力される〈実施例〉 以下、本発明の実施例を図面に基づいて説明する。

第１図は、パーソナルコンピュータからプリンタ或はプ
リンタバッファへの信号伝送路で使用されるパラレルイ
ンターフェイス用の雑音防止回路を示している。

この回路は、Ｄ端子に入力された信号をクロックに同期
してそのまま出力する３段のＤフリップフロップＦ１．
Ｆ２、Ｆ３と、その出力側に２個のナンドゲートＧ１、
Ｇ２とＲＳフリップフロップＦ４を接続して構成される
。

第１段目のＤフリップフロップＦ１のＤ端子に、データ
信号入力端子が接続され、そのＤフリップフロップＦ１
の出力Ｑが第２段目のＤフリップフロップＦ２のＤ端子
に接続され、同様に第２段目のＤフリップフロップＦ２
の出力Ｑが第３段目のＤフリップフロップＦ３のＤ端子
に接続される。さらに、３個のＤフリップフロップＦ１
〜Ｆ３の出力ＱがナンドゲートＧ１の入力側に接続され
る。

一方、ＤフリップフロップＦ１〜Ｆ３の各反転出力Ｑが
他方のナンドゲートＧ２の入力側に接続され、さらに、
クロック信号を印加するクロツク信号回路が２個のナン
ドゲートＧ１、Ｇ２の入力側に接続される。

また、各ＤフリップフロップＦ１〜Ｆ３のクロック入力
端子には、クロック回路が接続されるが、このＤフリッ
プフロップＦ１〜Ｆ３はクロック信号の立ち下かりで動
作する。

さらに、２個のナンドゲートＧ１、Ｇ２の出力側が、ナ
ンドゲートな用いたＲＳフリップフロップＦ４を介して
データ信号出力端子に接続される次に、上記構成の雑音
防止回路の動作を、第２図のタイミングヂャートを参照
して説明する。

第２図のように、ノイズを含むデータ信号がこの回路に
入力された場合、先ず第１段目のＤフリップフロップＦ
１のＤ端子にこの信号が入る。このとき、データ信号の
ノイズ部分で、信号が高レベル（１）から低レベル（０
）に立ち下がると、次のクロックパルスの立ち下がりに
同期して、ＤフリップフロップＦ１の出力Ｑは、信号Ａ
のように、低レベルとなる。その後、入力信号がノイズ
部分で低レベルから高レベルに立ち上がると、クロック
信号の立ち下がりに同期して信号Ａは高レベルになり、
同様に、入力信号が高レベルから低レベルに立ち下がる
と、クロック信号の立ち下がりに同期して信号Ａは低レ
ベルにおちる。つまりデータ入力信号のノイズ部分が、
少し遅れてそのままＤフリップフロップＦ１の出ノＪＱ
から出力される。

第２段目のＤフリップフロップＦ２では、第１段目のＤ
フリップフロップＦ１からの信号Ａが入力されることか
ら、このＤフリップフロップＦ２は上記と同様に動作し
て、さらに１クロック周期分だけ遅れて、そのままの信
号ＢをＤフリップフロップＦ２の出力Ｑから出力する。

さらに、第３段目のＤフリップフロップＦ３では、第２
段目のＤフリップフロップＦ２からの信号Ｂが入力され
ることから、ＤフリップフロップＦ３は上記と同様に動
作し、さらに１クロツタ周期分だけ遅れて、そのままの
信号Ｃを出力Ｑから出力する。

このように、各ＤフリップフロップＦ１、Ｆ２Ｆ３から
出力された信号Ａ、信号Ｂ、信号Ｃは、クロック信号と
共にナンドゲートＧ１に入力される。従って、ナンドゲ
ートＧ１からは、信号ＡＢ、Ｃ及びクロック信号が高レ
ベルのとき、ナンド条件が成立して、低レベルとなる信
号りが出力される。

各信号Ａ、Ｂ、Ｃは、各々１クロック周期分だけ順に遅
れて発生しているため、ノイズの周期がクロックの３周
期分未満の場合、そのノイズ部分の矩形波は、ナンドゲ
ートＧ１の出力には現れない。一方、データ信号は３ク
ロック周期以上の同一レベルを持つため、そのままナン
ドゲートＧ１から出力される。

一方、他方のナンドゲートＧ２の入力側には、上記のＤ
フリップフロップＦ１、Ｆ２、Ｆ３の各反転出力Ｑ（信
号Ａ、Ｂ、Ｃの反転信号）がクロック信号と共に入力さ
れる。このため、ナンドゲートＧ２からは、信号Ａ、Ｂ
、Ｃが低レベルで、クロック信号が高レベルのとき、ナ
ンド条件が成立して、低レベルとなる信号が出力される
。従って、上記と同様に、信号Ａ、Ｂ、Ｃの反転信号も
、各々１クロック周期分たけ順に遅れて発生しているた
め、ノイズの周期がクロックの３周期分未満の場合、そ
のノイズ部分の矩形波は、ナンドゲートＧ２の出力には
現れない。一方、データ信号は３クロック周期以上の同
一レベルを持つため、そのままナンドゲートＧ２から出
力される。

そして、ナンドゲートＧ１、Ｇ２の出力がＲＳフリップ
フロップＦ４にセット信号、リセット信号として入力さ
れ、ナンドゲートを用いたＲＳフリップフロップＦ４で
あるため、信号りの立ち下がりと信号Ｅの立ち下がり間
で高レベルとなるような出力信号つまりデータ信号がＲ
ＳフリップフロップＦ４から出力される。

このように、ノイズを含むデータ信号がこの回路に入力
され、そのノイズの周期がクロックの３周期（Ｄフリッ
プフロップの段数）未満であれば、ノイズが除去された
状態で、データ信号が出力されることになる。

例えば、クロック信号の周波数が１０ＭＨｚで、上記の
ようにＤフリップフロップを３段使用した回路に場合、
クロックの３周期分は３００ｎｓとなるため、約３．３
ＭＨｚ以上のノイズは信号から除去される。

このように、除去するノイズの周波数範囲は、クロック
信号の周波数とＤフリップフロップの段数によって決め
られるため、Ｄフリップフロップの段数は、除去するノ
イズの周波数範囲に応じて２段或は４段以上とすること
もできる。

〈発明の効果〉 以上説明したように、本発明のパラレルインターフェイ
ス用雑音防止回路によれば、複数のＤフリップフロップ
と２個のナンドゲート及び１個のＲＳフリップフロップ
を用いて、データ信号に含まれる雑音を除去する回路を
構成できるため、従来のローパスフィルタを使用した場
合のような欠点はなく、さらに構成が簡単で、低コスト
化とＩＣ化が容易に実現できる。また、データ信号の高
速転送に殆ど影響を与えないため、ＤＭＡ転送などの際
の雑音除去に、有効に使用することができる。

【図面の簡単な説明】

図は本発明の一実施例を示し、 第１図は雑音防止回路の回路図、 第２図は同回路の動作を示すタイミングチャートである
。 Ｆ１〜Ｆ３・・・Ｄフリップフロップ、Ｇ１、Ｇ２・・
・ナンドゲート、 Ｆ４・・・ＲＳフリップフロップ・ 特　　許　　出　　願　　人 株式会社メルコ

Claims (1)

【特許請求の範囲】
1. 第１のＤフリップフロップのＤ端子にデータ信号入力端
   子が接続され、第２のＤフリップフロップのＤ端子に第
   １のＤフリップフロップの出力端子が接続されるように
   、複数段のＤフリップフロップが直列接続され、さらに
   前記各Ｄフリップフロップの各出力端子がクロック回路
   と共に第１のナンドゲートの入力側に接続され、前記各
   Ｄフリップフロップの各反転出力端子がクロック回路と
   共に第２のナンドゲートの入力側に接続され、該第１、
   第２のナンドゲートの出力側がＲＳフリップフロップの
   入力側に接続され、該ＲＳフリップフロップの出力側を
   データ信号出力端子に接続したことを特徴とするパラレ
   ルインターフェイス用雑音防止回路。