JPS6056337B2 - 多信号入力回路 - Google Patents
多信号入力回路Info
- Publication number
- JPS6056337B2 JPS6056337B2 JP51146818A JP14681876A JPS6056337B2 JP S6056337 B2 JPS6056337 B2 JP S6056337B2 JP 51146818 A JP51146818 A JP 51146818A JP 14681876 A JP14681876 A JP 14681876A JP S6056337 B2 JPS6056337 B2 JP S6056337B2
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- Japan
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- time
- signal
- voltage
- input
- circuit
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- Feedback Control In General (AREA)
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Description
【発明の詳細な説明】
本発明は制御装置等に使用する多信号入力回路に関する
。
。
従来の多信号入力回路は第1図に示すように信号用電源
Vccに接続された接点5、〜5nを介して入力される
信号を抵抗R、〜Rn)コンデンサC、〜Cnより成る
積分回路て積分して高周波雑音を減衰させた後、ヒステ
リシス特性を有するコンパレータC0M、〜COMnで
波形整形する。
Vccに接続された接点5、〜5nを介して入力される
信号を抵抗R、〜Rn)コンデンサC、〜Cnより成る
積分回路て積分して高周波雑音を減衰させた後、ヒステ
リシス特性を有するコンパレータC0M、〜COMnで
波形整形する。
そして、波形整形した信号を予め制御ロジック(図示せ
ず)から与えられたアドレスバスABの内容に基いてデ
コーダDを介してデジタルマルチプレクサDMPで選択
し、データバスDBを介して制御ロジツクヘ入力するよ
うにしている。しカルながら、上記従来の入力回路にお
いては接点数に等しい数のRC積分回路及びコンパレー
タ等が必要であり、従つて、信号数の増加に応じて入力
回路が増加し非常に煩雑且つ高価になる等の欠点があつ
た。
ず)から与えられたアドレスバスABの内容に基いてデ
コーダDを介してデジタルマルチプレクサDMPで選択
し、データバスDBを介して制御ロジツクヘ入力するよ
うにしている。しカルながら、上記従来の入力回路にお
いては接点数に等しい数のRC積分回路及びコンパレー
タ等が必要であり、従つて、信号数の増加に応じて入力
回路が増加し非常に煩雑且つ高価になる等の欠点があつ
た。
本発明は上述の欠点を除去するためになされたもので、
複数の入力信号の雑音成分を除去する場合において、各
入力信号を時分割多重化し、バケッ・ブリゲード・デバ
イス(以下BBDという)あるいはチャージ・カツプル
ド・デバイス(以下CCDという)等の電荷結合素子を
用いて直列的に時分割的に複数信号の積分動作を行なう
と共に、1個のアナログコンパレータとシフトレジスタ
を用いてヒステリシス特性をもつ比較動作を時分割的に
行ない得るように構成し、複数信号を取扱う入力回路の
構成を簡略化したものである。
複数の入力信号の雑音成分を除去する場合において、各
入力信号を時分割多重化し、バケッ・ブリゲード・デバ
イス(以下BBDという)あるいはチャージ・カツプル
ド・デバイス(以下CCDという)等の電荷結合素子を
用いて直列的に時分割的に複数信号の積分動作を行なう
と共に、1個のアナログコンパレータとシフトレジスタ
を用いてヒステリシス特性をもつ比較動作を時分割的に
行ない得るように構成し、複数信号を取扱う入力回路の
構成を簡略化したものである。
以下本発明を添付図面の一実施例にもとづいて詳細に説
明しよう。第2図において、スイッチs、、s2・・・
snを介して各別に入力される入力信号はアナログマル
チプレクサ10において時分割多重化され、ライン11
に導かれる。
明しよう。第2図において、スイッチs、、s2・・・
snを介して各別に入力される入力信号はアナログマル
チプレクサ10において時分割多重化され、ライン11
に導かれる。
入力信号の数nと同じモジユロnのカウンタ12は発振
器13のクロックパルスTを計数し、カウンタ12の出
力はデコーダ14でデコードされる。デコーダ14から
はカウンタ12の計数値1、2、・・・n−1、n(O
)に対応して各別に時分割制御用クロックパルスT、〜
Tnが出力される。アナログマルチプレクサ10におい
ては、スイッチ51からの信号をパルスTiによつて選
択し、スイッチS2からの信号をパルスT2によつて選
択し、以下同様に、スイッチSnからの信号をパルスT
nによつて選択し、時分割的に選択した各スイッチs1
〜Snからの信号をマルチプレクスしてライン11に導
く。ライン11の時分割多重化信号は直列時分割積分回
路15に加わる。
器13のクロックパルスTを計数し、カウンタ12の出
力はデコーダ14でデコードされる。デコーダ14から
はカウンタ12の計数値1、2、・・・n−1、n(O
)に対応して各別に時分割制御用クロックパルスT、〜
Tnが出力される。アナログマルチプレクサ10におい
ては、スイッチ51からの信号をパルスTiによつて選
択し、スイッチS2からの信号をパルスT2によつて選
択し、以下同様に、スイッチSnからの信号をパルスT
nによつて選択し、時分割的に選択した各スイッチs1
〜Snからの信号をマルチプレクスしてライン11に導
く。ライン11の時分割多重化信号は直列時分割積分回
路15に加わる。
直列時分割積分回路15は入力用のスイッチs1〜Sn
と同数の直列遅延段をもつアナログ遅延装置16を具え
ており、アナログ遅延装置16として例えばBBDもし
くはCCDを使用するとよい。ライン11の信号は抵抗
17を介してアナログ遅延装置16に加わるようになつ
ており、この抵抗17とアナログ遅延装置16内の容量
要素とによつて積分回路が構成される。アナログ遅延装
置16内の各遅延段はクロックパルスTによつてシフト
制御されるようになつているので、アナログマルチプレ
クサ10における時分割多重化動作と同期してアナログ
遅延装置16が動作する。アナログ遅延装置16の最終
段の出力はライン18を経て直列ヒステリシス回路19
に加わると共に、帰還増幅器20及び抵抗21を介して
最初の段に帰還される。
と同数の直列遅延段をもつアナログ遅延装置16を具え
ており、アナログ遅延装置16として例えばBBDもし
くはCCDを使用するとよい。ライン11の信号は抵抗
17を介してアナログ遅延装置16に加わるようになつ
ており、この抵抗17とアナログ遅延装置16内の容量
要素とによつて積分回路が構成される。アナログ遅延装
置16内の各遅延段はクロックパルスTによつてシフト
制御されるようになつているので、アナログマルチプレ
クサ10における時分割多重化動作と同期してアナログ
遅延装置16が動作する。アナログ遅延装置16の最終
段の出力はライン18を経て直列ヒステリシス回路19
に加わると共に、帰還増幅器20及び抵抗21を介して
最初の段に帰還される。
抵抗21を介して帰還される信号と抵抗17を介して入
力される信号とが加算されて、アナログ遅延装置16の
最初の段に電荷が注入される。アナログ遅延装置16の
遅延段はスイッチ数と同数のn段であり、これがクロッ
クパルスTによつてシフトされるのでライン11の信号
がライン18に導かれるまでの遅れ時間は1クロックパ
ルスTの周期×NJである。ライン11の時分割多重化
信号の時分割周期も同様てあるのて、抵抗21を介して
帰還される信号と抵抗17を介して入力される信号の時
分割時間は完全に同期する。例えば、時分割用クロック
パルスT1のタイミングでスイッチS1の信号がライン
11に与えられるとき、その前のクロックパルスT1の
タイミングで与えられたスイッチS,の信号の遅延信号
(積分結果)が抵抗21を介して帰還される。こうして
、各スイッチs1〜Snからの信号の積分動作は回路1
5において夫々時分割的に個々別々に実行される。
力される信号とが加算されて、アナログ遅延装置16の
最初の段に電荷が注入される。アナログ遅延装置16の
遅延段はスイッチ数と同数のn段であり、これがクロッ
クパルスTによつてシフトされるのでライン11の信号
がライン18に導かれるまでの遅れ時間は1クロックパ
ルスTの周期×NJである。ライン11の時分割多重化
信号の時分割周期も同様てあるのて、抵抗21を介して
帰還される信号と抵抗17を介して入力される信号の時
分割時間は完全に同期する。例えば、時分割用クロック
パルスT1のタイミングでスイッチS1の信号がライン
11に与えられるとき、その前のクロックパルスT1の
タイミングで与えられたスイッチS,の信号の遅延信号
(積分結果)が抵抗21を介して帰還される。こうして
、各スイッチs1〜Snからの信号の積分動作は回路1
5において夫々時分割的に個々別々に実行される。
従つて、出力ライン18には各スイッチs1〜Snから
の入力信号の積分結果が時分割多重的に与えられる。直
列ヒステリシス回路19はアナログコンパレータ22と
シフトレジスタ23を具えており、ヒステリシス特性を
もつ比較動作を時分割的に行なう回路である。
の入力信号の積分結果が時分割多重的に与えられる。直
列ヒステリシス回路19はアナログコンパレータ22と
シフトレジスタ23を具えており、ヒステリシス特性を
もつ比較動作を時分割的に行なう回路である。
クロックパルスTによつてシフトされるシフトレジスタ
/23は時分割チャンネル数(入力スイッチs1〜Sn
の数)と同数のn段の直列シフト段を具えており、アナ
ログコンパレータ22の出力を一時記憶し、時分割時間
に同期してアナログコンパレータ22に正帰還させる働
き”をなす。すなわち、ライン18の信号とシフトレジ
スタ23の出力は完全に同期しており、抵抗24及び2
5を介してアナログコンパレータ22の比較電圧入力端
に加わる。アナログコンパレータ22は抵抗24及び2
5を介して比較電圧入力端に加わる電圧が基準電圧■T
を超えると出力ライン26に論理信号゜゜1゛の電圧を
生じる。
/23は時分割チャンネル数(入力スイッチs1〜Sn
の数)と同数のn段の直列シフト段を具えており、アナ
ログコンパレータ22の出力を一時記憶し、時分割時間
に同期してアナログコンパレータ22に正帰還させる働
き”をなす。すなわち、ライン18の信号とシフトレジ
スタ23の出力は完全に同期しており、抵抗24及び2
5を介してアナログコンパレータ22の比較電圧入力端
に加わる。アナログコンパレータ22は抵抗24及び2
5を介して比較電圧入力端に加わる電圧が基準電圧■T
を超えると出力ライン26に論理信号゜゜1゛の電圧を
生じる。
比較電圧入力端の電圧が基準電圧VTよりも小さい場合
は論理信号“0゛の電圧を生じる。ヒステリシス特性と
は、第3図に示すように出力が“1゛に立上るときの入
力電圧V1の方が、出力が゜゜0゛に立下るときの入力
電圧V2よりも大きい特性である。
は論理信号“0゛の電圧を生じる。ヒステリシス特性と
は、第3図に示すように出力が“1゛に立上るときの入
力電圧V1の方が、出力が゜゜0゛に立下るときの入力
電圧V2よりも大きい特性である。
直列ヒステリシス回路19において、アナログコンパレ
ータ22の出力ライン26の電圧が信号“0゛のとき、
シフトレジスタ23及び抵抗25を介して帰還される電
圧は0である。従つて、アナログコンパレータ22の出
力が゜゜1゛に立上るためには、ライン18の電圧が基
準電圧VTを超えねばならない。すなわち、立上りのた
めのスレシホールド電圧V1は基準電圧V,である。ア
ナログコンパレータ22の出力が一旦“゜1゛に立上る
と、シフトレジスタ23及び抵抗25を介して信号゜゜
1゛の電圧(VL)が正帰還されるので、ライン18の
電圧に信号゜゜1゛の電圧(VOが加算される。従つて
、ライン18の電圧(V2)が(■2+VL)〈VTと
いう条件を満たすようになるまでアナログコンパレータ
22の出力は“1゛を維持し、その条件を満たしたとき
、゜“0゛に立下る。すなわち、立下りのためのスレシ
ホールド電圧■2は(V,−VL)であり、■1〉■2
というヒステリシス特性の条件が満足される。ヒステリ
シス回路19においては以上の動作がすべて時分割的に
行なわれる。シフトレジスタ23の出力すなわち直列ヒ
ステリシス回路19の出力は直列一並列変換用のシフト
レジスタ27に加わる。
ータ22の出力ライン26の電圧が信号“0゛のとき、
シフトレジスタ23及び抵抗25を介して帰還される電
圧は0である。従つて、アナログコンパレータ22の出
力が゜゜1゛に立上るためには、ライン18の電圧が基
準電圧VTを超えねばならない。すなわち、立上りのた
めのスレシホールド電圧V1は基準電圧V,である。ア
ナログコンパレータ22の出力が一旦“゜1゛に立上る
と、シフトレジスタ23及び抵抗25を介して信号゜゜
1゛の電圧(VL)が正帰還されるので、ライン18の
電圧に信号゜゜1゛の電圧(VOが加算される。従つて
、ライン18の電圧(V2)が(■2+VL)〈VTと
いう条件を満たすようになるまでアナログコンパレータ
22の出力は“1゛を維持し、その条件を満たしたとき
、゜“0゛に立下る。すなわち、立下りのためのスレシ
ホールド電圧■2は(V,−VL)であり、■1〉■2
というヒステリシス特性の条件が満足される。ヒステリ
シス回路19においては以上の動作がすべて時分割的に
行なわれる。シフトレジスタ23の出力すなわち直列ヒ
ステリシス回路19の出力は直列一並列変換用のシフト
レジスタ27に加わる。
シフトレジスタ27はシフトレジスタ23と同様にn段
の直列シフト段を有しており、クロックパルスTによつ
てカウンタ12、アナログ遅延装置16及びシフトレジ
スタ23の動作に同期してシフトされる。シフトレジス
タ27の各段の出力は並列的にゲート28に加わる。デ
ジタルコンパレータ29は制御ロジック(図示せず)か
らアドレスバス30を経て与えられるアドレス信号とカ
ウンタ12の計数値が一致したとき出力“1゛を生じ、
ゲート28を開放する。
の直列シフト段を有しており、クロックパルスTによつ
てカウンタ12、アナログ遅延装置16及びシフトレジ
スタ23の動作に同期してシフトされる。シフトレジス
タ27の各段の出力は並列的にゲート28に加わる。デ
ジタルコンパレータ29は制御ロジック(図示せず)か
らアドレスバス30を経て与えられるアドレス信号とカ
ウンタ12の計数値が一致したとき出力“1゛を生じ、
ゲート28を開放する。
ゲート28で選択された入力信号データはデータバス3
1を経て制御ロジック(図示せず)に供給される。この
データバス31に導かれる入力信号データは、前述の直
列時分割積分回路15及び直列ヒステリシス回路19に
よつて雑音成分が確実に除去されたものである。スイッ
チS1からの入力信号を例にして雑音除去動作の一例を
第4図に示す。
1を経て制御ロジック(図示せず)に供給される。この
データバス31に導かれる入力信号データは、前述の直
列時分割積分回路15及び直列ヒステリシス回路19に
よつて雑音成分が確実に除去されたものである。スイッ
チS1からの入力信号を例にして雑音除去動作の一例を
第4図に示す。
第4図aはスイッチS1を介して与えられる入力信号を
示す。入力信号の立上り部分においてはチヤタリングが
みられている。第4図bに示すクロックパルスT1によ
つて時分割的に入力信号をサンプリングし、抵抗17を
介してアナログ遅延装置16に加える。時分割的に積分
されるので、スイッチS1に関する入力信号の積分結果
として第4図cに示すような電圧がライン18に供給さ
れる。ライン18の電圧が立上りのスレシホールド電圧
V1(Vτ)を超えると、アナログコンパレータ22の
出力は66r′になり、シフトレジスタ23でクロック
パルスTのn個分の時間だけ遅延された後、ライン32
を経てシフトレジスタ27に加わる(第4図d参照)。
第4図aに示すようにノイズによつて入力信号が一瞬0
レベルに落ちても、積分回路15において帰還増幅器2
0を経て電荷が帰還注入されるので、ライン18の電圧
は大きく変動しない。
示す。入力信号の立上り部分においてはチヤタリングが
みられている。第4図bに示すクロックパルスT1によ
つて時分割的に入力信号をサンプリングし、抵抗17を
介してアナログ遅延装置16に加える。時分割的に積分
されるので、スイッチS1に関する入力信号の積分結果
として第4図cに示すような電圧がライン18に供給さ
れる。ライン18の電圧が立上りのスレシホールド電圧
V1(Vτ)を超えると、アナログコンパレータ22の
出力は66r′になり、シフトレジスタ23でクロック
パルスTのn個分の時間だけ遅延された後、ライン32
を経てシフトレジスタ27に加わる(第4図d参照)。
第4図aに示すようにノイズによつて入力信号が一瞬0
レベルに落ちても、積分回路15において帰還増幅器2
0を経て電荷が帰還注入されるので、ライン18の電圧
は大きく変動しない。
また、スイッチS,にバウンスが生じても、同様の理由
でライン18の電圧は大きく変動しない。また、仮りに
、ライン18の電圧が基準電圧■7よりも下がつてもシ
フトレジスタ23からの信号64r5の電圧によつてレ
ベルシフトされるので、立下りのスレシホールド電圧V
2よりも下がらない限り出力ライン32の信号ぱ゜0゛
に落ちない。尚、ゲート28の部分にホールド回路を設
け、時分割化されている信号をホールドしてスタテツク
な状態に変換した後にデータバス31に供給するように
してもよい。
でライン18の電圧は大きく変動しない。また、仮りに
、ライン18の電圧が基準電圧■7よりも下がつてもシ
フトレジスタ23からの信号64r5の電圧によつてレ
ベルシフトされるので、立下りのスレシホールド電圧V
2よりも下がらない限り出力ライン32の信号ぱ゜0゛
に落ちない。尚、ゲート28の部分にホールド回路を設
け、時分割化されている信号をホールドしてスタテツク
な状態に変換した後にデータバス31に供給するように
してもよい。
以上説明したように本発明によれば、雑音等を除去する
ための入力回路を直列時分割化することができ、ヒステ
リシス特性用のコンパレータも1個で足りるため、入力
信号数が多数になつてもシフトレジスタやアナログ遅延
装置の段数を増やすだけでよいので、簡単であり、かつ
コストを節約することができる。
ための入力回路を直列時分割化することができ、ヒステ
リシス特性用のコンパレータも1個で足りるため、入力
信号数が多数になつてもシフトレジスタやアナログ遅延
装置の段数を増やすだけでよいので、簡単であり、かつ
コストを節約することができる。
第1図は従来の多信号入力回路の一例を示すブロック図
、第2図は本発明の多信号入力回路の一実施例を示すブ
ロック図、第3図はヒステリシス特性を説明するグラフ
、第4図は第2図実施例の一動作例を示すタイミングチ
ャートである。 15・・・直列時分割積分回路、16・・・アナログ遅
延装置、19・・・直列ヒステリシス回路、20・・・
帰還増幅器、22・・・アナログコンパレータ。
、第2図は本発明の多信号入力回路の一実施例を示すブ
ロック図、第3図はヒステリシス特性を説明するグラフ
、第4図は第2図実施例の一動作例を示すタイミングチ
ャートである。 15・・・直列時分割積分回路、16・・・アナログ遅
延装置、19・・・直列ヒステリシス回路、20・・・
帰還増幅器、22・・・アナログコンパレータ。
Claims (1)
- 1 複数の入力信号を時分割多重化する回路と、該時分
割多重化された入力信号を、抵抗素子を介してアナログ
遅延装置に入力し、該アナログ遅延装置の出力を時分割
時間に同期して入力側に帰還することにより時分割的に
積分動作を行なう直列時分割積分回路と、該直列時分割
積分回路の出力をコンパレータにおいて基準電圧と比較
し、その比較結果を時分割時間に同期して遅延した後、
前記コンパレータの比較入力のレベルシフト用電圧とし
て使用することにより“1”または“0”の論理出力を
生じるヒステリシス回路とを具える多信号入力回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP51146818A JPS6056337B2 (ja) | 1976-12-07 | 1976-12-07 | 多信号入力回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP51146818A JPS6056337B2 (ja) | 1976-12-07 | 1976-12-07 | 多信号入力回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5370734A JPS5370734A (en) | 1978-06-23 |
JPS6056337B2 true JPS6056337B2 (ja) | 1985-12-10 |
Family
ID=15416214
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP51146818A Expired JPS6056337B2 (ja) | 1976-12-07 | 1976-12-07 | 多信号入力回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6056337B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62117602U (ja) * | 1986-01-10 | 1987-07-25 |
-
1976
- 1976-12-07 JP JP51146818A patent/JPS6056337B2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS5370734A (en) | 1978-06-23 |
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