JPS6056337B2 - 多信号入力回路 - Google Patents
多信号入力回路Info
- Publication number
- JPS6056337B2 JPS6056337B2 JP51146818A JP14681876A JPS6056337B2 JP S6056337 B2 JPS6056337 B2 JP S6056337B2 JP 51146818 A JP51146818 A JP 51146818A JP 14681876 A JP14681876 A JP 14681876A JP S6056337 B2 JPS6056337 B2 JP S6056337B2
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- JP
- Japan
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- signal
- voltage
- input
- circuit
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- Feedback Control In General (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明は制御装置等に使用する多信号入力回路に関する
。
。
従来の多信号入力回路は第１図に示すように信号用電源
Ｖｃｃに接続された接点５、〜５ｎを介して入力される
信号を抵抗Ｒ、〜Ｒｎ）コンデンサＣ、〜Ｃｎより成る
積分回路て積分して高周波雑音を減衰させた後、ヒステ
リシス特性を有するコンパレータＣ０Ｍ、〜ＣＯＭｎで
波形整形する。
Ｖｃｃに接続された接点５、〜５ｎを介して入力される
信号を抵抗Ｒ、〜Ｒｎ）コンデンサＣ、〜Ｃｎより成る
積分回路て積分して高周波雑音を減衰させた後、ヒステ
リシス特性を有するコンパレータＣ０Ｍ、〜ＣＯＭｎで
波形整形する。
そして、波形整形した信号を予め制御ロジック（図示せ
ず）から与えられたアドレスバスＡＢの内容に基いてデ
コーダＤを介してデジタルマルチプレクサＤＭＰで選択
し、データバスＤＢを介して制御ロジツクヘ入力するよ
うにしている。しカルながら、上記従来の入力回路にお
いては接点数に等しい数のＲＣ積分回路及びコンパレー
タ等が必要であり、従つて、信号数の増加に応じて入力
回路が増加し非常に煩雑且つ高価になる等の欠点があつ
た。
ず）から与えられたアドレスバスＡＢの内容に基いてデ
コーダＤを介してデジタルマルチプレクサＤＭＰで選択
し、データバスＤＢを介して制御ロジツクヘ入力するよ
うにしている。しカルながら、上記従来の入力回路にお
いては接点数に等しい数のＲＣ積分回路及びコンパレー
タ等が必要であり、従つて、信号数の増加に応じて入力
回路が増加し非常に煩雑且つ高価になる等の欠点があつ
た。
本発明は上述の欠点を除去するためになされたもので、
複数の入力信号の雑音成分を除去する場合において、各
入力信号を時分割多重化し、バケッ・ブリゲード・デバ
イス（以下ＢＢＤという）あるいはチャージ・カツプル
ド・デバイス（以下ＣＣＤという）等の電荷結合素子を
用いて直列的に時分割的に複数信号の積分動作を行なう
と共に、１個のアナログコンパレータとシフトレジスタ
を用いてヒステリシス特性をもつ比較動作を時分割的に
行ない得るように構成し、複数信号を取扱う入力回路の
構成を簡略化したものである。
複数の入力信号の雑音成分を除去する場合において、各
入力信号を時分割多重化し、バケッ・ブリゲード・デバ
イス（以下ＢＢＤという）あるいはチャージ・カツプル
ド・デバイス（以下ＣＣＤという）等の電荷結合素子を
用いて直列的に時分割的に複数信号の積分動作を行なう
と共に、１個のアナログコンパレータとシフトレジスタ
を用いてヒステリシス特性をもつ比較動作を時分割的に
行ない得るように構成し、複数信号を取扱う入力回路の
構成を簡略化したものである。
以下本発明を添付図面の一実施例にもとづいて詳細に説
明しよう。第２図において、スイッチｓ、、ｓ２・・・
ｓｎを介して各別に入力される入力信号はアナログマル
チプレクサ１０において時分割多重化され、ライン１１
に導かれる。
明しよう。第２図において、スイッチｓ、、ｓ２・・・
ｓｎを介して各別に入力される入力信号はアナログマル
チプレクサ１０において時分割多重化され、ライン１１
に導かれる。
入力信号の数ｎと同じモジユロｎのカウンタ１２は発振
器１３のクロックパルスＴを計数し、カウンタ１２の出
力はデコーダ１４でデコードされる。デコーダ１４から
はカウンタ１２の計数値１、２、・・・ｎ−１、ｎ（Ｏ
）に対応して各別に時分割制御用クロックパルスＴ、〜
Ｔｎが出力される。アナログマルチプレクサ１０におい
ては、スイッチ５１からの信号をパルスＴｉによつて選
択し、スイッチＳ２からの信号をパルスＴ２によつて選
択し、以下同様に、スイッチＳｎからの信号をパルスＴ
ｎによつて選択し、時分割的に選択した各スイッチｓ１
〜Ｓｎからの信号をマルチプレクスしてライン１１に導
く。ライン１１の時分割多重化信号は直列時分割積分回
路１５に加わる。
器１３のクロックパルスＴを計数し、カウンタ１２の出
力はデコーダ１４でデコードされる。デコーダ１４から
はカウンタ１２の計数値１、２、・・・ｎ−１、ｎ（Ｏ
）に対応して各別に時分割制御用クロックパルスＴ、〜
Ｔｎが出力される。アナログマルチプレクサ１０におい
ては、スイッチ５１からの信号をパルスＴｉによつて選
択し、スイッチＳ２からの信号をパルスＴ２によつて選
択し、以下同様に、スイッチＳｎからの信号をパルスＴ
ｎによつて選択し、時分割的に選択した各スイッチｓ１
〜Ｓｎからの信号をマルチプレクスしてライン１１に導
く。ライン１１の時分割多重化信号は直列時分割積分回
路１５に加わる。
直列時分割積分回路１５は入力用のスイッチｓ１〜Ｓｎ
と同数の直列遅延段をもつアナログ遅延装置１６を具え
ており、アナログ遅延装置１６として例えばＢＢＤもし
くはＣＣＤを使用するとよい。ライン１１の信号は抵抗
１７を介してアナログ遅延装置１６に加わるようになつ
ており、この抵抗１７とアナログ遅延装置１６内の容量
要素とによつて積分回路が構成される。アナログ遅延装
置１６内の各遅延段はクロックパルスＴによつてシフト
制御されるようになつているので、アナログマルチプレ
クサ１０における時分割多重化動作と同期してアナログ
遅延装置１６が動作する。アナログ遅延装置１６の最終
段の出力はライン１８を経て直列ヒステリシス回路１９
に加わると共に、帰還増幅器２０及び抵抗２１を介して
最初の段に帰還される。
と同数の直列遅延段をもつアナログ遅延装置１６を具え
ており、アナログ遅延装置１６として例えばＢＢＤもし
くはＣＣＤを使用するとよい。ライン１１の信号は抵抗
１７を介してアナログ遅延装置１６に加わるようになつ
ており、この抵抗１７とアナログ遅延装置１６内の容量
要素とによつて積分回路が構成される。アナログ遅延装
置１６内の各遅延段はクロックパルスＴによつてシフト
制御されるようになつているので、アナログマルチプレ
クサ１０における時分割多重化動作と同期してアナログ
遅延装置１６が動作する。アナログ遅延装置１６の最終
段の出力はライン１８を経て直列ヒステリシス回路１９
に加わると共に、帰還増幅器２０及び抵抗２１を介して
最初の段に帰還される。
抵抗２１を介して帰還される信号と抵抗１７を介して入
力される信号とが加算されて、アナログ遅延装置１６の
最初の段に電荷が注入される。アナログ遅延装置１６の
遅延段はスイッチ数と同数のｎ段であり、これがクロッ
クパルスＴによつてシフトされるのでライン１１の信号
がライン１８に導かれるまでの遅れ時間は１クロックパ
ルスＴの周期×ＮＪである。ライン１１の時分割多重化
信号の時分割周期も同様てあるのて、抵抗２１を介して
帰還される信号と抵抗１７を介して入力される信号の時
分割時間は完全に同期する。例えば、時分割用クロック
パルスＴ１のタイミングでスイッチＳ１の信号がライン
１１に与えられるとき、その前のクロックパルスＴ１の
タイミングで与えられたスイッチＳ，の信号の遅延信号
（積分結果）が抵抗２１を介して帰還される。こうして
、各スイッチｓ１〜Ｓｎからの信号の積分動作は回路１
５において夫々時分割的に個々別々に実行される。
力される信号とが加算されて、アナログ遅延装置１６の
最初の段に電荷が注入される。アナログ遅延装置１６の
遅延段はスイッチ数と同数のｎ段であり、これがクロッ
クパルスＴによつてシフトされるのでライン１１の信号
がライン１８に導かれるまでの遅れ時間は１クロックパ
ルスＴの周期×ＮＪである。ライン１１の時分割多重化
信号の時分割周期も同様てあるのて、抵抗２１を介して
帰還される信号と抵抗１７を介して入力される信号の時
分割時間は完全に同期する。例えば、時分割用クロック
パルスＴ１のタイミングでスイッチＳ１の信号がライン
１１に与えられるとき、その前のクロックパルスＴ１の
タイミングで与えられたスイッチＳ，の信号の遅延信号
（積分結果）が抵抗２１を介して帰還される。こうして
、各スイッチｓ１〜Ｓｎからの信号の積分動作は回路１
５において夫々時分割的に個々別々に実行される。
従つて、出力ライン１８には各スイッチｓ１〜Ｓｎから
の入力信号の積分結果が時分割多重的に与えられる。直
列ヒステリシス回路１９はアナログコンパレータ２２と
シフトレジスタ２３を具えており、ヒステリシス特性を
もつ比較動作を時分割的に行なう回路である。
の入力信号の積分結果が時分割多重的に与えられる。直
列ヒステリシス回路１９はアナログコンパレータ２２と
シフトレジスタ２３を具えており、ヒステリシス特性を
もつ比較動作を時分割的に行なう回路である。
クロックパルスＴによつてシフトされるシフトレジスタ
／２３は時分割チャンネル数（入力スイッチｓ１〜Ｓｎ
の数）と同数のｎ段の直列シフト段を具えており、アナ
ログコンパレータ２２の出力を一時記憶し、時分割時間
に同期してアナログコンパレータ２２に正帰還させる働
き”をなす。すなわち、ライン１８の信号とシフトレジ
スタ２３の出力は完全に同期しており、抵抗２４及び２
５を介してアナログコンパレータ２２の比較電圧入力端
に加わる。アナログコンパレータ２２は抵抗２４及び２
５を介して比較電圧入力端に加わる電圧が基準電圧■Ｔ
を超えると出力ライン２６に論理信号゜゜１゛の電圧を
生じる。
／２３は時分割チャンネル数（入力スイッチｓ１〜Ｓｎ
の数）と同数のｎ段の直列シフト段を具えており、アナ
ログコンパレータ２２の出力を一時記憶し、時分割時間
に同期してアナログコンパレータ２２に正帰還させる働
き”をなす。すなわち、ライン１８の信号とシフトレジ
スタ２３の出力は完全に同期しており、抵抗２４及び２
５を介してアナログコンパレータ２２の比較電圧入力端
に加わる。アナログコンパレータ２２は抵抗２４及び２
５を介して比較電圧入力端に加わる電圧が基準電圧■Ｔ
を超えると出力ライン２６に論理信号゜゜１゛の電圧を
生じる。
比較電圧入力端の電圧が基準電圧ＶＴよりも小さい場合
は論理信号“０゛の電圧を生じる。ヒステリシス特性と
は、第３図に示すように出力が“１゛に立上るときの入
力電圧Ｖ１の方が、出力が゜゜０゛に立下るときの入力
電圧Ｖ２よりも大きい特性である。
は論理信号“０゛の電圧を生じる。ヒステリシス特性と
は、第３図に示すように出力が“１゛に立上るときの入
力電圧Ｖ１の方が、出力が゜゜０゛に立下るときの入力
電圧Ｖ２よりも大きい特性である。
直列ヒステリシス回路１９において、アナログコンパレ
ータ２２の出力ライン２６の電圧が信号“０゛のとき、
シフトレジスタ２３及び抵抗２５を介して帰還される電
圧は０である。従つて、アナログコンパレータ２２の出
力が゜゜１゛に立上るためには、ライン１８の電圧が基
準電圧ＶＴを超えねばならない。すなわち、立上りのた
めのスレシホールド電圧Ｖ１は基準電圧Ｖ，である。ア
ナログコンパレータ２２の出力が一旦“゜１゛に立上る
と、シフトレジスタ２３及び抵抗２５を介して信号゜゜
１゛の電圧（ＶＬ）が正帰還されるので、ライン１８の
電圧に信号゜゜１゛の電圧（ＶＯが加算される。従つて
、ライン１８の電圧（Ｖ２）が（■２＋ＶＬ）〈ＶＴと
いう条件を満たすようになるまでアナログコンパレータ
２２の出力は“１゛を維持し、その条件を満たしたとき
、゜“０゛に立下る。すなわち、立下りのためのスレシ
ホールド電圧■２は（Ｖ，−ＶＬ）であり、■１〉■２
というヒステリシス特性の条件が満足される。ヒステリ
シス回路１９においては以上の動作がすべて時分割的に
行なわれる。シフトレジスタ２３の出力すなわち直列ヒ
ステリシス回路１９の出力は直列一並列変換用のシフト
レジスタ２７に加わる。
ータ２２の出力ライン２６の電圧が信号“０゛のとき、
シフトレジスタ２３及び抵抗２５を介して帰還される電
圧は０である。従つて、アナログコンパレータ２２の出
力が゜゜１゛に立上るためには、ライン１８の電圧が基
準電圧ＶＴを超えねばならない。すなわち、立上りのた
めのスレシホールド電圧Ｖ１は基準電圧Ｖ，である。ア
ナログコンパレータ２２の出力が一旦“゜１゛に立上る
と、シフトレジスタ２３及び抵抗２５を介して信号゜゜
１゛の電圧（ＶＬ）が正帰還されるので、ライン１８の
電圧に信号゜゜１゛の電圧（ＶＯが加算される。従つて
、ライン１８の電圧（Ｖ２）が（■２＋ＶＬ）〈ＶＴと
いう条件を満たすようになるまでアナログコンパレータ
２２の出力は“１゛を維持し、その条件を満たしたとき
、゜“０゛に立下る。すなわち、立下りのためのスレシ
ホールド電圧■２は（Ｖ，−ＶＬ）であり、■１〉■２
というヒステリシス特性の条件が満足される。ヒステリ
シス回路１９においては以上の動作がすべて時分割的に
行なわれる。シフトレジスタ２３の出力すなわち直列ヒ
ステリシス回路１９の出力は直列一並列変換用のシフト
レジスタ２７に加わる。
シフトレジスタ２７はシフトレジスタ２３と同様にｎ段
の直列シフト段を有しており、クロックパルスＴによつ
てカウンタ１２、アナログ遅延装置１６及びシフトレジ
スタ２３の動作に同期してシフトされる。シフトレジス
タ２７の各段の出力は並列的にゲート２８に加わる。デ
ジタルコンパレータ２９は制御ロジック（図示せず）か
らアドレスバス３０を経て与えられるアドレス信号とカ
ウンタ１２の計数値が一致したとき出力“１゛を生じ、
ゲート２８を開放する。
の直列シフト段を有しており、クロックパルスＴによつ
てカウンタ１２、アナログ遅延装置１６及びシフトレジ
スタ２３の動作に同期してシフトされる。シフトレジス
タ２７の各段の出力は並列的にゲート２８に加わる。デ
ジタルコンパレータ２９は制御ロジック（図示せず）か
らアドレスバス３０を経て与えられるアドレス信号とカ
ウンタ１２の計数値が一致したとき出力“１゛を生じ、
ゲート２８を開放する。
ゲート２８で選択された入力信号データはデータバス３
１を経て制御ロジック（図示せず）に供給される。この
データバス３１に導かれる入力信号データは、前述の直
列時分割積分回路１５及び直列ヒステリシス回路１９に
よつて雑音成分が確実に除去されたものである。スイッ
チＳ１からの入力信号を例にして雑音除去動作の一例を
第４図に示す。
１を経て制御ロジック（図示せず）に供給される。この
データバス３１に導かれる入力信号データは、前述の直
列時分割積分回路１５及び直列ヒステリシス回路１９に
よつて雑音成分が確実に除去されたものである。スイッ
チＳ１からの入力信号を例にして雑音除去動作の一例を
第４図に示す。
第４図ａはスイッチＳ１を介して与えられる入力信号を
示す。入力信号の立上り部分においてはチヤタリングが
みられている。第４図ｂに示すクロックパルスＴ１によ
つて時分割的に入力信号をサンプリングし、抵抗１７を
介してアナログ遅延装置１６に加える。時分割的に積分
されるので、スイッチＳ１に関する入力信号の積分結果
として第４図ｃに示すような電圧がライン１８に供給さ
れる。ライン１８の電圧が立上りのスレシホールド電圧
Ｖ１（Ｖτ）を超えると、アナログコンパレータ２２の
出力は６６ｒ′になり、シフトレジスタ２３でクロック
パルスＴのｎ個分の時間だけ遅延された後、ライン３２
を経てシフトレジスタ２７に加わる（第４図ｄ参照）。
第４図ａに示すようにノイズによつて入力信号が一瞬０
レベルに落ちても、積分回路１５において帰還増幅器２
０を経て電荷が帰還注入されるので、ライン１８の電圧
は大きく変動しない。
示す。入力信号の立上り部分においてはチヤタリングが
みられている。第４図ｂに示すクロックパルスＴ１によ
つて時分割的に入力信号をサンプリングし、抵抗１７を
介してアナログ遅延装置１６に加える。時分割的に積分
されるので、スイッチＳ１に関する入力信号の積分結果
として第４図ｃに示すような電圧がライン１８に供給さ
れる。ライン１８の電圧が立上りのスレシホールド電圧
Ｖ１（Ｖτ）を超えると、アナログコンパレータ２２の
出力は６６ｒ′になり、シフトレジスタ２３でクロック
パルスＴのｎ個分の時間だけ遅延された後、ライン３２
を経てシフトレジスタ２７に加わる（第４図ｄ参照）。
第４図ａに示すようにノイズによつて入力信号が一瞬０
レベルに落ちても、積分回路１５において帰還増幅器２
０を経て電荷が帰還注入されるので、ライン１８の電圧
は大きく変動しない。
また、スイッチＳ，にバウンスが生じても、同様の理由
でライン１８の電圧は大きく変動しない。また、仮りに
、ライン１８の電圧が基準電圧■７よりも下がつてもシ
フトレジスタ２３からの信号６４ｒ５の電圧によつてレ
ベルシフトされるので、立下りのスレシホールド電圧Ｖ
２よりも下がらない限り出力ライン３２の信号ぱ゜０゛
に落ちない。尚、ゲート２８の部分にホールド回路を設
け、時分割化されている信号をホールドしてスタテツク
な状態に変換した後にデータバス３１に供給するように
してもよい。
でライン１８の電圧は大きく変動しない。また、仮りに
、ライン１８の電圧が基準電圧■７よりも下がつてもシ
フトレジスタ２３からの信号６４ｒ５の電圧によつてレ
ベルシフトされるので、立下りのスレシホールド電圧Ｖ
２よりも下がらない限り出力ライン３２の信号ぱ゜０゛
に落ちない。尚、ゲート２８の部分にホールド回路を設
け、時分割化されている信号をホールドしてスタテツク
な状態に変換した後にデータバス３１に供給するように
してもよい。
以上説明したように本発明によれば、雑音等を除去する
ための入力回路を直列時分割化することができ、ヒステ
リシス特性用のコンパレータも１個で足りるため、入力
信号数が多数になつてもシフトレジスタやアナログ遅延
装置の段数を増やすだけでよいので、簡単であり、かつ
コストを節約することができる。
ための入力回路を直列時分割化することができ、ヒステ
リシス特性用のコンパレータも１個で足りるため、入力
信号数が多数になつてもシフトレジスタやアナログ遅延
装置の段数を増やすだけでよいので、簡単であり、かつ
コストを節約することができる。
第１図は従来の多信号入力回路の一例を示すブロック図
、第２図は本発明の多信号入力回路の一実施例を示すブ
ロック図、第３図はヒステリシス特性を説明するグラフ
、第４図は第２図実施例の一動作例を示すタイミングチ
ャートである。 １５・・・直列時分割積分回路、１６・・・アナログ遅
延装置、１９・・・直列ヒステリシス回路、２０・・・
帰還増幅器、２２・・・アナログコンパレータ。
、第２図は本発明の多信号入力回路の一実施例を示すブ
ロック図、第３図はヒステリシス特性を説明するグラフ
、第４図は第２図実施例の一動作例を示すタイミングチ
ャートである。 １５・・・直列時分割積分回路、１６・・・アナログ遅
延装置、１９・・・直列ヒステリシス回路、２０・・・
帰還増幅器、２２・・・アナログコンパレータ。
Claims (1)
- １ 複数の入力信号を時分割多重化する回路と、該時分
割多重化された入力信号を、抵抗素子を介してアナログ
遅延装置に入力し、該アナログ遅延装置の出力を時分割
時間に同期して入力側に帰還することにより時分割的に
積分動作を行なう直列時分割積分回路と、該直列時分割
積分回路の出力をコンパレータにおいて基準電圧と比較
し、その比較結果を時分割時間に同期して遅延した後、
前記コンパレータの比較入力のレベルシフト用電圧とし
て使用することにより“１”または“０”の論理出力を
生じるヒステリシス回路とを具える多信号入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51146818A JPS6056337B2 (ja) | 1976-12-07 | 1976-12-07 | 多信号入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51146818A JPS6056337B2 (ja) | 1976-12-07 | 1976-12-07 | 多信号入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5370734A JPS5370734A (en) | 1978-06-23 |
| JPS6056337B2 true JPS6056337B2 (ja) | 1985-12-10 |
Family
ID=15416214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51146818A Expired JPS6056337B2 (ja) | 1976-12-07 | 1976-12-07 | 多信号入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6056337B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62117602U (ja) * | 1986-01-10 | 1987-07-25 |
-
1976
- 1976-12-07 JP JP51146818A patent/JPS6056337B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5370734A (en) | 1978-06-23 |
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