KR0152346B1 - 클럭 스위칭 회로 - Google Patents

Abstract

1. 청구 범위에 기재된 발명이 속한 기술분야: 클럭 주파수의 변경이 발생되는 글리치 현상을 방지할 수 있는 클럭 스위칭 회로에 관한 것이다.

2. 발명이 해결하려고 하는 기술적 과제: 클럭을 사용하는 전자디바이스에 있어서, 특히 클럭 주파수의 변경이 발생되는 글리치 현상을 방지할 수 있는 클럭 스위칭 회로를 제공한다.

3. 발명의 해결방법의 요지: 인가되는 클럭과 상기 클럭을 분주한 분주클럭을 선택적으로 출력하는 멀티플렉서를 구비한 클럭 스위칭 회로는 : 상기 멀티플렉서의 출력단에 연결되어, 상기 선택적으로 출력되는 상기 클럭 또는 상기 분주클럭의 펄스폭이 미리 설정된 폭이하일 경우에 이를 제거한후 출력클럭으로써 출력하는 필터링 수단을 가짐을 특징으로 한다.

4. 발명의 중요한 용도: 클럭을 사용하는 전자디바이스에 사용된다.

Description

클럭 스위칭 회로

제1도는 종래의 클럭 스위칭 회로도.

제2도는 제1도에 따른 동작 타이밍도.

제3도는 본 발명의 클럭 스위칭 회로도.

제4, 5도는 제3도에 따른 동작 타이밍도.

본 발명은 클럭을 사용하는 전자디바이스에 있어서, 특히 클럭 주파수의 변경이 발생되는 글리치 현상을 방지할 수 있는 클럭 스위칭 회로에 관한 것이다.

일반적으로, 글리치 현상은 인가되는 하나 또는 다수의 클럭원을 수신하여 스위칭하는 회로등에서 흔히 발생되는데, 이를 방지해주는 기술이 클럭을 사용하는 전자디바이스 분야에서 절실히 요구되고 있는 실정이다.

제1도는 종래의 클럭 스위칭 회로의 예이다. 플립플롭 41은 로우 액티브(Low Active)의 리셋(Reset)단인를 갖는 T-형 플립플롭이고, 멀티플렉서 42는 선택단 S가 로우이면가 Y로, 하이이면 D1이 Y로 출력되는 기능을 가진다. 또한, 플립플롭 43은 D-형 플립플롭이다.

제2도는 제1도의 동작관계를 보여주는 파형도이다. 제2도에서 보듯이 리셋신호 RSTB가 로우에서 하이로 바뀌면 플립플롭 41은 리셋이 해제되면서 동작을 시작한다. 제2도에서와 같이 입력 CLKIN이 입력되면 출력단 Q에는 A의 파형과 같이 나타난다. 플립플롭 43은 클럭을 스위칭하기 위한 선택 SEL 신호를 CLKIN에 동기시켜 출력하는 역할을 하며 그 출력을 멀티플렉서 42의 S단으로 보내게 된다. 제2도에서 파형 SEL이 로우에서 하이로 바뀌어 클럭을 스위칭하고자 하면, 구간 T2의 CLKIN 클럭에지에서 동기가 되어 파형 B와 같은 신호가 출력된다.

파형 B의 출력이 하이로서 나타나는 시점은 구간 T2의 후단이다. 이는 플립플롭 43이 구간 T2앞에서 CLKIN을 받아 출력을 할 경우에 내부 지연요소에 의한 지연을 갖기 때문이다. 따라서, 구간 T2의 작은 시간차이에 의해 원하는 것은 T2의 전단의 시점에서 42가 입력 D1을 출력 Y로 출력하기를 원하지만 이 딜레이에 의해 T2의 후단의 시점에서 D1을 출력하게 된다. 이때 T2구간사이에서는 DΦ가 출력되어 노드 A의 로우가 아닌 CLKIN의 하이가 순간적인 글리치로서 발생된다.

이러한 글리치는 클럭을 이용하는 회로에서는 오동작을 유발하게 되므로 로직 디자인에 있어서는 반드시 피해야만 하는 사항이다.

따라서, 본 발명은 이러한 글리치를 방지할 수 있는 클럭 스위칭 회로를 제공하는 것을 목적으로 하는 것이다.

상기의 목적을 달성하기 위한 본 발명의 스위칭 회로는 인가되는 클럭과 상기 클럭을 분주한 분주클럭을 선택적으로 출력하는 멀티플렉서를 구비한 클럭 스위칭 회로에 있어서 : 상기 멀티플렉서의 출력단에 연결되어, 상기 선택적으로 출력되는 상기 클럭 또는 상기 분주클럭의 펄스폭이 미리 설정된 폭이하일 경우에 이를 제거한 후 출력클럭으로써 출력하는 필터링 수단을 가짐을 특징으로 하는 회로를 가진다.

이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.

제3도는 본 발명의 클럭 스위칭 회로로서, 멀티플렉서 6, T형 플립플롭 2, 및 D형 플립플롭 4, 그리고 필터링부 10을 포함한다. 제3도의 필터링부 10은 어떤 기준이하의 펄스 폭 신호를 제거하는 역할을 하는 필터로서, 이 구성은 상기 멀티플렉서 6의 출력단 Y 에 연결된 지연버퍼 11, 낸드게이트 12 및 오아게이트 13과, 상기 낸드 게이트 12 및 오아게이트 13의 타측 입력은 상기 지연버퍼 11의 출력이 수신되며, 상기 오아게이트 13 및 상기 낸드게이트 12의 출력단에 연결되어 래치동작을 하는 래치로서의 낸드게이트 (14, 15)와, 상기 래치 (14, 15)의 출력을 인버팅하는 인버터 16로 이루어져 있다.

상기 필터링부 10의 세부동작에 대한 타이밍도는 제5도에 나타나 있다. 입력으로서 신호 C가 제5도와 같이 TA, TB의 짧은 펄스 폭을 갖고 인가되면 노드 D의 신호는 지연버퍼 11을 통하여 제5도의 파형 D와 같이 나타나게 된다. 상기 신호 C와 신호 D의 파형을 받는 NAND 게이트 12도 오아 게이트 13의 각각의 출력 E 및 F는 제5도의 파형 E, F으로서 나타나고, 이 두 신호는 래치 (14, 15)의 일측입력으로 제공된다. 따라서, 상기 두 파형을 수신하는 상기 래치는 파형 C에 도시된 짧은 펄스폭의 파형은 제거하고 인버터 16을 통해서는 제5도의 CLKOUT 과 같은 파형을 출력한다.

제4도는 제3도의 회로 전체에 관련된 입출력 파형을 예로서 도시한 것이다. 제4도를 참조하면, 파형 CLKIN, RSTB, A, SEL, B, C, 및 CLKOUT은 제3도에서 대응되는 입출력단들에서 나타나는 신호들과 동일하므로 동일한 라벨링으로 나타나 있다. 제4도에서 알 수 있는 바로서, 파형 C내에서 가장 폭이 작은 하이펄스가 본 발명의 목적에 따라 제거된 것이 출력파형 CLKOUT으로서 보여진다. 물론, 제거하고자 하는 펄스의 폭은 제3도내의 지연버퍼 11의 지연 값에 따라 결정된다. 이미 설명한 바로서, 제5도의 파형 C에서 TA와 TB의 펄스를 제거하는 경우에는 TA와 TB의 폭보다 큰 지연 값을 가지는 지연버퍼 11을 사용하는 것이다. 즉, 제5도의 파형 D와 같은 신호(TA와 TB의 폭보다 크게 지연된 파형)를 지연버퍼 11의 출력에서 얻었으므로 글리치가 제거된 출력파형 CLKOUT이 얻어지는 것이다.

상기한 바와 같이 본 발명에 따르면, 클럭 주파수의 변경이 발생될 수 있는 글리치 현상을 방지할 수 있는 효과가 있다.

Claims (4)

1. 인가되는 클럭과 상기 클럭을 분주한 분주클럭을 선택적으로 출력하는 멀티플렉서를 구비한 클럭 스위칭 회로에 있어서: 상기 멀티플렉서의 출력단에 연결되어, 상기 선택적으로 출력되는 상기 클럭 또는 상기 분주클럭의 펄스폭이 미리 설정된 폭이하일 경우에 이를 제거한 후 출력클럭으로써 출력하는 필터링 수단을 가짐을 특징으로 하는 회로.
2. 제1항에 있어서, 상기 클럭 스위칭회로는 상기 분주클럭을 생성하는 T형 플립플롭을 가짐을 특징으로 하는 회로.
3. 제1항에 있어서, 상기 클럭 스위칭회로는 상기 클럭과 상기 분주클럭을 선택적으로 출력하기 위해 선택단으로 D형플립플롭으로부터 제공되는 선택신호를 수신하는 것을 특징으로 하는 회로.
4. 제1항에 있어서, 상기 필터링 수단은, 상기 멀티플렉서의 출력단에 연결된 지연버퍼, 낸드게이트및 오아게이트와, 상기 낸드 게이트 및 오아게이트의 타측 입력은 상기 지연버퍼의 출력이 수신되며, 상기 오아게이트 및 상기 낸드게이트의 출력단에 연결되어 래치동작을 하는 래치와, 상기 래치의 출력을 인버팅하는 인버터로 구성됨을 특징으로 하는 회로.