JPH0494211A - チャタリング除去回路 - Google Patents
チャタリング除去回路Info
- Publication number
- JPH0494211A JPH0494211A JP2212045A JP21204590A JPH0494211A JP H0494211 A JPH0494211 A JP H0494211A JP 2212045 A JP2212045 A JP 2212045A JP 21204590 A JP21204590 A JP 21204590A JP H0494211 A JPH0494211 A JP H0494211A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- flip
- gate
- flop
- high level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 244000145845 chattering Species 0.000 title claims abstract description 24
- 230000008030 elimination Effects 0.000 title 1
- 238000003379 elimination reaction Methods 0.000 title 1
- 230000010354 integration Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 4
- 238000005070 sampling Methods 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、デジタル信号からチャタリングを除去するチ
ャタリング除去回路に関する。
ャタリング除去回路に関する。
従来、チャタリング除去回路としては第４図に示すもの
がある。このチャタリング除去回路は、抵抗Ｒとコンデ
ンサＣからなる積分器１１と、シュミット・トリガ・イ
ンバータ１２と、インバータ１３で構成している。 そして、入力信号のチャタリングによる変動を積分器１
１で除去する。次に、上記ツユミツト・トリガ・インバ
ータ１２が上記チャタリングを除去した入力信号をデジ
タル信号に波形整形する。 次に、上記インバータＩ３が、上記シュミット・トリガ
・インバータ１２で波形整形した入力信号の反転した論
理を元に戻した出力信号を出力する。
がある。このチャタリング除去回路は、抵抗Ｒとコンデ
ンサＣからなる積分器１１と、シュミット・トリガ・イ
ンバータ１２と、インバータ１３で構成している。 そして、入力信号のチャタリングによる変動を積分器１
１で除去する。次に、上記ツユミツト・トリガ・インバ
ータ１２が上記チャタリングを除去した入力信号をデジ
タル信号に波形整形する。 次に、上記インバータＩ３が、上記シュミット・トリガ
・インバータ１２で波形整形した入力信号の反転した論
理を元に戻した出力信号を出力する。
しかしながら、上記従来のチャタリング除去回路は、Ｉ
Ｃ化に際しトランジスタに較べて大きな面積を必要とす
る抵抗ＲとコンデンサＣからなる積分器１１を用いてい
るので、ＩＣ化が難しいという問題がある。 そこで、本発明の目的は、ＩＣ化が容易なチャタリング
除去回路を提供することにある。
Ｃ化に際しトランジスタに較べて大きな面積を必要とす
る抵抗ＲとコンデンサＣからなる積分器１１を用いてい
るので、ＩＣ化が難しいという問題がある。 そこで、本発明の目的は、ＩＣ化が容易なチャタリング
除去回路を提供することにある。
上記目的を達成するため、本発明のチャタリング除去回
路は、クロック入力端子から駆動クロック信号が入力さ
れ、上記駆動クロック信号のクロック周期で、信号入力
端子から入力された入力信号をサンプリングし、上記入
力信号を複数のパラレル信号に変換するシフトレジスタ
と、上記シフトレジスタから上記複数のパラレル信号を
受けて上記複数のパラレル信号がすへて高レベルである
場合に高レベル信号を出力するアントゲートと、上記シ
フトレジスタから上記複数のパラレル信号を受けて上記
複数のパラレル信号がすべて低レベルである場合に高レ
ベル信号を出力するノアゲートと、上記アンドゲートの
出力信号をＪ入力端子に受ける一方、上記ノアゲートの
出力信号をに入力端子に受けてＱ出力端子から出力信号
を出力するＪＫフリップフロップを備えたことを特徴と
している。
路は、クロック入力端子から駆動クロック信号が入力さ
れ、上記駆動クロック信号のクロック周期で、信号入力
端子から入力された入力信号をサンプリングし、上記入
力信号を複数のパラレル信号に変換するシフトレジスタ
と、上記シフトレジスタから上記複数のパラレル信号を
受けて上記複数のパラレル信号がすへて高レベルである
場合に高レベル信号を出力するアントゲートと、上記シ
フトレジスタから上記複数のパラレル信号を受けて上記
複数のパラレル信号がすべて低レベルである場合に高レ
ベル信号を出力するノアゲートと、上記アンドゲートの
出力信号をＪ入力端子に受ける一方、上記ノアゲートの
出力信号をに入力端子に受けてＱ出力端子から出力信号
を出力するＪＫフリップフロップを備えたことを特徴と
している。
ソフトレジスタの信号入力端子から入力された入力信号
は、シフトレジスタのクロック入力端子から入力された
駆動クロック信号のクロック周期でサンプリングされ、
それぞれ、上記クロック周期だけ位相がずれた複数のパ
ラレル信号に変換される。上記複数のパラレル信号はア
ンドゲートおよびノアゲートに入力される。上記パラレ
ル信号がすべて高レベルになった場合にのみ、上記アン
ドゲートがＪＫフリップのＪ入力端子に高レベル信号を
出力する。このとき上記ＪＫフリップフロップのＱ出力
が低レベルであれば、上記Ｑ出力は高レベルに切り換わ
り、上記ＪＫフリップフロップのＱ出力端子の出力信号
は高レベル信号になる。 一方、上記パラレル信号がすべて低レベルになった場合
にのみ、上記ノアゲートが上記ＪＫフリップフロップの
に入力端子に高レベル信号を出力する。このとき、上記
ＪＫフリップフロップのＱ出力が高レベルであれば、上
記Ｑ出力は低レベルに切り換わり、上記ＪＫフリップフ
ロップのＱ出力端子の出力信号は低レベル信号になる。 このように、入力信号からのサンプリングがクロック周
期ずつずれた複数のパラレル信号がすべて高レベル信号
あるいは低レベル信号になって初めて出力信号の切り換
えを可能としているので、入力信号のチャタリングが除
去される。
は、シフトレジスタのクロック入力端子から入力された
駆動クロック信号のクロック周期でサンプリングされ、
それぞれ、上記クロック周期だけ位相がずれた複数のパ
ラレル信号に変換される。上記複数のパラレル信号はア
ンドゲートおよびノアゲートに入力される。上記パラレ
ル信号がすべて高レベルになった場合にのみ、上記アン
ドゲートがＪＫフリップのＪ入力端子に高レベル信号を
出力する。このとき上記ＪＫフリップフロップのＱ出力
が低レベルであれば、上記Ｑ出力は高レベルに切り換わ
り、上記ＪＫフリップフロップのＱ出力端子の出力信号
は高レベル信号になる。 一方、上記パラレル信号がすべて低レベルになった場合
にのみ、上記ノアゲートが上記ＪＫフリップフロップの
に入力端子に高レベル信号を出力する。このとき、上記
ＪＫフリップフロップのＱ出力が高レベルであれば、上
記Ｑ出力は低レベルに切り換わり、上記ＪＫフリップフ
ロップのＱ出力端子の出力信号は低レベル信号になる。 このように、入力信号からのサンプリングがクロック周
期ずつずれた複数のパラレル信号がすべて高レベル信号
あるいは低レベル信号になって初めて出力信号の切り換
えを可能としているので、入力信号のチャタリングが除
去される。
以下、本発明を図示の実施例により詳細に説明する。
第１図は本実施例のチャタリング除去回路の回路図であ
る。第２図は上記チャタリング除去回路のタイミング図
である。このチャタリング除去回路は、第１図に示すよ
うに、３ビツトシフトレジスタ１と、アンドゲート２と
、ノアゲート３と、ＪＫフリップフロップ４と、インバ
ータ５を備えている。上記３ビツトシフトレジスタｌは
、３つのＤフリップフロップ６．７．８を直列接続して
なる。上記Ｄフリップフロップ６の入力端子！Ｄには信
号入力端子を接続している。また、上記３つのＤフリッ
プフロップ６．７．８のクロック入力にはクロック入力
端子を接続している。上記Ｄフリップフロップ６とＤフ
リップフロップ７との接続点と、上記Ｄフリップフロッ
プ７と上記Ｄフリップフロップ８との接続点と、上記Ｄ
フリップフロップ８の出力端子３Ｑは上記アンドゲート
２および上記ノアゲート３の入力側と接続している。上
記アンドゲート２の出力側は上記ＪＫフリップフロップ
４のＪ入力端子に接続している。上記ノアゲート３の出
力側は上記ＪＫフリップフロップ４のに入力端子に接続
している。上記ＪＫフリップフロップ４のクロック入力
には、インバータ５を介してクロック入力端子を接続し
ている。上記ＪＫフリップフロップ４のＱ出力端子は出
力端子に接続している。上述のように、上記チャタリン
グ除去回路は、ＩＣ化に際し、トランジスタに較べて大
きな面積を必要とする抵抗やコンデンサを用いないで構
成しているので、容易にＩＣ化できる。 上記構成において、上記３ビツトシフトレジスタｌは信
号入力端子から入力信号Ｓ２を受けると共にクロック入
力端子から駆動クロック信号Ｓｌを受ける。そして、上
記３ビツトシフトレジスタｌのＤフリップフロップ６．
７．８はその出力端子ＩＱ ２Ｑ、３Ｑから上記入力
信号をそれぞれ上記駆動クロック信号Ｓ１の駆動周期ず
つ位相をずらした第２図に示すようなパラレル出力信号
Ｓ３゜Ｓ４．Ｓ５を発生する。そして、上記アンドゲー
ト２および上記ノアゲート３はその入力側に上記パラレ
ル出力信号Ｓ３．Ｓ４．Ｓ５を受ける。上記アンドゲー
ト２は、上記パラレル出力信号Ｓ３゜Ｓ４．Ｓ５がすべ
て高レベル信号になった場合にのみ高レベル信号を上記
ＪＫフリヴブフロップ４のＪ入力端子に出力する。この
場合、上記ＪＫフリップフロップ４は、上記駆動クロッ
ク信号Ｓｌの立ち下がり時に、上記Ｊ入力端子に受けた
上記高レベル信号を検出する。そして、このとき上記Ｊ
Ｋフリップフロップ４のＱ出力が低レベルであれば、上
記Ｑ出力は高レベルに切り換わって、上記ＪＫフリップ
フロップ４のＱ出力端子の出力信号Ｓ８は高レベルにな
る。一方、上記ノアゲート３は、上記パラレル出力信号
Ｓ３．Ｓ４．Ｓ５がすべて低レベル信号になった場合に
のみ、高レベル信号を上記ＪＫフリップフロップ４のに
入力信号に出力する。この場合、上記ＪＫフリップフロ
ップ４は、上記駆動クロックＳｌの立ち下り時に、上記
に入力端子に受けた上記高レベル信号を検出する。そし
て、このとき上記ＪＫフリップフロップ４のＱ出力が高
レベルであれば、上記Ｑ出力は低レベルに切り換わ、っ
て、上記ＪＫフリップフロップ４のＱ出力端子の出力信
号Ｓ８は低レベルになる。言い換えると、上記３ピツト
ソフトレジスタ１がサンプリングしｒこ入力信号Ｓ２が
３ビツト連続して高レベルとなった時または３ビツト連
続して低レベルとなった時以外には、上記出力信号Ｓ８
は切り換わらない。したがって、上記入力信号Ｓ２が含
むチャタリングによる変動を除去できる。 尚、本実施例では、シフトレジスタとして３ビツトシフ
トレンスタを用いたが、シフトレジスタの段数は３ビツ
トに限るものではない。第３図に示すように、シフトレ
ジスタとして３ビツト以上の多段のシフトレジスタを使
用した場合には、入力信号がより安定した時点で出力信
号を切り換えてチャタリングを除去することができる。
る。第２図は上記チャタリング除去回路のタイミング図
である。このチャタリング除去回路は、第１図に示すよ
うに、３ビツトシフトレジスタ１と、アンドゲート２と
、ノアゲート３と、ＪＫフリップフロップ４と、インバ
ータ５を備えている。上記３ビツトシフトレジスタｌは
、３つのＤフリップフロップ６．７．８を直列接続して
なる。上記Ｄフリップフロップ６の入力端子！Ｄには信
号入力端子を接続している。また、上記３つのＤフリッ
プフロップ６．７．８のクロック入力にはクロック入力
端子を接続している。上記Ｄフリップフロップ６とＤフ
リップフロップ７との接続点と、上記Ｄフリップフロッ
プ７と上記Ｄフリップフロップ８との接続点と、上記Ｄ
フリップフロップ８の出力端子３Ｑは上記アンドゲート
２および上記ノアゲート３の入力側と接続している。上
記アンドゲート２の出力側は上記ＪＫフリップフロップ
４のＪ入力端子に接続している。上記ノアゲート３の出
力側は上記ＪＫフリップフロップ４のに入力端子に接続
している。上記ＪＫフリップフロップ４のクロック入力
には、インバータ５を介してクロック入力端子を接続し
ている。上記ＪＫフリップフロップ４のＱ出力端子は出
力端子に接続している。上述のように、上記チャタリン
グ除去回路は、ＩＣ化に際し、トランジスタに較べて大
きな面積を必要とする抵抗やコンデンサを用いないで構
成しているので、容易にＩＣ化できる。 上記構成において、上記３ビツトシフトレジスタｌは信
号入力端子から入力信号Ｓ２を受けると共にクロック入
力端子から駆動クロック信号Ｓｌを受ける。そして、上
記３ビツトシフトレジスタｌのＤフリップフロップ６．
７．８はその出力端子ＩＱ ２Ｑ、３Ｑから上記入力
信号をそれぞれ上記駆動クロック信号Ｓ１の駆動周期ず
つ位相をずらした第２図に示すようなパラレル出力信号
Ｓ３゜Ｓ４．Ｓ５を発生する。そして、上記アンドゲー
ト２および上記ノアゲート３はその入力側に上記パラレ
ル出力信号Ｓ３．Ｓ４．Ｓ５を受ける。上記アンドゲー
ト２は、上記パラレル出力信号Ｓ３゜Ｓ４．Ｓ５がすべ
て高レベル信号になった場合にのみ高レベル信号を上記
ＪＫフリヴブフロップ４のＪ入力端子に出力する。この
場合、上記ＪＫフリップフロップ４は、上記駆動クロッ
ク信号Ｓｌの立ち下がり時に、上記Ｊ入力端子に受けた
上記高レベル信号を検出する。そして、このとき上記Ｊ
Ｋフリップフロップ４のＱ出力が低レベルであれば、上
記Ｑ出力は高レベルに切り換わって、上記ＪＫフリップ
フロップ４のＱ出力端子の出力信号Ｓ８は高レベルにな
る。一方、上記ノアゲート３は、上記パラレル出力信号
Ｓ３．Ｓ４．Ｓ５がすべて低レベル信号になった場合に
のみ、高レベル信号を上記ＪＫフリップフロップ４のに
入力信号に出力する。この場合、上記ＪＫフリップフロ
ップ４は、上記駆動クロックＳｌの立ち下り時に、上記
に入力端子に受けた上記高レベル信号を検出する。そし
て、このとき上記ＪＫフリップフロップ４のＱ出力が高
レベルであれば、上記Ｑ出力は低レベルに切り換わ、っ
て、上記ＪＫフリップフロップ４のＱ出力端子の出力信
号Ｓ８は低レベルになる。言い換えると、上記３ピツト
ソフトレジスタ１がサンプリングしｒこ入力信号Ｓ２が
３ビツト連続して高レベルとなった時または３ビツト連
続して低レベルとなった時以外には、上記出力信号Ｓ８
は切り換わらない。したがって、上記入力信号Ｓ２が含
むチャタリングによる変動を除去できる。 尚、本実施例では、シフトレジスタとして３ビツトシフ
トレンスタを用いたが、シフトレジスタの段数は３ビツ
トに限るものではない。第３図に示すように、シフトレ
ジスタとして３ビツト以上の多段のシフトレジスタを使
用した場合には、入力信号がより安定した時点で出力信
号を切り換えてチャタリングを除去することができる。
以上の説明より明らかなように、本発明のチャタリング
除去回路はシフトレジスタが、駆動クロックのクロック
周期でサンプリングした入力信号を複数のパラレル信号
に変換し、アンドゲートとノアゲートとＪＫフリップフ
ロップを用いて、上記複数のパラレル信号がすべて高レ
ベルあるいはすべて低レベルである場合以外は、出力信
号を切り換えないようにしているので、入力信号のチャ
タリングを完全に除去できる。 また、本発明のチャタリング除去回路は、１ｃ化に際し
トランジスタに較べて大きな面積を必要とする抵抗やコ
ンデンサを用いずに、シフトレジスタと、アントゲート
、ノアゲートとＪＫフリップフロップで構成しているの
で、容易にＩＣ化できる。
除去回路はシフトレジスタが、駆動クロックのクロック
周期でサンプリングした入力信号を複数のパラレル信号
に変換し、アンドゲートとノアゲートとＪＫフリップフ
ロップを用いて、上記複数のパラレル信号がすべて高レ
ベルあるいはすべて低レベルである場合以外は、出力信
号を切り換えないようにしているので、入力信号のチャ
タリングを完全に除去できる。 また、本発明のチャタリング除去回路は、１ｃ化に際し
トランジスタに較べて大きな面積を必要とする抵抗やコ
ンデンサを用いずに、シフトレジスタと、アントゲート
、ノアゲートとＪＫフリップフロップで構成しているの
で、容易にＩＣ化できる。
第１図は本発明のチャタリング除去回路の一実施例の回
路図、第２図は上記実施例の動作タイミングを示すタイ
ミング図、第３図は本発明の他の実施例の回路図、第４
図は従来のチャタリング除去回路の回路図である。 １・・・３ピツトソフトレジスタ、 ２・・アンドゲート、 ３・・・ノアゲート、４・・
ＪＫフリップフロップ、 ５・・インバータ、 １１・・・積分器、１２・ ン
ュミット・トリガ・インバータ。
路図、第２図は上記実施例の動作タイミングを示すタイ
ミング図、第３図は本発明の他の実施例の回路図、第４
図は従来のチャタリング除去回路の回路図である。 １・・・３ピツトソフトレジスタ、 ２・・アンドゲート、 ３・・・ノアゲート、４・・
ＪＫフリップフロップ、 ５・・インバータ、 １１・・・積分器、１２・ ン
ュミット・トリガ・インバータ。
Claims (1)
- （１）クロック入力端子から駆動クロック信号が入力さ
れ、上記駆動クロック信号のクロック周期で、信号入力
端子から入力された入力信号をサンプリングし、上記入
力信号を複数のパラレル信号に変換するシフトレジスタ
と、 上記シフトレジスタから上記複数のパラレル信号を受け
て上記複数のパラレル信号がすべて高レベルである場合
に高レベル信号を出力するアンドゲートと、 上記シフトレジスタから上記複数のパラレル信号を受け
て上記複数のパラレル信号がすべて低レベルである場合
に高レベル信号を出力するノアゲートと、 上記アンドゲートの出力信号をＪ入力端子に受ける一方
、上記ノアゲートの出力信号をＫ入力端子に受けてＱ出
力端子から出力信号を出力するＪＫフリップフロップを
備えたことを特徴とするチャタリング除去回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2212045A JPH0494211A (ja) | 1990-08-09 | 1990-08-09 | チャタリング除去回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2212045A JPH0494211A (ja) | 1990-08-09 | 1990-08-09 | チャタリング除去回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0494211A true JPH0494211A (ja) | 1992-03-26 |
Family
ID=16615961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2212045A Pending JPH0494211A (ja) | 1990-08-09 | 1990-08-09 | チャタリング除去回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0494211A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008016931A (ja) * | 2006-07-03 | 2008-01-24 | Fujitsu Ltd | 半導体装置、電子機器及び同期制御方法 |
| JP2010157975A (ja) * | 2009-01-05 | 2010-07-15 | Brother Ind Ltd | チャタリング除去装置 |
-
1990
- 1990-08-09 JP JP2212045A patent/JPH0494211A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008016931A (ja) * | 2006-07-03 | 2008-01-24 | Fujitsu Ltd | 半導体装置、電子機器及び同期制御方法 |
| JP2010157975A (ja) * | 2009-01-05 | 2010-07-15 | Brother Ind Ltd | チャタリング除去装置 |
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