JPH0442499A - 半導体メモリセル - Google Patents

半導体メモリセル

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JPH0442499A
JPH0442499A JP2148543A JP14854390A JPH0442499A JP H0442499 A JPH0442499 A JP H0442499A JP 2148543 A JP2148543 A JP 2148543A JP 14854390 A JP14854390 A JP 14854390A JP H0442499 A JPH0442499 A JP H0442499A
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伸介 高瀬
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Toshiba Electronic Device Solutions Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、ベースセルとなるＲＡＭのメモリセルから
容易にＲＯＭのメモリセルを形成することを可能にした
半導体メモリセルに関する。
（従来の技術） 各種のカスタムＬＳＩの開発手法として、短い開発工期
、妥当な性能という点で広汎に用いられているものにゲ
ートアレ一方式がある。このゲートアレ一方式は、基本
セルを規則的かつ固定して配置したチップを、多くの品
種のランダムロジックＬＳＩに共通に使用して、開発期
間の短縮を図る方法である。
このようなゲートアレ一方式において、記憶回路を構成
する方法としては、２つの方法が一般的に用いられてい
る。
第１の方法は、汎用的な基本セルを配線に関するマスク
パターンを用いて結線し、メモリセルを形成する方法で
ある。
この第１の方法にあっては、汎用的な基本セルを用いて
いるため、セルの構成が異なるＲＡＭ（ランダム・アク
セス・メモリ）とＲＯＭ　（リード・オンリー・メモリ
）のそれぞれのメモリセルを形成することが可能となる
。その反面、汎用的な基本セルを用いていることが不利
に作用し、セル構成や配線が冗長となり、メモリセルの
占有面積の増大を招いていた。
一方、第２の方法としては、記憶回路専用のメモリセル
を基本セルとして予め用意しておき、この記憶回路専用
のメモリセルを用いてメモリセルを形成する方法である
。
この第２の方法は、専用の基本セルを用いてメモリセル
を構成するため、メモリセルの占有面積が増大するとい
った不具合は解消される。しがしながら、ＲＡＭとＲＯ
Ｍのメモリセルは機能が異なるため、ＲＡＭ用とＲＯＭ
用のそれぞれ専用の基本セルを用意しなければならない
。さらに、ＲＡＭとＲＯＭのそれぞれのメモリ容量に応
じて、それぞれのメモリセルの形成比率を変える必要が
ある。
このため、このような要求を満足させるためには、基本
チップとなる母体の種類が多くなってしまう。したがっ
て、記憶回路を含むカスタムＬＳＩの開発にあたっては
、仕様に応じた母体をそれぞれ新たに形成するか、ある
いは予め多種の母体を用意しなければならない。
（発明が解決しようとする課題） 以上説明したように、基本チップを共通に使用して、記
憶回路を含む様々な仕様のカスタムＬＳＩにおける従来
の開発手法にあっては、メモリセルの回路構成や配線が
冗長となり、高集積化を困難にしていた。
また、メモリの種類やそれぞれの種類の形成比率に応じ
た多種の母体が必要となり、コストの上昇を招いていた
。一方、母体の種類を少なくしようとすると、母体の完
成度が低くなり、母体から完成品までの製造期間が長く
なり、開発期間を短縮することが困難となっていた。
そこで、この発明は、上記に鑑みてなされたものであり
、その目的とするところは、コストの上昇を招くことな
く、共通の母体セルから機能が異なるメモリセルを容易
に形成することによって、メモリを含んで共通の母体か
ら形成される半導体装置の高集積化、開発期間の短縮化
を図ることを目的とする。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、請求項１記−の発明は、一
端が高位電源に接続可能で他端が第１の接続点に接続可
能な第１の抵抗と、一端が高位電源に接続可能で他端が
第２の接続点に接続可能な第２の抵抗と、前記第１の接
続点と低位電源との間に接続された第１の電界効果トラ
ンジスタ（ＦＥＴ）と、前記第２の接続点と低位電源と
の間に接続された第２のＦＥＴと、前記第１の接続点と
一方のビット線との間に接続されて、ワード線の電位に
より導通制御される第３のＦＥＴと、前記第２の接続点
と他方のビット線との間に接続されて、ワード線の電位
により導通制御される第４のＦＥＴとを備え、前記第１
の抵抗あるいは第２の抵抗はその一端が高位電源に接続
され、他端が対応する第１あるいは第２の接続点に接続
され、前記第１のＦＥＴはそのゲート端子が第２の接続
点に接続され、前記第２のＦＥＴはそのゲート端子が第
１の接続点に接続されて、１ビットの固定情報を記憶し
てなる。
請求項２記載の発明は、一端が高位電源に接続可能で他
端が第１の接続点に接続可能な第１の抵抗と、一端が高
位電源に接続可能で他端が第２の接続点に接続可能な第
２の抵抗と、前記第１の接続点と低位電源との間に接続
された第１の電界効果トランジスタ（ＦＥＴ）と、前記
第２の接続点と低位電源との間に接続された第２のＦＥ
Ｔと、前記第１の接続点と一方のビット線との間に接続
されて、ワード線の電位により導通制御される第３のＦ
ＥＴと、前記第２の接続点と他方のビット線との間に接
続されて、ワード線の電位により導通制御される第４の
ＦＥＴとを備え、前記第１の抵抗はその一端が高位電源
に接続され、他端が第１の接続点に接続され、前記第２
の抵抗はその一端が高位電源に接続され、他端が第２の
接続点に接続され、前記第１のＦＥＴ及び第２のＦＥＴ
はそれぞれのゲート端子が高位電源あるいは低位電源の
いずれか一方の電源に接続されて、それぞれ独立した２
ビットの固定情報を記憶してなる。
請求項５記載の発明は、一端が高位電源に接続可能で他
端が第１の接続点に接続可能な第１の抵抗と、一端が高
位電源に接続可能で他端が第２の接続点に接続可能な！
Ｉ２の抵抗と、前記第１の接続点と低位電源との間に接
続された第１の電界効果トランジスタ（ＦＥＴ）と、前
記第２の接続点と低位電源との間に接続された第２のＦ
ＥＴと、前記第１の接続点と一方のビット線との間に接
続されて、ワード線の電位により導通制御される第３の
ＦＥＴと、前記第２の接続点と他方のビット線との間に
接続されて、ワード線の電位により導過制御される第４
のＦＥＴとを備え、前記第１の抵抗はその一端が高位電
源に接続され、他端が第１の接続点に接続され、前記第
２の抵抗はその一端が高位電源に接続され、他端が第２
の接続点に接続され、前記第１のＦＥＴはそのゲート端
子が第２の接続点に接続され、前記第２のＦＥＴは、そ
のゲート端子が第１の接続点に接続されて、前記第１の
抵抗及び第２の抵抗はそれぞれの抵抗値が異なり、１ビ
ットの任意情報を５己憶してなる。
（作用） 上記請求項１及び請求項２紀載の発明は、ＲＡＭにおけ
る抵抗負荷型のメモリセルを母体セルとして、固定情報
を記憶するＲＯＭのメモリセルを形成するようにしてい
る。
一方、請求項５記載の発明は、ＲＡＭにおける抵抗負荷
型のメモリセルを母体セルとして、形成時に初期値を設
定可能な任意情報を記憶するＲＡＭのメモリセルを形成
するようにしている。
（実施例） 以下、図面を用いてこの発明の詳細な説明する。
第１図は発明の一実施例に係わるメモリセルの構成を示
す回路図である。同図に示す実施例のメモリセルは、ス
タティックＲＡＭのメモリセルとして従来から多用され
ている抵抗負荷型のメモリセルの構成をベース（下地）
にして、ＲＡＭにおける１ビットのメモリセルをマスタ
ースライス方式によって形成するようにしたものである
。
第１図において、ベースとなるＲＡＭのメモリセルは、
高抵抗Ｒ１とエンハンスメント型でＮチャネルのＦＥＴ
（電界効果トランジスタ）ＴＩとが高位側の電源ＶＯＯ
と低位側の電源ＶＳＳとの間に匣列接続され、高抵抗Ｒ
２とエンハンスメント型でＮチャネルのＦＥＴＴ２とが
電源ｖＤＤと電源Ｖ、Ｓとの間に直列接続され、接続点
Ｍ、はＦＥＴＴ２のゲート端子に接続されているととも
に、ＦＥＴＴ、と同種であってワード線ＷＬにゲート端
子が接続されたＦＥＴＴ３を介してビット線ＢＬに接続
され、接続点Ｍ２はＦＥＴＴ、のゲート端子に接続され
ているとともに、ＦＥＴＴ、　と同種であってワード線
ＷＬにゲート端子が接続されたＦＥＴＴ４を介してビッ
ト線ＢＬに接続されて構成されている。
このようなベースセルにおいて、この実施例にあっては
、高抵抗Ｒ２と高位側の電源ＶＤｏあるいは低位側の電
源Ｖ５５を非接続状態にして、高抵抗Ｒ２をベースセル
において機能させないようにしている。
このような構成において、電源が投入された時には、ワ
ード線ＷＬがロウレベル状態となり、ＦＥＴＴ３及びＦ
ＥＴＴ４は非導通状態となる。このような状態において
、接続点ＭＩは電源が投入された後型源ｖＤＤレベルへ
上昇してハイレベル状態となる。この時に、接続点Ｍ２
は電源が投入された後は、高位側の電源ＶＤＤとの接続
ラインがないためハイレベル状態とはならない。これに
より、ＦＥＴＴ２は導通状態となり、接続点Ｍ２は電源
ＶＳＳのレベルのロウレベル状態となる。この結果、Ｆ
ＥＴＴｌ　は非導通状態となり、接続点ＭＩは電源ＶＤ
Ｄのレベルのハイレベル状態、接続点Ｍ２は１１　源Ｖ
　ｓ　ｓのレベルのロウレベル状態となり、１ビットの
情報が保持されることになる。
次に、このような情報の保持状態にあって、ワード線Ｗ
Ｌをハイレベル状態としてＦＥＴＴ３及びＦＥＴＴ４を
導通状態にすると、予めプリチャージされていた両ビッ
ト線ＢＬ、ＢＬのうち、ビット線ＢＬはその電荷が、導
通状態のＦＥＴＴ２及びＦＥＴＴ４を介して電源ＶＳＳ
に流れ込み、ビット線ＢＬはロウレベル状態となる。一
方、ビット線ＢＬはＦＥＴＴ、が非導通状態にあるため
、ハイレベル状態が維持されることになる。このビット
線ＢＬ、ＢＬの電位変化をビット線ＢＬ。
ＢＬに接続されたセンスアンプ等で検出することによっ
て、メモリセルに保持された情報が読出される。
保持された情報が読出された後、ワード線ＷＬをロウレ
ベル状態にすることによりＦＥＴＴ３及びＦＥＴＴ４を
非導通状態にすると、読出し動作が行なわれる前の両接
続点Ｍ、、Ｍ２の状態は変わらず、それまで保持されて
いた情報は保持され続けることになる。
このような状態において、電源をしゃ断した場合には、
両接続点Ｍｌ　、Ｍ２はともにロウレベル状態となる。
しかしながら、このような状態にあって、電源を投入す
ると、前述したようにして、接続点Ｍ、はハイレベル状
態、接続点Ｍ２はロウレベル状態となり、電源をしゃ断
する前の状態に回復することになる。すなわち、記憶情
報は電源が切れると揮発してしまうが、電源の投入とと
もに自己再現することになり、あたかも情報を不揮発に
記憶していると同等に機能することになる。
これにより、上′述した構成のメモリセルにあっては、
ＲＯＭとして機能することになり、ＲＡＭのメモリセル
として従来から用いられている抵抗負荷型のメモリセル
から容品に形成することが可能となる。
なお、ベースのメモリセルにおいて、第１図に示した構
成とは逆に、高抵抗Ｒ，と電源ｖＤＤあるいは接続点Ｍ
１とを非接続状態とし、高抵抗Ｒ２を電源ＶＤ［ｌとＦ
ＥＴＴ２のドレイン端子との間に接続するようにした場
合には、保持情報及び作用動作は前述した構成と逆にな
るが、ＲＯＭのメモリセルとして機能することは勿論で
ある。
第２図は発明の実施例に係わるメモリセルの構成を示す
回路図である。
第２図に示す実施例の特徴とするところは、第１図に示
した構成におけるＦＥＴＴ２をデプレッション型のＦＥ
ＴＴ５で構成したことにあり、他の構成は第１図と同様
である。
このような構成にあっては、電源投入時に接続点Ｍ１の
電位がロウレベル状態にあっても、ＦＥＴＴ５は導通状
態となるため、電源投入と同時に接続点Ｍ　２の電位は
電源ＶＳＳのレベルのロウレベル状態になるとともに、
ＦＥＴＴ、は非導通となる。
これにより、第２図に示す構成にあっては、第１図に示
した構成に比して、両接続点Ｍｌ　、　Ｍ２の電位が早
く確定することになり、電源投入後の動作を迅速に行な
うことができるようになる。
第３図は発明の実施例に係わるメモリセルの構成を示す
回路図である。
第３図に示す実施例の特徴とするところは、第１図及び
第２図に示した構成を得るためのベースセルに対して、
接続点Ｍ２と電源ＶＳＳとの間に接続されるＦＥＴを第
２図に示したと同様にデプレッション型のＦＥＴＴ５で
構成し、ＦＥＴＴ、及びＦＥＴＴ５のゲート端子をとも
に低位側の電源ｖｓｓに接続してなり、接続点Ｍ、　、
Ｍ２にそれぞれ独立して情報を保持させる、すなわち、
それぞれ独立した２ビットの情報を保持させるようにし
たことにある。
このような構成において、電源が投入されている間は、
ＦＥＴＴ、は常時非導通状態にあるため、接続点Ｍ１の
電位はハイレベル状態が維持され、ＦＥＴＴ５は常時導
通状態にあるため、接続点Ｍ２の電位はロウレベル状態
に維持される。これにより、それぞれ独立した２ビット
の情報が保持されることになる。
このような状態にあって、電源をしゃ断°した場合には
、接続点Ｍ１の電位はロウレベル状態となるが、再び電
源を投入すると、接続点Ｍ１の電位は再びハイレベル状
態となり、前述した実施例と同様に、記憶情報は自己再
現して、あたかも不揮発性のメモリセルと同様に機能す
ることになる。
第４図は発明の実施例に係わるメモリセルの構成を示す
回路図である。
第４図に示す実施例の特徴とするところは、第３図に示
した実施例の構成に比して、第３図に示したＦＥＴＴ、
　　ＦＥＴＴ５を、ゲート端子が高位側の電源ＶＯＯあ
るいは低位側の電源ＶＳＳに選択的にかつ独立に接続さ
れているエンハンスメント型のＦ　ＥＴＴａ　、Ｆ　Ｅ
ＴＴ７に代えて構成・したことにある。
このような構成にあっては、ＦＥＴＴ６　、Ｔ７のゲー
ト端子が電源ｖＤＤに接続されると、接続点Ｍｌ　、Ｍ
２の電位はロウレベル状態となり、ゲート端子が電源Ｖ
ＳＳに接続されると、接続点ＭＩＭ２の電位はハイレベ
ル状態となる。したがって、このような構成にあっても
、第３図に示した実施例と同様に、それぞれ独立した２
ビットの情報を保持することが可能となり、同様の効果
を得ることができる。
次に、前述したそれぞれのメモリセルのノ々ターンレイ
アウトの実施例を説明する。
第５図は第１図に示した回路構成のノくターンレイアウ
トを示す図である。
第５図において、ＦＥＴＴ３　、ＦＥＴＴ４は、それぞ
れのゲート電極が共通のワード線ＷＬをなす第１層目の
ポリシリコンにより形成され、それぞれの一方の拡散領
域がアルミニウムからなるビット線ＢＬ、ＢＬにそれぞ
れ対応して接合されて形成されている。
ＦＥＴＴ、　　　ＦＥＴＴ２は、それぞれのゲート電極
が第１層目のポリシリコンにより形成され、それぞれの
ソース領域が電源ＶＳＳをなす拡散層により形成さ、れ
ており、ＦＥＴＴ、のドレイン領域が不純物をドープし
て低抵抗化した第２層ポリシリコンからなる配線領域を
介して接続点Ｍ１に接合サレ、ＦＥＴＴ２のドレイン領
域が拡散層からなる配線領域を介して接続点Ｍ２に接合
されている。
高抵抗Ｒ（Ｒ２は、第２層目のポリシリコンにより形成
され、両抵抗Ｒ，Ｒ２が形成された領域を除く第２層目
のポリシリコンに不純物をドープして、両抵抗Ｒ，、Ｒ
２の一方側に電源ｖＤＤが形成され、他方側にそれぞれ
対応する接続点Ｍ、Ｍ２への配線領域が形成されている
。
第５図に示すようなベースセルを形成するパターンレイ
アウトにおいて、例えば第５図中にＫ。
Ｒ３で示す抵抗Ｒ１の両端側の第２層目のポリシリコン
の箇所、あるいは第５図中にに２　、Ｒ４で示す抵抗Ｒ
２の両端側の第２層目のポリシリコンの箇所のうちいず
れか１箇所を形成しないようにすることで、第１図に示
した回路構成のメモリセルを工程の複雑化及び大幅な追
加を招くことなく、ＲＡＭのメモリセルとなるベースセ
ルから容易かつ、短期間に形成することができるように
なる。
また、第２図に示した回路構成は、第５図中にＩＰで示
す領域に不純物を注入して、ＦＥＴＴ２をデプレッショ
ン型のＦＥＴＴ５に代えるようにすれば容易に実現する
ことができる。この不純物の注入は、ポリシリコンやア
ルミニウム等を形成した後に、マスタースライス方式に
より行なわれる。これにより、第１図に示した回路構成
のメモリセルと同様に、ベースセルから容易かつ短期間
に形成することができる。なお、不純物の注入番よ、Ｆ
ＥＴを形成する際の拡散工程中に行なうよう（こしても
良い。
第６図は第３図に示した回路構成の〕くターンレイアウ
トを示す図である。
第６図に示すパターンレイアウトにおいて番よ、ＦＥＴ
’ＴＩ　　Ｔ５のゲート電極を形成する第１層目のポリ
シリコンと接続点Ｍ、　、Ｍ２とを接合するコンタクト
ホールｃ、　、ｃ４を形成せず、それぞれのゲート電極
と対応する接続点Ｍ、、Ｍ２を切り離し、それぞれのゲ
ート電極を形成する第１層目のポリシリコンの端部を電
源ＶＳＳとなる拡散層側に形成し、第１層目のポリシリ
コンと拡散層とをコンタクトホールＣＩ　　　Ｃ２を介
して接合するようにして、第３図に示した回路構成を得
て（する。このような方法にあっては、それぞれのコン
タクトホールＣＩ　　Ｃ２、Ｃｓ　、Ｃ４の形成の有無
によって８菖に実現することができる。
第７図は第３図に示した回路構成の他のパターンレイア
ウトを示す図である。
第７図に示すパターンレイアウトの特徴とするところは
、第６図に示したパターンレイアウトに比して、コンタ
クトホールｃ、　　　ｃ２に加えてコンタクトホールｃ
５　、Ｃｅを形成しておき、アルミニウムの配線による
マスタースライス方式により、それぞれのゲート電極を
形成する第１層目のポリシリコンと電源Ｖ５．となる拡
散層を接合するようにしたことにある。このような方法
にあっても、容易に実現することが可能となる。
第８図は第４図に示した回路構成を実現するパターンレ
イアウトの実施例を示す図である。
第８図に示すパターンレイアウトにあっては、第６図に
示したパターンレイアウトに比して、ＦＥＴＴ、　　Ｔ
２のゲート電極となる第１層ポリシリコンの端部を電源
ＶＤＤとなる第２層ボリシリコン側へ延長形成し、ゲー
ト電極となる第１層ポリシリコンと電源ｖｓｓとなる拡
散層あるいは電源ＶＤＤとなる第２層ポリシリコンとを
、コンタクトホールｃ、　　Ｃ２、Ｃ７、ｃ、を介して
選択的に接合するようにして、第４図に示した回路構成
を得るようにしている。このような方法にあっては、そ
れぞれのコンタクトホールｃ、　　　Ｃ２、Ｃ７、Ｃ８
の形成の有無によって実現することができる。
第９図は′Ｍ４４図に示した回路構成を実現するパター
ンレイアウトの他の実施例を示す図である。
第９図に示すパターンレイアウトの特徴とするところは
、第８図に示したパターンレイアウトに比して、それぞ
れのＦＥＴＴａ　、”Ｔ７のゲー）ｆｔ極をなす第１層
ポリシリコンと電源ＶＳＳとなる拡散層あるいは電源Ｖ
ＤＤとなる第２層ポリシリコンとを、予め形成されたコ
ンタクトホールＣＩ　　Ｃ２、Ｃ７、ｃｅを介してアル
ミニウムの配線によるマスタースライス方式により選択
的に接合するようにしたことにある。このような方法に
あっても、第８図に示したパターンレイアウトと同様に
容易に実現することができる。
このように、第１図乃至第４図に示した回路構成にあっ
ては、ＲＡＭのメモリセルとなるベースセルの完成度の
高い下地から形成することが可能となるためＲＯＭのメ
モリセルを短期間で製造することができるようになる。
ｊｆｌｌＯ図はベースとなる高抵抗負荷型のメモリセル
の構成を示す回路図であり、同図に示す回路構成におい
て、この実施例の特徴とするところは、ＲＡＭとしての
機能が損われない程度に抵抗Ｒ。
及びＲ２の抵抗値に差を付して、初期状態を予め決定す
るようにしたことにある。
抵抗Ｒ，Ｒ２は、上述したようにポリシリコンによって
形成されているたため、不純物の注入濃度により、それ
らの抵抗値に差を持たせることができる。これにより、
例えば（抵抗Ｒ，の抵抗値）〉（抵抗Ｒ２の抵抗値）に
設定すると、電源投入時には、（接続点Ｍ１の電位）＜
（接続点Ｍ２の電位）となり、時間の経過とともに、Ｆ
ＥＴＴ１は導通状態、ＦＥＴＴ２は非導通状態となり、
接続点Ｍ、はロウレベル状態、接続点Ｍ２はハイレベル
状態となる。したがって、この状態を初期状態とするこ
とが可能となり、電源投入時に記憶情報の不確定を招く
ことなく、直ちにアクセス動作を行なうことができるよ
うになる。
［発明の効果］ 以上説明したように、発明によれば、ＲＡＭにおける抵
抗負荷型のメモリセルを母体セルとして、ＲＯＭのメモ
リセルあるいは形成時に初期値設定可能なＲＡＭのメモ
リセルを形成するようにしたので、機能が異なるメモリ
を含んで共通の母体から形成される半導体装置の高集積
化、開発期間の短縮化を図ることができるようになる。
【図面の簡単な説明】
第１図乃至第４図及び第１０図は発明の実施例に係わる
メモリセルの構成を示す回路図、第５図乃至第９図は第
１図乃至第４図に示したメモリセルのパターンレイアウ
トの実施例を示す図である。 Ｔ、　　Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ、　　Ｔ７、Ｔ８
・・・ＮチャネルＦＥＴ Ｒ，Ｒ２・・・抵抗 Ｍ、、Ｍ２・・・接続点 ｖＤｆｌ・・・高位電源 ＶＳＳ・・・低位電源 ＫＩ　　Ｒ２、Ｒ３、Ｒ４・・・接続制御領域ｃ、　　
Ｃ２・Ｃ３・Ｃ４・Ｃ５・Ｃ８・Ｃ７・Ｃ８・・・コン
タクトホール

Claims (5)

    【特許請求の範囲】
  1. （１）一端が高位電源に接続可能で他端が第１の接続点
    に接続可能な第１の抵抗と、 一端が高位電源に接続可能で他端が第２の接続点に接続
    可能な第２の抵抗と、 前記第１の接続点と低位電源との間に接続された第１の
    電界効果トランジスタ（ＦＥＴ）と、前記第２の接続点
    と低位電源との間に接続された第２のＦＥＴと、 前記第１の接続点と一方のビット線との間に接続されて
    、ワード線の電位により導通制御される第３のＦＥＴと
    、 前記第２の接続点と他方のビット線との間に接続されて
    、ワード線の電位により導通制御される第４のＦＥＴと
    を備え、 前記第１の抵抗あるいは第２の抵抗はその一端が高位電
    源に接続され、他端が対応する第１あるいは第２の接続
    点に接続され、 前記第１のＦＥＴはそのゲート端子が第２の接続点に接
    続され、前記第２のＦＥＴはそのゲート端子が第１の接
    続点に接続されて、 １ビットの固定情報を記憶してなることを特徴とする半
    導体メモリセル。
  2. （２）一端が高位電源に接続可能で他端が第１の接続点
    に接続可能な第１の抵抗と、 一端が高位電源に接続可能で他端が第２の接続点に接続
    可能な第２の抵抗と、 前記第１の接続点と低位電源との間に接続された第１の
    電界効果トランジスタ（ＦＥＴ）と、前記第２の接続点
    と低位電源との間に接続された第２のＦＥＴと、 前記第１の接続点と一方のビット線との間に接続されて
    、ワード線の電位により導通制御される第３のＦＥＴと
    、 前記第２の接続点と他方のビット線との間に接続されて
    、ワード線の電位により導通制御される第４のＦＥＴと
    を備え、 前記第１の抵抗はその一端が高位電源に接続され、他端
    が第１の接続点に接続され、 前記第２の抵抗はその一端が高位電源に接続され、他端
    が第２の接続点に接続され、 前記第１のＦＥＴ及び第２のＦＥＴはそれぞれのゲート
    端子が高位電源あるいは低位電源のいずれか一方の電源
    に接続されて、 それぞれ独立した２ビットの固定情報を記憶してなるこ
    とを特徴とする半導体メモリセル。
  3. （３）前記第１のＦＥＴ及び第２のＦＥＴは、それぞれ
    しきい値が異なることを特徴とする請求項１及び請求項
    ２記載の半導体メモリセル。
  4. （４）前記第１のＦＥＴ及び第２のＦＥＴは、それぞれ
    のゲート端子がコンタクトホールの有無あるいは金属配
    線のマスタースライス方式により接続制御されることを
    特徴とする請求項１及び請求項２及び請求項３記載の半
    導体メモリセル。
  5. （５）一端が高位電源に接続可能で他端が第１の接続点
    に接続可能な第１の抵抗と、 一端が高位電源に接続可能で他端が第２の接続点に接続
    可能な第２の抵抗と、 前記第１の接続点と低位電源との間に接続された第１の
    電界効果トランジスタ（ＦＥＴ）と、前記第２の接続点
    と低位電源との間に接続された第２のＦＥＴと、 前記第１の接続点と一方のビット線との間に接続されて
    、ワード線の電位により導通制御される第３のＦＥＴと
    、 前記第２の接続点と他方のビット線との間に接続されて
    、ワード線の電位により導通制御される第４のＦＥＴと
    を備え、 前記第１の抵抗はその一端が高位電源に接続され、他端
    が第１の接続点に接続され、 前記第２の抵抗はその一端が高位電源に接続され、他端
    が第２の接続点に接続され、 前記第１のＦＥＴはそのゲート端子が第２の接続点に接
    続され、 前記第２のＦＥＴは、そのゲート端子が第１の接続点に
    接続されて、 前記第１の抵抗及び第２の抵抗はそれぞれの抵抗値が異
    なり、１ビットの任意情報を記憶してなることを特徴と
    する半導体メモリセル。
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