JPH06104405A - スタティック型メモリ - Google Patents
スタティック型メモリInfo
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- JPH06104405A JPH06104405A JP4252626A JP25262692A JPH06104405A JP H06104405 A JPH06104405 A JP H06104405A JP 4252626 A JP4252626 A JP 4252626A JP 25262692 A JP25262692 A JP 25262692A JP H06104405 A JPH06104405 A JP H06104405A
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Abstract
(57)【要約】
【目的】この発明の目的は、セル面積の増大を抑えて集
積度を向上でき、１ビット当たりの製造コストを低下す
ることが可能なスタティック型メモリを提供することで
ある。 【構成】ＮＭＯＳトランジスタＱ１、Ｑ２はフリップフ
ロップ回路を構成している。ＮＭＯＳトランジスタＱ２
のゲートが接続されたノードＮ１とビット線ＢＬの相互
間、およびＮＭＯＳトランジスタＱ１のゲートが接続さ
れたノードＮ２とビット線／ＢＬの相互間には、トラン
スファーゲートと負荷抵抗を兼用するＰチャネル薄膜ト
ランジスタＴ１、Ｔ２がそれぞれ接続されている。これ
らＰチャネル薄膜トランジスタＴ１、Ｔ２をＮＭＯＳト
ランジスタＱ１、Ｑ２の上方に重ねて形成することによ
り、回路パターンの面積を減少することができる。
積度を向上でき、１ビット当たりの製造コストを低下す
ることが可能なスタティック型メモリを提供することで
ある。 【構成】ＮＭＯＳトランジスタＱ１、Ｑ２はフリップフ
ロップ回路を構成している。ＮＭＯＳトランジスタＱ２
のゲートが接続されたノードＮ１とビット線ＢＬの相互
間、およびＮＭＯＳトランジスタＱ１のゲートが接続さ
れたノードＮ２とビット線／ＢＬの相互間には、トラン
スファーゲートと負荷抵抗を兼用するＰチャネル薄膜ト
ランジスタＴ１、Ｔ２がそれぞれ接続されている。これ
らＰチャネル薄膜トランジスタＴ１、Ｔ２をＮＭＯＳト
ランジスタＱ１、Ｑ２の上方に重ねて形成することによ
り、回路パターンの面積を減少することができる。
Description
【０００１】
【産業上の利用分野】この発明は、例えばスタティック
型メモリに係わり、特に、高集積化に適した面積の小さ
いスタティック型メモリに関する。
型メモリに係わり、特に、高集積化に適した面積の小さ
いスタティック型メモリに関する。
【０００２】
【従来の技術】図１０は、従来のスタティック型メモリ
セルの一例を示すものである。このスタティック型メモ
リセルにおいて、フリップフロップを構成するＮチャネ
ルＭＯＳ電界効果トランジスタ（以下、ＮＭＯＳトラン
ジスタと称す）Ｑ１、Ｑ２の電流通路の一端とゲートは
互いに交差接続され、電流通路の他端はそれぞれ接地電
位ＶSSに接続されている。すなわち、前記ＮＭＯＳトラ
ンジスタＱ１の電流通路の一端はＮＭＯＳトランジスタ
Ｑ２のゲートに接続され、前記ＮＭＯＳトランジスタＱ
２の電流通路の一端はＮＭＯＳトランジスタＱ１のゲー
トに接続されている。前記ＮＭＯＳトランジスタＱ１の
電流通路の一端、すなわち、相補型データの一方を保持
するノードＮ１と電源ＶDDとの相互間には抵抗Ｒ１が接
続され、前記ＮＭＯＳトランジスタＱ２の電流通路の一
端、すなわち、相補型データの他方を保持するノードＮ
２と電源Ｖccとの相互間には抵抗Ｒ２が接続されてい
る。前記ノードＮ１とビット線ＢＬの相互間には、電流
通路の一端および他端が接続されたトランスファーゲー
トとしてのＮＭＯＳトランジスタＱ３が接続されてい
る。このＮＭＯＳトランジスタＱ３のゲートはワード線
ＷＬに接続されている。前記ノードＮ２とビット線／Ｂ
Ｌの相互間には、電流通路の一端および他端が接続され
たトランスファーゲートとしてのＮＭＯＳトランジスタ
Ｑ４が接続されている。このＮＭＯＳトランジスタＱ４
のゲートは前記ワード線ＷＬに接続されている。
セルの一例を示すものである。このスタティック型メモ
リセルにおいて、フリップフロップを構成するＮチャネ
ルＭＯＳ電界効果トランジスタ（以下、ＮＭＯＳトラン
ジスタと称す）Ｑ１、Ｑ２の電流通路の一端とゲートは
互いに交差接続され、電流通路の他端はそれぞれ接地電
位ＶSSに接続されている。すなわち、前記ＮＭＯＳトラ
ンジスタＱ１の電流通路の一端はＮＭＯＳトランジスタ
Ｑ２のゲートに接続され、前記ＮＭＯＳトランジスタＱ
２の電流通路の一端はＮＭＯＳトランジスタＱ１のゲー
トに接続されている。前記ＮＭＯＳトランジスタＱ１の
電流通路の一端、すなわち、相補型データの一方を保持
するノードＮ１と電源ＶDDとの相互間には抵抗Ｒ１が接
続され、前記ＮＭＯＳトランジスタＱ２の電流通路の一
端、すなわち、相補型データの他方を保持するノードＮ
２と電源Ｖccとの相互間には抵抗Ｒ２が接続されてい
る。前記ノードＮ１とビット線ＢＬの相互間には、電流
通路の一端および他端が接続されたトランスファーゲー
トとしてのＮＭＯＳトランジスタＱ３が接続されてい
る。このＮＭＯＳトランジスタＱ３のゲートはワード線
ＷＬに接続されている。前記ノードＮ２とビット線／Ｂ
Ｌの相互間には、電流通路の一端および他端が接続され
たトランスファーゲートとしてのＮＭＯＳトランジスタ
Ｑ４が接続されている。このＮＭＯＳトランジスタＱ４
のゲートは前記ワード線ＷＬに接続されている。
【０００３】上記構成のスタティック型メモリセルは、
一般に、高抵抗負荷型セルと呼ばれ、抵抗Ｒ１、Ｒ２を
ドーピングしないポリシリコンによって構成することに
より、１Ｔ〜１０ＴΩの抵抗値を得ることができる。こ
のスタティック型メモリセルは、１Ｍビットの容量で
も、消費電流を数μＡに抑えることが可能である。図１
１は、図１０に示すスタティック型メモリセルのパター
ン平面図であり、図１０と同一部分には同一符号を付
す。
一般に、高抵抗負荷型セルと呼ばれ、抵抗Ｒ１、Ｒ２を
ドーピングしないポリシリコンによって構成することに
より、１Ｔ〜１０ＴΩの抵抗値を得ることができる。こ
のスタティック型メモリセルは、１Ｍビットの容量で
も、消費電流を数μＡに抑えることが可能である。図１
１は、図１０に示すスタティック型メモリセルのパター
ン平面図であり、図１０と同一部分には同一符号を付
す。
【０００４】同図において、フィールド酸化膜によって
素子分離された拡散層１０と第１のポリシリコン層（ゲ
ートポリシリコン）１１（ＷＬ）の交差部にＮＭＯＳト
ランジスタＱ１〜Ｑ４が形成されている。前記ＮＭＯＳ
トランジスタＱ２のゲートを構成する第１のポリシリコ
ン層１１の一端は、コンタクト部１２を介してＮＭＯＳ
トランジスタＱ１の拡散層１０に接続され、これにより
ＮＭＯＳトランジスタＱ１、Ｑ２が交差接続される。ま
た、この前記ＮＭＯＳトランジスタＱ２のゲートを構成
する第１のポリシリコン層の他端はコンタクト部１３に
おいて、ＮＭＯＳトランジスタＱ３の拡散層１０に接続
されている。さらに、前記ＮＭＯＳトランジスタＱ１の
ゲートを構成する第１のポリシリコン層の他端はコンタ
クト部１４において、ＮＭＯＳトランジスタＱ４の拡散
層１０に接続されている。
素子分離された拡散層１０と第１のポリシリコン層（ゲ
ートポリシリコン）１１（ＷＬ）の交差部にＮＭＯＳト
ランジスタＱ１〜Ｑ４が形成されている。前記ＮＭＯＳ
トランジスタＱ２のゲートを構成する第１のポリシリコ
ン層１１の一端は、コンタクト部１２を介してＮＭＯＳ
トランジスタＱ１の拡散層１０に接続され、これにより
ＮＭＯＳトランジスタＱ１、Ｑ２が交差接続される。ま
た、この前記ＮＭＯＳトランジスタＱ２のゲートを構成
する第１のポリシリコン層の他端はコンタクト部１３に
おいて、ＮＭＯＳトランジスタＱ３の拡散層１０に接続
されている。さらに、前記ＮＭＯＳトランジスタＱ１の
ゲートを構成する第１のポリシリコン層の他端はコンタ
クト部１４において、ＮＭＯＳトランジスタＱ４の拡散
層１０に接続されている。
【０００５】また、抵抗Ｒ１、Ｒ２は第１のポリシリコ
ン層の上方に設けられた図示せぬ第２のポリシリコン層
によって構成され、この第２のポリシリコン層はコンタ
クト部１５、１６（ノードＮ１、Ｎ２）を介して、ＮＭ
ＯＳトランジスタＱ１〜Ｑ４の拡散層１０に接続されて
いる。このように、第２のポリシリコン層によって抵抗
を構成することにより、セルレイアウトを縮小してい
る。
ン層の上方に設けられた図示せぬ第２のポリシリコン層
によって構成され、この第２のポリシリコン層はコンタ
クト部１５、１６（ノードＮ１、Ｎ２）を介して、ＮＭ
ＯＳトランジスタＱ１〜Ｑ４の拡散層１０に接続されて
いる。このように、第２のポリシリコン層によって抵抗
を構成することにより、セルレイアウトを縮小してい
る。
【０００６】メモリセルの接地電位配線は、第２のポリ
シリコン層の上方に設けられた図示せぬ第３のポリシリ
コン層によって構成され、この第３のポリシリコン層
は、コンタクト部１７、１８を介して拡散層１０に接続
されている。さらに、ビット線ＢＬ、／ＢＬは、通常ア
ルミニウム等の図示せぬメタル配線によって構成され、
このメタル配線は、コンタクト部１９、２０を介して拡
散層１０に接続されている。
シリコン層の上方に設けられた図示せぬ第３のポリシリ
コン層によって構成され、この第３のポリシリコン層
は、コンタクト部１７、１８を介して拡散層１０に接続
されている。さらに、ビット線ＢＬ、／ＢＬは、通常ア
ルミニウム等の図示せぬメタル配線によって構成され、
このメタル配線は、コンタクト部１９、２０を介して拡
散層１０に接続されている。
【０００７】上記構成のスタティック型メモリセルは、
最小加工寸法が 0.5μｍ、合わせ精度が 0.2μｍを想定
したものであり、ＭＯＳトランジスタを使用したセルの
中では18.2μｍ2 と最小の面積である。
最小加工寸法が 0.5μｍ、合わせ精度が 0.2μｍを想定
したものであり、ＭＯＳトランジスタを使用したセルの
中では18.2μｍ2 と最小の面積である。
【０００８】
【発明が解決しようとする課題】ところで、上記スタテ
ィック型メモリセルは、１つのセル内に４つのトランジ
スタと、２つの抵抗素子、９つのコンタクト部を平面的
に集積する必要がある。このため、上記加工寸法を使用
して作成した１トランジスタ、１キャパシタのダイナミ
ック型メモリセルに比べて、セル面積が約４倍となって
しまう。したがって、ダイナミック型メモリセルに比べ
て動作が安定にも関わらず、１ビット当たりのコストが
高いものであった。
ィック型メモリセルは、１つのセル内に４つのトランジ
スタと、２つの抵抗素子、９つのコンタクト部を平面的
に集積する必要がある。このため、上記加工寸法を使用
して作成した１トランジスタ、１キャパシタのダイナミ
ック型メモリセルに比べて、セル面積が約４倍となって
しまう。したがって、ダイナミック型メモリセルに比べ
て動作が安定にも関わらず、１ビット当たりのコストが
高いものであった。
【０００９】また、読出し時におけるセルの電気的な保
持動作の安定のため、フリップフロップ用のＮＭＯＳト
ランジスタＱ１、Ｑ２の駆動電流能力を、トランスファ
ゲート用のＮＭＯＳトランジスタＱ３、Ｑ４よりサイズ
を大きくする必要がある。このため、同一プロセスのシ
リコン基板上にＮＭＯＳトランジスタＱ１〜Ｑ４を形成
した場合、ＮＭＯＳトランジスタＱ１、Ｑ２のゲート
長、およびＮＭＯＳトランジスタＱ３、Ｑ４のゲート幅
を最小加工寸法より大きくする必要があり、これもセル
面積を大きくする一因となっている。さらに、メモリセ
ル内に電源ＶDDの配線と、接地電位ＶSSの配線を設ける
必要があるため、これもセル面積を大きくする一因とな
っている。
持動作の安定のため、フリップフロップ用のＮＭＯＳト
ランジスタＱ１、Ｑ２の駆動電流能力を、トランスファ
ゲート用のＮＭＯＳトランジスタＱ３、Ｑ４よりサイズ
を大きくする必要がある。このため、同一プロセスのシ
リコン基板上にＮＭＯＳトランジスタＱ１〜Ｑ４を形成
した場合、ＮＭＯＳトランジスタＱ１、Ｑ２のゲート
長、およびＮＭＯＳトランジスタＱ３、Ｑ４のゲート幅
を最小加工寸法より大きくする必要があり、これもセル
面積を大きくする一因となっている。さらに、メモリセ
ル内に電源ＶDDの配線と、接地電位ＶSSの配線を設ける
必要があるため、これもセル面積を大きくする一因とな
っている。
【００１０】この発明は、上記課題を解決するためにな
されたものであり、その目的とするところは、セル面積
の増大を抑えて集積度を向上でき、１ビット当たりの製
造コストを低下することが可能なスタティック型メモリ
を提供しようとするものである。
されたものであり、その目的とするところは、セル面積
の増大を抑えて集積度を向上でき、１ビット当たりの製
造コストを低下することが可能なスタティック型メモリ
を提供しようとするものである。
【００１１】
【課題を解決するための手段】この発明は、上記課題を
解決するため、第１導電型の半導体基板内に形成された
第２導電型の第１の絶縁ゲートトランジスタと、前記半
導体基板内に形成され、前記第１の絶縁ゲートトランジ
スタのゲートが電流通路の一端に接続され、ゲートが前
記第１の絶縁ゲートトランジスタの電流通路の一端に接
続された第２導電型の第２の絶縁ゲートトランジスタ
と、前記第１、第２の絶縁ゲートトランジスタの電流通
路の他端に接続された電源配線と、前記第１の絶縁ゲー
トトランジスタの上方に少なくとも一部が重ねて設けら
れ、電流通路の一端が前記第１の絶縁ゲートトランジス
タの電流通路の一端に接続され、電流通路の他端が第１
のビット線に接続され、ゲートがワード線に接続された
第１の薄膜トランジスタと、前記第２の絶縁ゲートトラ
ンジスタの上方に少なくとも一部が重ねて設けられ、電
流通路の一端が前記第２の絶縁ゲートトランジスタの電
流通路の一端に接続され、電流通路の他端が第２のビッ
ト線に接続され、ゲートが前記ワード線に接続された第
２の薄膜トランジスタとを設けている。
解決するため、第１導電型の半導体基板内に形成された
第２導電型の第１の絶縁ゲートトランジスタと、前記半
導体基板内に形成され、前記第１の絶縁ゲートトランジ
スタのゲートが電流通路の一端に接続され、ゲートが前
記第１の絶縁ゲートトランジスタの電流通路の一端に接
続された第２導電型の第２の絶縁ゲートトランジスタ
と、前記第１、第２の絶縁ゲートトランジスタの電流通
路の他端に接続された電源配線と、前記第１の絶縁ゲー
トトランジスタの上方に少なくとも一部が重ねて設けら
れ、電流通路の一端が前記第１の絶縁ゲートトランジス
タの電流通路の一端に接続され、電流通路の他端が第１
のビット線に接続され、ゲートがワード線に接続された
第１の薄膜トランジスタと、前記第２の絶縁ゲートトラ
ンジスタの上方に少なくとも一部が重ねて設けられ、電
流通路の一端が前記第２の絶縁ゲートトランジスタの電
流通路の一端に接続され、電流通路の他端が第２のビッ
ト線に接続され、ゲートが前記ワード線に接続された第
２の薄膜トランジスタとを設けている。
【００１２】また、前記第１、第２の絶縁ゲートトラン
ジスタとしてＮチャネルＭＯＳトランジスタを用い、第
１、第２の薄膜トランジスタとしてＰチャネル薄膜トラ
ンジスタを用い、前記ワード線を前記電源配線の電位と
同電位として第１、第２の薄膜トランジスタを導通さ
せ、前記ワード線を前記電源配線の電位より高電位とし
て第１、第２の薄膜トランジスタを非導通とさせ、前記
電源配線の電位より高電位のビット線読出し電位による
第１、第２の薄膜トランジスタの非導通時のリーク電流
によって、前記第１、第２の絶縁ゲートトランジスタに
データを保持している。
ジスタとしてＮチャネルＭＯＳトランジスタを用い、第
１、第２の薄膜トランジスタとしてＰチャネル薄膜トラ
ンジスタを用い、前記ワード線を前記電源配線の電位と
同電位として第１、第２の薄膜トランジスタを導通さ
せ、前記ワード線を前記電源配線の電位より高電位とし
て第１、第２の薄膜トランジスタを非導通とさせ、前記
電源配線の電位より高電位のビット線読出し電位による
第１、第２の薄膜トランジスタの非導通時のリーク電流
によって、前記第１、第２の絶縁ゲートトランジスタに
データを保持している。
【００１３】さらに、前記第１、第２の絶縁ゲートトラ
ンジスタとしてＮチャネルＭＯＳトランジスタを用い、
第１、第２の薄膜トランジスタとしてＮチャネル薄膜ト
ランジスタを用い、前記ワード線を前記電源配線の電位
と同電位として第１、第２の薄膜トランジスタを非導通
とさせ、前記ワード線を前記電源配線の電位より高電位
として第１、第２の薄膜トランジスタを導通させ、前記
電源配線の電位より高電位のビット線読出し電位による
第１、第２の薄膜トランジスタの非導通時のリーク電流
によって、前記第１、第２の絶縁ゲートトランジスタに
データを保持している。
ンジスタとしてＮチャネルＭＯＳトランジスタを用い、
第１、第２の薄膜トランジスタとしてＮチャネル薄膜ト
ランジスタを用い、前記ワード線を前記電源配線の電位
と同電位として第１、第２の薄膜トランジスタを非導通
とさせ、前記ワード線を前記電源配線の電位より高電位
として第１、第２の薄膜トランジスタを導通させ、前記
電源配線の電位より高電位のビット線読出し電位による
第１、第２の薄膜トランジスタの非導通時のリーク電流
によって、前記第１、第２の絶縁ゲートトランジスタに
データを保持している。
【００１４】また、この発明は、第１導電型の半導体基
板内に形成された第２導電型の第１の絶縁ゲートトラン
ジスタと、前記半導体基板内に形成され、前記第１の絶
縁ゲートトランジスタのゲートが電流通路の一端に接続
され、ゲートが前記第１の絶縁ゲートトランジスタの電
流通路の一端に接続された第２導電型の第２の絶縁ゲー
トトランジスタと、前記第１、第２の絶縁ゲートトラン
ジスタの電流通路の他端に接続された電源配線と、前記
第１の絶縁ゲートトランジスタの上方に少なくとも一部
が重ねて設けられ、電流通路の一端が前記第１の絶縁ゲ
ートトランジスタの電流通路の一端に接続され、電流通
路の他端が第１のビット線に接続され、第１のゲートが
ワード線に接続され、第２のゲートが前記第２の絶縁ゲ
ートトランジスタの電流通路の一端に接続された第１導
電型の第１の薄膜トランジスタと、前記第２の絶縁ゲー
トトランジスタの上方に少なくとも一部が重ねて設けら
れ、電流通路の一端が前記第２の絶縁ゲートトランジス
タの電流通路の一端に接続され、電流通路の他端が第２
のビット線に接続され、第１のゲートが前記ワード線に
接続され、第２のゲートが前記第１の絶縁ゲートトラン
ジスタの電流通路の一端に接続された第１導電型の第２
の薄膜トランジスタとを設けている。
板内に形成された第２導電型の第１の絶縁ゲートトラン
ジスタと、前記半導体基板内に形成され、前記第１の絶
縁ゲートトランジスタのゲートが電流通路の一端に接続
され、ゲートが前記第１の絶縁ゲートトランジスタの電
流通路の一端に接続された第２導電型の第２の絶縁ゲー
トトランジスタと、前記第１、第２の絶縁ゲートトラン
ジスタの電流通路の他端に接続された電源配線と、前記
第１の絶縁ゲートトランジスタの上方に少なくとも一部
が重ねて設けられ、電流通路の一端が前記第１の絶縁ゲ
ートトランジスタの電流通路の一端に接続され、電流通
路の他端が第１のビット線に接続され、第１のゲートが
ワード線に接続され、第２のゲートが前記第２の絶縁ゲ
ートトランジスタの電流通路の一端に接続された第１導
電型の第１の薄膜トランジスタと、前記第２の絶縁ゲー
トトランジスタの上方に少なくとも一部が重ねて設けら
れ、電流通路の一端が前記第２の絶縁ゲートトランジス
タの電流通路の一端に接続され、電流通路の他端が第２
のビット線に接続され、第１のゲートが前記ワード線に
接続され、第２のゲートが前記第１の絶縁ゲートトラン
ジスタの電流通路の一端に接続された第１導電型の第２
の薄膜トランジスタとを設けている。
【００１５】さらに、前記第１、第２の第１の薄膜トラ
ンジスタは第１のゲートによってオン状態とされた場合
に流れる電流に対して、第２のゲートによってオン状態
とされた場合に流れる電流が１００分の１以下とされて
いる。また、前記第１、第２の第１の薄膜トランジスタ
の第２のゲートは、前記第１、第２の絶縁ゲートトラン
ジスタのゲートと共用されている。さらに、前記第１、
第２の絶縁ゲートトランジスタは、第１、第２の薄膜ト
ランジスタの非導通時のリーク電流によって、データを
保持している。
ンジスタは第１のゲートによってオン状態とされた場合
に流れる電流に対して、第２のゲートによってオン状態
とされた場合に流れる電流が１００分の１以下とされて
いる。また、前記第１、第２の第１の薄膜トランジスタ
の第２のゲートは、前記第１、第２の絶縁ゲートトラン
ジスタのゲートと共用されている。さらに、前記第１、
第２の絶縁ゲートトランジスタは、第１、第２の薄膜ト
ランジスタの非導通時のリーク電流によって、データを
保持している。
【００１６】さらに、この発明は、第１導電型の半導体
基板内に形成された第２導電型の第１の絶縁ゲートトラ
ンジスタと、前記半導体基板内に形成され、前記第１の
絶縁ゲートトランジスタのゲートが電流通路の一端に接
続され、ゲートが前記第１の絶縁ゲートトランジスタの
電流通路の一端に接続された第２導電型の第２の絶縁ゲ
ートトランジスタと、前記第１、第２の絶縁ゲートトラ
ンジスタの電流通路の他端に接続された電源配線と、前
記第１の絶縁ゲートトランジスタの上方に少なくとも一
部が重ねて設けられ、電流通路の一端が前記第１の絶縁
ゲートトランジスタの電流通路の一端に接続され、電流
通路の他端が第１のビット線に接続され、ゲートがワー
ド線に接続された第２導電型の第１の薄膜トランジスタ
と、前記第１の絶縁ゲートトランジスタと第１の薄膜ト
ランジスタとの相互間に設けられ、電流通路の一端が前
記第１の絶縁ゲートトランジスタの電流通路の一端に接
続され、電流通路の他端が前記第１のビット線に接続さ
れ、ゲートが前記第２の絶縁ゲートトランジスタの電流
通路の一端に接続された第１導電型の第２の薄膜トラン
ジスタと、前記第２の絶縁ゲートトランジスタの上方に
少なくとも一部が重ねて設けられ、電流通路の一端が前
記第２の絶縁ゲートトランジスタの電流通路の一端に接
続され、電流通路の他端が第２のビット線に接続され、
ゲートが前記ワード線に接続された第２導電型の第３の
薄膜トランジスタと、前記第２の絶縁ゲートトランジス
タと第３の薄膜トランジスタとの相互間に設けられ、電
流通路の一端が前記第２の絶縁ゲートトランジスタの電
流通路の一端に接続され、電流通路の他端が前記第２の
ビット線に接続され、ゲートが前記第１の絶縁ゲートト
ランジスタの電流通路の一端に接続された第１導電型の
第４の薄膜トランジスタとを設けている。また、前記第
１、第２の絶縁ゲートトランジスタは、第１乃至第４の
薄膜トランジスタの非導通時のリーク電流によって、デ
ータを保持している。さらに、前記第１乃至第４の薄膜
トランジスタの電流通路はアモロファス半導体によって
構成されている。また、前記第１乃至第４の薄膜トラン
ジスタの電流通路は多結晶半導体によって構成されてい
る。さらに、前記第１乃至第４の薄膜トランジスタの電
流通路は単結晶半導体によって構成されている。また、
前記電源配線は、半胴体基板内に設けられた拡散層によ
って構成されている。
基板内に形成された第２導電型の第１の絶縁ゲートトラ
ンジスタと、前記半導体基板内に形成され、前記第１の
絶縁ゲートトランジスタのゲートが電流通路の一端に接
続され、ゲートが前記第１の絶縁ゲートトランジスタの
電流通路の一端に接続された第２導電型の第２の絶縁ゲ
ートトランジスタと、前記第１、第２の絶縁ゲートトラ
ンジスタの電流通路の他端に接続された電源配線と、前
記第１の絶縁ゲートトランジスタの上方に少なくとも一
部が重ねて設けられ、電流通路の一端が前記第１の絶縁
ゲートトランジスタの電流通路の一端に接続され、電流
通路の他端が第１のビット線に接続され、ゲートがワー
ド線に接続された第２導電型の第１の薄膜トランジスタ
と、前記第１の絶縁ゲートトランジスタと第１の薄膜ト
ランジスタとの相互間に設けられ、電流通路の一端が前
記第１の絶縁ゲートトランジスタの電流通路の一端に接
続され、電流通路の他端が前記第１のビット線に接続さ
れ、ゲートが前記第２の絶縁ゲートトランジスタの電流
通路の一端に接続された第１導電型の第２の薄膜トラン
ジスタと、前記第２の絶縁ゲートトランジスタの上方に
少なくとも一部が重ねて設けられ、電流通路の一端が前
記第２の絶縁ゲートトランジスタの電流通路の一端に接
続され、電流通路の他端が第２のビット線に接続され、
ゲートが前記ワード線に接続された第２導電型の第３の
薄膜トランジスタと、前記第２の絶縁ゲートトランジス
タと第３の薄膜トランジスタとの相互間に設けられ、電
流通路の一端が前記第２の絶縁ゲートトランジスタの電
流通路の一端に接続され、電流通路の他端が前記第２の
ビット線に接続され、ゲートが前記第１の絶縁ゲートト
ランジスタの電流通路の一端に接続された第１導電型の
第４の薄膜トランジスタとを設けている。また、前記第
１、第２の絶縁ゲートトランジスタは、第１乃至第４の
薄膜トランジスタの非導通時のリーク電流によって、デ
ータを保持している。さらに、前記第１乃至第４の薄膜
トランジスタの電流通路はアモロファス半導体によって
構成されている。また、前記第１乃至第４の薄膜トラン
ジスタの電流通路は多結晶半導体によって構成されてい
る。さらに、前記第１乃至第４の薄膜トランジスタの電
流通路は単結晶半導体によって構成されている。また、
前記電源配線は、半胴体基板内に設けられた拡散層によ
って構成されている。
【００１７】
【作用】すなわち、この発明は、データを記憶するため
の第１、第２の絶縁ゲートトランジスタの上方に、電流
通路の一端が前記第１、第２の絶縁ゲートトランジスタ
の電流通路の一端にそれぞれ接続され、電流通路の他端
が第１、第２のビット線にそれぞれ接続され、ゲートが
ワード線に接続された第１、第２の薄膜トランジスタの
少なくとも一部を重ねて設けている。したがって、第
１、第２の薄膜トランジスタがトランスファーゲートと
負荷抵抗を兼用するとともに、電源ＶDDを省略すること
ができるため、回路素子を削減でき、回路パターンを従
来に比べて縮小することができる。
の第１、第２の絶縁ゲートトランジスタの上方に、電流
通路の一端が前記第１、第２の絶縁ゲートトランジスタ
の電流通路の一端にそれぞれ接続され、電流通路の他端
が第１、第２のビット線にそれぞれ接続され、ゲートが
ワード線に接続された第１、第２の薄膜トランジスタの
少なくとも一部を重ねて設けている。したがって、第
１、第２の薄膜トランジスタがトランスファーゲートと
負荷抵抗を兼用するとともに、電源ＶDDを省略すること
ができるため、回路素子を削減でき、回路パターンを従
来に比べて縮小することができる。
【００１８】また、第１、第２の薄膜トランジスタのゲ
ートを二重構造としたり、導電型が異なる２つの薄膜ト
ランジスタを組み合わせて使用することにより、回路動
作を安定化することができる。
ートを二重構造としたり、導電型が異なる２つの薄膜ト
ランジスタを組み合わせて使用することにより、回路動
作を安定化することができる。
【００１９】
【実施例】以下、この発明の実施例について、図面を参
照して説明する。尚、図１１と同一部分には同一符号を
付し、異なる部分についてのみ説明する。図１は、この
発明の第１の実施例を示すものである。図１において、
図１０と同一部分には同一符号を付す。
照して説明する。尚、図１１と同一部分には同一符号を
付し、異なる部分についてのみ説明する。図１は、この
発明の第１の実施例を示すものである。図１において、
図１０と同一部分には同一符号を付す。
【００２０】このスタティック型メモリセルにおいて、
フリップフロップ回路を構成するＮＭＯＳトランジスタ
Ｑ１、Ｑ２の電流通路の一端とゲートは互いに交差接続
され、電流通路の他端はそれぞれ接地電位ＶSSに接続さ
れている。すなわち、前記ＮＭＯＳトランジスタＱ１の
電流通路の一端はＮＭＯＳトランジスタＱ２のゲートに
接続され、前記ＮＭＯＳトランジスタＱ２の電流通路の
一端はＮＭＯＳトランジスタＱ１のゲートに接続されて
いる。前記ＮＭＯＳトランジスタＱ１の電流通路の一端
とＮＭＯＳトランジスタＱ２のゲートが接続され、相補
型データの一方を保持するノードＮ１とビット線ＢＬの
相互間には、トランスファーゲートおよび負荷抵抗とし
てのＰチャネル薄膜トランジスタＴ１の電流通路の一端
および他端が接続されている。この薄膜トランジスタＴ
１のゲートはワード線ＷＬに接続されている。また、前
記ＮＭＯＳトランジスタＱ２の電流通路の一端とＮＭＯ
ＳトランジスタＱ１のゲートが接続され、相補型データ
の他方を保持するノードＮ２とビット線／ＢＬの相互間
には、トランスファーゲートおよび負荷抵抗としてのＰ
チャネル薄膜トランジスタＴ２の電流通路の一端および
他端が接続されている。この薄膜トランジスタＴ２のゲ
ートは前記ワード線ＷＬに接続されている。
フリップフロップ回路を構成するＮＭＯＳトランジスタ
Ｑ１、Ｑ２の電流通路の一端とゲートは互いに交差接続
され、電流通路の他端はそれぞれ接地電位ＶSSに接続さ
れている。すなわち、前記ＮＭＯＳトランジスタＱ１の
電流通路の一端はＮＭＯＳトランジスタＱ２のゲートに
接続され、前記ＮＭＯＳトランジスタＱ２の電流通路の
一端はＮＭＯＳトランジスタＱ１のゲートに接続されて
いる。前記ＮＭＯＳトランジスタＱ１の電流通路の一端
とＮＭＯＳトランジスタＱ２のゲートが接続され、相補
型データの一方を保持するノードＮ１とビット線ＢＬの
相互間には、トランスファーゲートおよび負荷抵抗とし
てのＰチャネル薄膜トランジスタＴ１の電流通路の一端
および他端が接続されている。この薄膜トランジスタＴ
１のゲートはワード線ＷＬに接続されている。また、前
記ＮＭＯＳトランジスタＱ２の電流通路の一端とＮＭＯ
ＳトランジスタＱ１のゲートが接続され、相補型データ
の他方を保持するノードＮ２とビット線／ＢＬの相互間
には、トランスファーゲートおよび負荷抵抗としてのＰ
チャネル薄膜トランジスタＴ２の電流通路の一端および
他端が接続されている。この薄膜トランジスタＴ２のゲ
ートは前記ワード線ＷＬに接続されている。
【００２１】上記構成において、データの読出し時は、
選択するメモリセルに接続されたワード線ＷＬが低電位
とされ、薄膜トランジスタＴ１、Ｔ２がオン状態とされ
る。データの読出し時間は、薄膜トランジスタＴ１、Ｔ
２のオン電流によって決定される。現状では、従来のメ
モリセルより電流が２桁以上低いため、読出し時間は、
長くなる。しかし、薄膜トランジスタの製造技術の進歩
に伴って、従来のメモリセルと同等の読出し時間を実現
することが可能である。
選択するメモリセルに接続されたワード線ＷＬが低電位
とされ、薄膜トランジスタＴ１、Ｔ２がオン状態とされ
る。データの読出し時間は、薄膜トランジスタＴ１、Ｔ
２のオン電流によって決定される。現状では、従来のメ
モリセルより電流が２桁以上低いため、読出し時間は、
長くなる。しかし、薄膜トランジスタの製造技術の進歩
に伴って、従来のメモリセルと同等の読出し時間を実現
することが可能である。
【００２２】一方、データの書込み時は、選択するメモ
リセルに接続されたワード線ＷＬが低電位とされ、薄膜
トランジスタＴ１、Ｔ２がオン状態とされる。この状態
において、ノードを低電位としたい側のビット線の電位
を低電位とすることにより、高電位だったノードの電位
が、薄膜トランジスタＴ１またはＴ２を介して放電さ
れ、フリップフロップ回路が反転する。この際、書込み
を行っているセルと同一のビット線に接続されたメモリ
セル群の高電位電圧が低下することとなる。したがっ
て、この書込み時間は、非選択状態のメモリセルのデー
タが破壊される以前に終了する必要がある。この書込み
時間を決定する薄膜トランジスタのオン電流はオフ電流
よりも十分大きくする必要があり、オン電流／オフ電流
比が１００以上とする必要を有している。
リセルに接続されたワード線ＷＬが低電位とされ、薄膜
トランジスタＴ１、Ｔ２がオン状態とされる。この状態
において、ノードを低電位としたい側のビット線の電位
を低電位とすることにより、高電位だったノードの電位
が、薄膜トランジスタＴ１またはＴ２を介して放電さ
れ、フリップフロップ回路が反転する。この際、書込み
を行っているセルと同一のビット線に接続されたメモリ
セル群の高電位電圧が低下することとなる。したがっ
て、この書込み時間は、非選択状態のメモリセルのデー
タが破壊される以前に終了する必要がある。この書込み
時間を決定する薄膜トランジスタのオン電流はオフ電流
よりも十分大きくする必要があり、オン電流／オフ電流
比が１００以上とする必要を有している。
【００２３】また、非選択状態のメモリセルは、薄膜ト
ランジスタＴ１、Ｔ２がオフ状態とされ、このオフ状態
の薄膜トランジスタＴ１、Ｔ２を介してビット線ＢＬ、
／ＢＬからリークする電流によって書込みデータが保持
される。
ランジスタＴ１、Ｔ２がオフ状態とされ、このオフ状態
の薄膜トランジスタＴ１、Ｔ２を介してビット線ＢＬ、
／ＢＬからリークする電流によって書込みデータが保持
される。
【００２４】通常、シリコン基板内に形成されたバルク
ＮＭＯＳトランジスタのオン電流は１０-3Ａ、オフ電流
は１０-14 Ａ以下とされている。一方、薄膜トランジス
タは、近年、オン電流が１０-6Ａ、オフ電流が１０-12
Ａ程度の特性を有している。このオフ電流を得るために
は薄膜トランジスタのオフ時の等価抵抗を１ＴΩとすれ
ばよい。このような薄膜トランジスタＴ１、Ｔ２を用い
ることにより、電源電位付近のビット線電位から、薄膜
トランジスタＴ１、Ｔ２を負荷抵抗として、ＮＭＯＳト
ランジスタＱ１、Ｑ２によって構成されたフリップフロ
ップ回路にデータを保持するための電流を供給できる。
ＮＭＯＳトランジスタのオン電流は１０-3Ａ、オフ電流
は１０-14 Ａ以下とされている。一方、薄膜トランジス
タは、近年、オン電流が１０-6Ａ、オフ電流が１０-12
Ａ程度の特性を有している。このオフ電流を得るために
は薄膜トランジスタのオフ時の等価抵抗を１ＴΩとすれ
ばよい。このような薄膜トランジスタＴ１、Ｔ２を用い
ることにより、電源電位付近のビット線電位から、薄膜
トランジスタＴ１、Ｔ２を負荷抵抗として、ＮＭＯＳト
ランジスタＱ１、Ｑ２によって構成されたフリップフロ
ップ回路にデータを保持するための電流を供給できる。
【００２５】上記スタティック型メモリセルによれば、
薄膜トランジスタＴ１、Ｔ２をトランスファーゲートお
よび負荷抵抗としている。したがって、抵抗素子を使用
することなく、スタティック型メモリセルを構成するこ
とができるため、素子数を減少できるとともに、抵抗素
子に接続される電源配線およびコンタクトの数を削除で
きる。よって、セルの面積を縮小することができるもの
である。図２は、この発明の第２の実施例を示すもので
ある。
薄膜トランジスタＴ１、Ｔ２をトランスファーゲートお
よび負荷抵抗としている。したがって、抵抗素子を使用
することなく、スタティック型メモリセルを構成するこ
とができるため、素子数を減少できるとともに、抵抗素
子に接続される電源配線およびコンタクトの数を削除で
きる。よって、セルの面積を縮小することができるもの
である。図２は、この発明の第２の実施例を示すもので
ある。
【００２６】この実施例は、第１の実施例におけるＰチ
ャネル薄膜トランジスタＴ１、Ｔ２をＮチャネル薄膜ト
ランジスタＴ３、Ｔ４によって構成したものであり、他
の構成は第１の実施例と同様である。この実施例の場
合、メモリセルを選択する際、ワード線ＷＬは高電位と
され、メモリセルを選択しない場合、ワード線ＷＬは低
電位とされる。図３は、この発明の第３の実施例を示す
ものである。
ャネル薄膜トランジスタＴ１、Ｔ２をＮチャネル薄膜ト
ランジスタＴ３、Ｔ４によって構成したものであり、他
の構成は第１の実施例と同様である。この実施例の場
合、メモリセルを選択する際、ワード線ＷＬは高電位と
され、メモリセルを選択しない場合、ワード線ＷＬは低
電位とされる。図３は、この発明の第３の実施例を示す
ものである。
【００２７】この実施例は、第１の実施例におけるＰチ
ャネル薄膜トランジスタＴ１、Ｔ２を２重ゲート型のＰ
チャネル薄膜トランジスタＴ５、Ｔ６によって構成した
ものである。この薄膜トランジスタＴ５、Ｔ６は、それ
ぞれ第１、第２のゲートＧ５１、Ｇ５２、Ｇ６１、Ｇ６
２の相互間に薄膜が設けられている。薄膜トランジスタ
Ｔ５、Ｔ６の第１のゲートＧ５１、Ｇ６１は、それぞれ
前記ワード線ＷＬに接続されている。薄膜トランジスタ
Ｔ５の第２のゲートＧ５２は、ノードＮ２に接続され、
薄膜トランジスタＴ６の第２のゲートＧ６２は、ノード
Ｎ１に接続されている。
ャネル薄膜トランジスタＴ１、Ｔ２を２重ゲート型のＰ
チャネル薄膜トランジスタＴ５、Ｔ６によって構成した
ものである。この薄膜トランジスタＴ５、Ｔ６は、それ
ぞれ第１、第２のゲートＧ５１、Ｇ５２、Ｇ６１、Ｇ６
２の相互間に薄膜が設けられている。薄膜トランジスタ
Ｔ５、Ｔ６の第１のゲートＧ５１、Ｇ６１は、それぞれ
前記ワード線ＷＬに接続されている。薄膜トランジスタ
Ｔ５の第２のゲートＧ５２は、ノードＮ２に接続され、
薄膜トランジスタＴ６の第２のゲートＧ６２は、ノード
Ｎ１に接続されている。
【００２８】上記構成において、ノードＮ１が高電位、
ノードＮ２が低電位、すなわち、“１”データを記憶し
ている場合について考える。ワード線が選択されていな
い時、薄膜トランジスタＴ５は第２のゲートＧ５２によ
ってオン状態とされ、薄膜トランジスタＴ６は第２のゲ
ートＧ６２によってオフ状態とされている。高電位を保
持するノードＮ１とビット線ＢＬ間の等価抵抗は小さ
く、低電位を保持するノードＮ２とビット線／ＢＬ間の
等価抵抗は大きくなる。
ノードＮ２が低電位、すなわち、“１”データを記憶し
ている場合について考える。ワード線が選択されていな
い時、薄膜トランジスタＴ５は第２のゲートＧ５２によ
ってオン状態とされ、薄膜トランジスタＴ６は第２のゲ
ートＧ６２によってオフ状態とされている。高電位を保
持するノードＮ１とビット線ＢＬ間の等価抵抗は小さ
く、低電位を保持するノードＮ２とビット線／ＢＬ間の
等価抵抗は大きくなる。
【００２９】このように、薄膜トランジスタＴ５、Ｔ６
の抵抗値を変えることにより、高電位を保持するノード
の電位を安定化でき、低電位を保持するノードに接続さ
れた薄膜トランジスタを流れる電流を減少することがで
きる。したがって、この実施例の場合、メモリセルの消
費電力を低減できる。
の抵抗値を変えることにより、高電位を保持するノード
の電位を安定化でき、低電位を保持するノードに接続さ
れた薄膜トランジスタを流れる電流を減少することがで
きる。したがって、この実施例の場合、メモリセルの消
費電力を低減できる。
【００３０】この実施例のメモリセルの書込み、読出し
動作は、第１の実施例と同様である。書込み動作時にお
いて、メモリセルの破壊を防止するための条件は、第１
のゲートＧ５１が低電位、第２のゲートＧ５２が高電位
の場合の薄膜トランジスタＴ１の駆動電流が、第１のゲ
ートＧ５１が高電位、第２のゲートＧ５２が低電位の場
合の駆動電流よりも１００倍以上大きいことが必要であ
る。
動作は、第１の実施例と同様である。書込み動作時にお
いて、メモリセルの破壊を防止するための条件は、第１
のゲートＧ５１が低電位、第２のゲートＧ５２が高電位
の場合の薄膜トランジスタＴ１の駆動電流が、第１のゲ
ートＧ５１が高電位、第２のゲートＧ５２が低電位の場
合の駆動電流よりも１００倍以上大きいことが必要であ
る。
【００３１】また、逆に第１のゲートＧ５１が高電位、
第２のゲートＧ５２が低電位の場合の薄膜トランジスタ
Ｔ１の駆動電流が、第１のゲートＧ５１が低電位、第２
のゲートＧ５２が高電位の場合の薄膜トランジスタＴ１
の駆動電流よりも１００倍以上大きいことが必要であ
る。図４は、この発明の第４の実施例を示すものであ
る。
第２のゲートＧ５２が低電位の場合の薄膜トランジスタ
Ｔ１の駆動電流が、第１のゲートＧ５１が低電位、第２
のゲートＧ５２が高電位の場合の薄膜トランジスタＴ１
の駆動電流よりも１００倍以上大きいことが必要であ
る。図４は、この発明の第４の実施例を示すものであ
る。
【００３２】この実施例は、トランスファーゲートおよ
び負荷抵抗として、Ｎチャネル薄膜トランジスタとＰチ
ャネル薄膜トランジスタを組合わせたものである。すな
わち、ノードＮ１とビット線ＢＬの相互間には、Ｎチャ
ネル薄膜トランジスタＴ７とＰチャネル薄膜トランジス
タＴ８の電流通路が接続され、Ｎチャネル薄膜トランジ
スタＴ７のゲートＧ７はワード線ＷＬに接続され、Ｐチ
ャネル薄膜トランジスタＴ８のゲートＧ８はノードＮ２
に接続されている。また、ノードＮ２とビット線／ＢＬ
の相互間には、Ｎチャネル薄膜トランジスタＴ９とＰチ
ャネル薄膜トランジスタＴ１０の電流通路が接続され、
Ｎチャネル薄膜トランジスタＴ９のゲートＧ９はワード
線ＷＬに接続され、Ｐチャネル薄膜トランジスタＴ１０
のゲートＧ１０はノードＮ１に接続されている。上記構
成とすることにより、図３と同様のセルフリップ動作の
安定を図ることができるとともに、図２と同様の書込
み、読出し動作を実現できる。図５は、図３に示す回路
のパターンを示し、図６、図７はそれぞれ図５に示す６
−６、７−７線に沿った断面図である。
び負荷抵抗として、Ｎチャネル薄膜トランジスタとＰチ
ャネル薄膜トランジスタを組合わせたものである。すな
わち、ノードＮ１とビット線ＢＬの相互間には、Ｎチャ
ネル薄膜トランジスタＴ７とＰチャネル薄膜トランジス
タＴ８の電流通路が接続され、Ｎチャネル薄膜トランジ
スタＴ７のゲートＧ７はワード線ＷＬに接続され、Ｐチ
ャネル薄膜トランジスタＴ８のゲートＧ８はノードＮ２
に接続されている。また、ノードＮ２とビット線／ＢＬ
の相互間には、Ｎチャネル薄膜トランジスタＴ９とＰチ
ャネル薄膜トランジスタＴ１０の電流通路が接続され、
Ｎチャネル薄膜トランジスタＴ９のゲートＧ９はワード
線ＷＬに接続され、Ｐチャネル薄膜トランジスタＴ１０
のゲートＧ１０はノードＮ１に接続されている。上記構
成とすることにより、図３と同様のセルフリップ動作の
安定を図ることができるとともに、図２と同様の書込
み、読出し動作を実現できる。図５は、図３に示す回路
のパターンを示し、図６、図７はそれぞれ図５に示す６
−６、７−７線に沿った断面図である。
【００３３】図５乃至図７において、Ｐ型の半導体基板
３０の内部にはソース、ドレイン領域としての拡散層３
１が設けられている。この半導体基板３０の上にはゲー
ト酸化膜３２が設けられ、このゲート酸化膜３２の上に
は第１のポリシリコン層３３によってＮＭＯＳトランジ
スタＱ１、Ｑ２のゲートＧ１が形成されている。この第
１のポリシリコン層３３の上には絶縁層３４が設けら
れ、この絶縁層３４の上に第２のポリシリコン層３５が
設けられている。この第２のポリシリコン層３５の一端
部は、コンタクト部Ｃ１において、第１のポリシリコン
層３３を介して前記拡散層３１に接続されている。この
第２のポリシリコン層３５の前記ゲートＧ１と対向する
部分には、Ｐチャネル薄膜トランジスタＴＦＴ５のチャ
ネル領域ＣＨが設けられ、このチャネル領域ＣＨの両側
にソース、ドレイン領域が設けられている。前記ＮＭＯ
ＳトランジスタＱ１のゲートＧ１は薄膜トランジスタＴ
ＦＴ５の第２のゲートＧ５２と共用されている。薄膜ト
ランジスタＴＦＴ５のゲート用として、別途ポリシリコ
ン層を設けることも可能であるが、この実施例のような
構成とすることにより、ポリシリコン層を削減すること
ができる。
３０の内部にはソース、ドレイン領域としての拡散層３
１が設けられている。この半導体基板３０の上にはゲー
ト酸化膜３２が設けられ、このゲート酸化膜３２の上に
は第１のポリシリコン層３３によってＮＭＯＳトランジ
スタＱ１、Ｑ２のゲートＧ１が形成されている。この第
１のポリシリコン層３３の上には絶縁層３４が設けら
れ、この絶縁層３４の上に第２のポリシリコン層３５が
設けられている。この第２のポリシリコン層３５の一端
部は、コンタクト部Ｃ１において、第１のポリシリコン
層３３を介して前記拡散層３１に接続されている。この
第２のポリシリコン層３５の前記ゲートＧ１と対向する
部分には、Ｐチャネル薄膜トランジスタＴＦＴ５のチャ
ネル領域ＣＨが設けられ、このチャネル領域ＣＨの両側
にソース、ドレイン領域が設けられている。前記ＮＭＯ
ＳトランジスタＱ１のゲートＧ１は薄膜トランジスタＴ
ＦＴ５の第２のゲートＧ５２と共用されている。薄膜ト
ランジスタＴＦＴ５のゲート用として、別途ポリシリコ
ン層を設けることも可能であるが、この実施例のような
構成とすることにより、ポリシリコン層を削減すること
ができる。
【００３４】前記第２のポリシリコン層３５の上には絶
縁層３６が設けられ、この絶縁層３６の上には、第３の
ポリシリコン層３７が設けられている。この第３のポリ
シリコン層３７によって薄膜トランジスタＴＦＴ５の第
１のゲートＧ５１およびワード線ＷＬが構成されてい
る。
縁層３６が設けられ、この絶縁層３６の上には、第３の
ポリシリコン層３７が設けられている。この第３のポリ
シリコン層３７によって薄膜トランジスタＴＦＴ５の第
１のゲートＧ５１およびワード線ＷＬが構成されてい
る。
【００３５】前記第３のポリシリコン層３７の上には絶
縁層３８が設けられ、この絶縁層３８の上にはアルミニ
ウム配線からなるビット線ＢＬ、／ＢＬが設けられてい
る。このビット線ＢＬ、／ＢＬは、コンタクト部Ｃ２に
おいて前記第２のポリシリコン層３５の他端に接続され
ている。
縁層３８が設けられ、この絶縁層３８の上にはアルミニ
ウム配線からなるビット線ＢＬ、／ＢＬが設けられてい
る。このビット線ＢＬ、／ＢＬは、コンタクト部Ｃ２に
おいて前記第２のポリシリコン層３５の他端に接続され
ている。
【００３６】前記第１のゲートＧ５１は前記チャネル領
域ＣＨより長くされ、オーバラップトランジスタを構成
している。また、前記第２のゲートＧ５２は前記チャネ
ル領域ＣＨのチャネル長より短くされ、オフセットトラ
ンジスタを構成している。
域ＣＨより長くされ、オーバラップトランジスタを構成
している。また、前記第２のゲートＧ５２は前記チャネ
ル領域ＣＨのチャネル長より短くされ、オフセットトラ
ンジスタを構成している。
【００３７】さらに、前記第２のゲートＧ５２と第２の
ポリシリコン層３５の間の絶縁層３４の厚みは、第２の
ポリシリコン層３５と第１のゲートＧ５１との間の絶縁
層３６の厚みより厚くされ、第１、第２のゲートＧ５
１、Ｇ５２に応じて、薄膜トランジスタＴ５の駆動力に
差がつけられている。
ポリシリコン層３５の間の絶縁層３４の厚みは、第２の
ポリシリコン層３５と第１のゲートＧ５１との間の絶縁
層３６の厚みより厚くされ、第１、第２のゲートＧ５
１、Ｇ５２に応じて、薄膜トランジスタＴ５の駆動力に
差がつけられている。
【００３８】図６、図７は、ＮＭＯＳトランジスタＱ１
およびＰチャネル薄膜トランジスタＴ５について示して
いるが、ＮＭＯＳトランジスタＱ２およびＰチャネル薄
膜トランジスタＴ６の構成は、図６、図７をミラー投影
した構成とされている。図８は、図５の変形例を示すも
のである。図８において、図５と同一部分には同一符号
を付す。
およびＰチャネル薄膜トランジスタＴ５について示して
いるが、ＮＭＯＳトランジスタＱ２およびＰチャネル薄
膜トランジスタＴ６の構成は、図６、図７をミラー投影
した構成とされている。図８は、図５の変形例を示すも
のである。図８において、図５と同一部分には同一符号
を付す。
【００３９】図５において、接地電位ＶSSの電源線は拡
散層３１を使用している。これに対して、図８において
は、別途ポリシリコン層４０を設け、このポリシリコン
層４０を図示せぬ埋込みコンタクトを介して拡散層３１
と接続しているものである。
散層３１を使用している。これに対して、図８において
は、別途ポリシリコン層４０を設け、このポリシリコン
層４０を図示せぬ埋込みコンタクトを介して拡散層３１
と接続しているものである。
【００４０】上記実施例によれば、ＮＭＯＳトランジス
タＱ１、Ｑ２と、これらＮＭＯＳトランジスタＱ１、Ｑ
２に比べて、電流駆動能力が十分小さい薄膜トランジス
タＴ１、Ｔ２を積層するとともに、これら薄膜トランジ
スタＴ１、Ｔ２によって抵抗素子とトランスファーゲー
トを兼用し、さらに、電源電位ＶDDの配線を省略してい
る。したがって、回路パターンの面積を従来に比べて減
少することができるものである。すなわち、図５、図８
は、図１０と同様 0.5μｍの加工技術を想定したもので
ある。図５に示す回路パターンの面積は、2.9 × 3.9＝
11.31 μｍ2 であり、図８に示す回路パターンの面積
は、2.9 × 3.1＝8.99μｍ2 である。したがって、図１
０に示す回路パターンに比べて、面積を62% 〜49% 縮小
することができる。
タＱ１、Ｑ２と、これらＮＭＯＳトランジスタＱ１、Ｑ
２に比べて、電流駆動能力が十分小さい薄膜トランジス
タＴ１、Ｔ２を積層するとともに、これら薄膜トランジ
スタＴ１、Ｔ２によって抵抗素子とトランスファーゲー
トを兼用し、さらに、電源電位ＶDDの配線を省略してい
る。したがって、回路パターンの面積を従来に比べて減
少することができるものである。すなわち、図５、図８
は、図１０と同様 0.5μｍの加工技術を想定したもので
ある。図５に示す回路パターンの面積は、2.9 × 3.9＝
11.31 μｍ2 であり、図８に示す回路パターンの面積
は、2.9 × 3.1＝8.99μｍ2 である。したがって、図１
０に示す回路パターンに比べて、面積を62% 〜49% 縮小
することができる。
【００４１】図９は、図４に示す回路の構造を示す断面
図である。切断位置は図５に示す６−６線と同一部分で
あり、図５、図６と同一部分には同一符号を付し、異な
る部分についてのみ説明する。
図である。切断位置は図５に示す６−６線と同一部分で
あり、図５、図６と同一部分には同一符号を付し、異な
る部分についてのみ説明する。
【００４２】この実施例の場合、ＮＭＯＳトランジスタ
Ｑ１のゲートＧ１はＰチャネル薄膜トランジスタＴ８の
ゲートＧ８を兼ねている。第２のポリシリコン層３５に
はＰチャネル薄膜トランジスタＴ８のソース、ドレイン
およびチャネル領域ＣＨが設けられている。この第２の
ポリシリコン層３５の上には絶縁層５１が設けられ、こ
の絶縁層５１の上には第４のポリシリコン層５２が設け
られている。この第４のポリシリコン層５２にはＮチャ
ネル薄膜トランジスタＴ７のソース、ドレインおよびチ
ャネル領域ＣＨが設けられている。この第４のポリシリ
コン層５２の一端はコンタクト部Ｃ１において、前記第
２のポリシリコン層３５の一端に接続され、他端はコン
タクト部Ｃ２において、前記第２のポリシリコン層３５
の他端およびビット線ＢＬ、／ＢＬに接続されている。
この第４のポリシリコン層５２の上には絶縁層３６が設
けられ、この絶縁層３６の上にはワード線としての第３
のポリシリコン層３７が設けられている。この第３のポ
リシリコン層３７はＮチャネル薄膜トランジスタＴ７の
ゲートＧ７を構成している。この実施例においても、前
述した実施例と同様に回路パターンの面積を削減でき
る。
Ｑ１のゲートＧ１はＰチャネル薄膜トランジスタＴ８の
ゲートＧ８を兼ねている。第２のポリシリコン層３５に
はＰチャネル薄膜トランジスタＴ８のソース、ドレイン
およびチャネル領域ＣＨが設けられている。この第２の
ポリシリコン層３５の上には絶縁層５１が設けられ、こ
の絶縁層５１の上には第４のポリシリコン層５２が設け
られている。この第４のポリシリコン層５２にはＮチャ
ネル薄膜トランジスタＴ７のソース、ドレインおよびチ
ャネル領域ＣＨが設けられている。この第４のポリシリ
コン層５２の一端はコンタクト部Ｃ１において、前記第
２のポリシリコン層３５の一端に接続され、他端はコン
タクト部Ｃ２において、前記第２のポリシリコン層３５
の他端およびビット線ＢＬ、／ＢＬに接続されている。
この第４のポリシリコン層５２の上には絶縁層３６が設
けられ、この絶縁層３６の上にはワード線としての第３
のポリシリコン層３７が設けられている。この第３のポ
リシリコン層３７はＮチャネル薄膜トランジスタＴ７の
ゲートＧ７を構成している。この実施例においても、前
述した実施例と同様に回路パターンの面積を削減でき
る。
【００４３】尚、図１、図２に示す実施例も、層の数は
それぞれ相違するが、平面的に見た場合、回路はパター
ンは図５、図８とほぼ同様である。したがって、これら
の実施例も前述した実施例とほぼ等しい面積となる。
それぞれ相違するが、平面的に見た場合、回路はパター
ンは図５、図８とほぼ同様である。したがって、これら
の実施例も前述した実施例とほぼ等しい面積となる。
【００４４】また、上記実施例において、薄膜トランジ
スタＴ１〜Ｔ１０の電流通路はポリシリコンによって構
成したが、これに限定されるものではなく、例えばアモ
ルファス・シリコンや単結晶シリコンを使用することも
可能である。その他、この発明の要旨を変えない範囲に
おいて、種々変形実施可能なことは勿論である。
スタＴ１〜Ｔ１０の電流通路はポリシリコンによって構
成したが、これに限定されるものではなく、例えばアモ
ルファス・シリコンや単結晶シリコンを使用することも
可能である。その他、この発明の要旨を変えない範囲に
おいて、種々変形実施可能なことは勿論である。
【００４５】
【発明の効果】以上、詳述したようにこの発明によれ
ば、セル面積の増大を抑えて集積度を向上でき、１ビッ
ト当たりの製造コストを低下することが可能なスタティ
ック型メモリを提供できる。
ば、セル面積の増大を抑えて集積度を向上でき、１ビッ
ト当たりの製造コストを低下することが可能なスタティ
ック型メモリを提供できる。
【図１】この発明の第１の実施例を示す回路図。
【図２】この発明の第２の実施例を示す回路図。
【図３】この発明の第３の実施例を示す回路図。
【図４】この発明の第４の実施例を示す回路図。
【図５】図３に示す回路のパターン平面図。
【図６】図５に示す６−６線に沿った断面図。
【図７】図５に示す７−７線に沿った断面図。
【図８】図５の変形例を示すパターン平面図。
【図９】図４に示す回路の構造を示す断面図。
【図１０】従来のスタティック型メモリセルの一例を示
す回路図。
す回路図。
【図１１】図１０に示す回路のパターン平面図。
Ｑ１、Ｑ２…ＮＭＯＳトランジスタ、Ｔ１、Ｔ２、Ｔ
５、Ｔ６、Ｔ８、Ｔ１０…Ｐチャネル薄膜トランジス
タ、Ｔ３、Ｔ４、Ｔ７、Ｔ９…Ｎチャネル薄膜トランジ
スタ、ＢＬ、／ＢＬ…ビット線、ＷＬ…ワード線。
５、Ｔ６、Ｔ８、Ｔ１０…Ｐチャネル薄膜トランジス
タ、Ｔ３、Ｔ４、Ｔ７、Ｔ９…Ｎチャネル薄膜トランジ
スタ、ＢＬ、／ＢＬ…ビット線、ＷＬ…ワード線。
Claims (13)
- 【請求項１】 第１導電型の半導体基板内に形成された
第２導電型の第１の絶縁ゲートトランジスタと、 前記半導体基板内に形成され、前記第１の絶縁ゲートト
ランジスタのゲートが電流通路の一端に接続され、ゲー
トが前記第１の絶縁ゲートトランジスタの電流通路の一
端に接続された第２導電型の第２の絶縁ゲートトランジ
スタと、 前記第１、第２の絶縁ゲートトランジスタの電流通路の
他端に接続された電源配線と、 前記第１の絶縁ゲートトランジスタの上方に少なくとも
一部が重ねて設けられ、電流通路の一端が前記第１の絶
縁ゲートトランジスタの電流通路の一端に接続され、電
流通路の他端が第１のビット線に接続され、ゲートがワ
ード線に接続された第１の薄膜トランジスタと、 前記第２の絶縁ゲートトランジスタの上方に少なくとも
一部が重ねて設けられ、電流通路の一端が前記第２の絶
縁ゲートトランジスタの電流通路の一端に接続され、電
流通路の他端が第２のビット線に接続され、ゲートが前
記ワード線に接続された第２の薄膜トランジスタと、 を具備することを特徴とするスタティック型メモリ。 - 【請求項２】 前記第１、第２の絶縁ゲートトランジス
タとしてＮチャネルＭＯＳトランジスタを用い、第１、
第２の薄膜トランジスタとしてＰチャネル薄膜トランジ
スタを用い、前記ワード線を前記電源配線の電位と同電
位として第１、第２の薄膜トランジスタを導通させ、前
記ワード線を前記電源配線の電位より高電位として第
１、第２の薄膜トランジスタを非導通とさせ、前記電源
配線の電位より高電位のビット線読出し電位による第
１、第２の薄膜トランジスタの非導通時のリーク電流に
よって、前記第１、第２の絶縁ゲートトランジスタにデ
ータを保持することを特徴とする請求項１記載のスタテ
ィック型メモリ。 - 【請求項３】 前記第１、第２の絶縁ゲートトランジス
タとしてＮチャネルＭＯＳトランジスタを用い、第１、
第２の薄膜トランジスタとしてＮチャネル薄膜トランジ
スタを用い、前記ワード線を前記電源配線の電位と同電
位として第１、第２の薄膜トランジスタを非導通とさ
せ、前記ワード線を前記電源配線の電位より高電位とし
て第１、第２の薄膜トランジスタを導通させ、前記電源
配線の電位より高電位のビット線読出し電位による第
１、第２の薄膜トランジスタの非導通時のリーク電流に
よって、前記第１、第２の絶縁ゲートトランジスタにデ
ータを保持することを特徴とする請求項１記載のスタテ
ィック型メモリ。 - 【請求項４】 第１導電型の半導体基板内に形成された
第２導電型の第１の絶縁ゲートトランジスタと、 前記半導体基板内に形成され、前記第１の絶縁ゲートト
ランジスタのゲートが電流通路の一端に接続され、ゲー
トが前記第１の絶縁ゲートトランジスタの電流通路の一
端に接続された第２導電型の第２の絶縁ゲートトランジ
スタと、 前記第１、第２の絶縁ゲートトランジスタの電流通路の
他端に接続された電源配線と、 前記第１の絶縁ゲートトランジスタの上方に少なくとも
一部が重ねて設けられ、電流通路の一端が前記第１の絶
縁ゲートトランジスタの電流通路の一端に接続され、電
流通路の他端が第１のビット線に接続され、第１のゲー
トがワード線に接続され、第２のゲートが前記第２の絶
縁ゲートトランジスタの電流通路の一端に接続された第
１導電型の第１の薄膜トランジスタと、 前記第２の絶縁ゲートトランジスタの上方に少なくとも
一部が重ねて設けられ、電流通路の一端が前記第２の絶
縁ゲートトランジスタの電流通路の一端に接続され、電
流通路の他端が第２のビット線に接続され、第１のゲー
トが前記ワード線に接続され、第２のゲートが前記第１
の絶縁ゲートトランジスタの電流通路の一端に接続され
た第１導電型の第２の薄膜トランジスタと、 を具備することを特徴とするスタティック型メモリ。 - 【請求項５】 前記第１、第２の第１の薄膜トランジス
タは第１のゲートによってオン状態とされた場合に流れ
る電流に対して、第２のゲートによってオン状態とされ
た場合に流れる電流が１００分の１以下とされているこ
とを特徴とする請求項４記載のスタティック型メモリ。 - 【請求項６】 前記第１、第２の第１の薄膜トランジス
タの第２のゲートは、前記第１、第２の絶縁ゲートトラ
ンジスタのゲートと共用されていることを特徴とする請
求項４記載のスタティック型メモリ。 - 【請求項７】 前記第１、第２の絶縁ゲートトランジス
タは、第１、第２の薄膜トランジスタの非導通時のリー
ク電流によって、データを保持することを特徴とする請
求項４記載のスタティック型メモリ。 - 【請求項８】 第１導電型の半導体基板内に形成された
第２導電型の第１の絶縁ゲートトランジスタと、 前記半導体基板内に形成され、前記第１の絶縁ゲートト
ランジスタのゲートが電流通路の一端に接続され、ゲー
トが前記第１の絶縁ゲートトランジスタの電流通路の一
端に接続された第２導電型の第２の絶縁ゲートトランジ
スタと、 前記第１、第２の絶縁ゲートトランジスタの電流通路の
他端に接続された電源配線と、 前記第１の絶縁ゲートトランジスタの上方に少なくとも
一部が重ねて設けられ、電流通路の一端が前記第１の絶
縁ゲートトランジスタの電流通路の一端に接続され、電
流通路の他端が第１のビット線に接続され、ゲートがワ
ード線に接続された第２導電型の第１の薄膜トランジス
タと、 前記第１の絶縁ゲートトランジスタと第１の薄膜トラン
ジスタとの相互間に設けられ、電流通路の一端が前記第
１の絶縁ゲートトランジスタの電流通路の一端に接続さ
れ、電流通路の他端が前記第１のビット線に接続され、
ゲートが前記第２の絶縁ゲートトランジスタの電流通路
の一端に接続された第１導電型の第２の薄膜トランジス
タと、 前記第２の絶縁ゲートトランジスタの上方に少なくとも
一部が重ねて設けられ、電流通路の一端が前記第２の絶
縁ゲートトランジスタの電流通路の一端に接続され、電
流通路の他端が第２のビット線に接続され、ゲートが前
記ワード線に接続された第２導電型の第３の薄膜トラン
ジスタと、 前記第２の絶縁ゲートトランジスタと第３の薄膜トラン
ジスタとの相互間に設けられ、電流通路の一端が前記第
２の絶縁ゲートトランジスタの電流通路の一端に接続さ
れ、電流通路の他端が前記第２のビット線に接続され、
ゲートが前記第１の絶縁ゲートトランジスタの電流通路
の一端に接続された第１導電型の第４の薄膜トランジス
タと、 を具備することを特徴とするスタティック型メモリ。 - 【請求項９】 前記第１、第２の絶縁ゲートトランジス
タは、第１乃至第４の薄膜トランジスタの非導通時のリ
ーク電流によって、データを保持することを特徴とする
請求項８記載のスタティック型メモリ。 - 【請求項１０】 前記第１乃至第４の薄膜トランジスタ
の電流通路はアモロファス半導体によって構成されてい
ることを特徴とする請求項１、４、８のいずれかに記載
のスタティック型メモリ。 - 【請求項１１】 前記第１乃至第４の薄膜トランジスタ
の電流通路は多結晶半導体によって構成されていること
を特徴とする請求項１、４、８のいずれかに記載のスタ
ティック型メモリ。 - 【請求項１２】 前記第１乃至第４の薄膜トランジスタ
の電流通路は単結晶半導体によって構成されていること
を特徴とする請求項１、４、８のいずれかに記載のスタ
ティック型メモリ。 - 【請求項１３】 前記電源配線は、半胴体基板内に設け
られた拡散層によって構成されていることを特徴とする
請求項１、４、８のいずれかに記載のスタティック型メ
モリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4252626A JPH06104405A (ja) | 1992-09-22 | 1992-09-22 | スタティック型メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4252626A JPH06104405A (ja) | 1992-09-22 | 1992-09-22 | スタティック型メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06104405A true JPH06104405A (ja) | 1994-04-15 |
Family
ID=17239982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4252626A Pending JPH06104405A (ja) | 1992-09-22 | 1992-09-22 | スタティック型メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06104405A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1992
- 1992-09-22 JP JP4252626A patent/JPH06104405A/ja active Pending
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