JPH0227762A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、スタティック型ランダムアクセスメモリー（
ＲＡＭ）と電気的に書替え可能な不揮発性メモリ（ＥＥ
Ｐｌ？ＯＮ）を組合せた構成の半導体記憶装置に関する
もので、特に電源が無くても半永久的に記憶を保持する
ことが出来るスタティック型ＲＡＭとして使用されるも
のである。

（従来の技術） 一般にスタティック型ＲＡＭは、電源を切ると記憶デー
タが破壊されるので、前のデータを保持しておきたい場
合は、別のバックアップ電源を用いる等していた。

（発明が解決しようとする課題） この場合、別途バックアップ電源を要するから、電源が
なくても半永久的に記憶データを保持するために、スタ
ティック型ＲＡＭとＥＥＦＲＯＭを組み合わせることを
考えた場合、単にＲＡＭにＥＥＰＲＯＭをプラスしただ
けでは、ＲＡＭとは別に、これと同じ記憶容量のＥＥＦ
ＲＯＭを必要とする。従ってその分だけ、これらのメモ
リーを部品として使う装置の寸法は大きくなり、製造コ
ストも高くなる。

そこで本発明の目的は、ＥＥＰＲＯＭの機能を兼ねそな
えたスタティックＲＡＭとして構成でき、電源がなくて
も半永久的に記憶データを保持できる半導体記憶装置を
提供することにある。

（課題を解決するための手段と作用） 本発明は、負荷抵抗とドライバトランジスタをそなえた
フリップフロップ回路と、前記負荷抵抗の値を電荷によ
り変えるフローティングゲートと、該フローティングゲ
ートにトンネル絶縁膜を介して前記電荷を注入するかま
たはフローティングゲートから電荷を放出させる手段と
を具備したことを特徴とする半導体記憶装置である。

即ち本発明は、負荷に例えばポリシリコン高抵抗素子を
用いた抵抗負荷型スタティックＲＡＭセルに、フローテ
ィングゲートを追加した形とし、該フローティングゲー
トにＭＯＳＦＥＴのゲート電極のような作用をさせて負
荷抵抗値を変化させ、上記フリップフロップに電源が投
入された際には、自動的に前のデータがフリップフロッ
プの各記憶ノードに得られるようにしたものである。

（実施例） 以下図面を参照して本発明の一実施例を説明する。通常
の抵抗負荷型スタティックＲＡＭセルの回路図を第４図
に示す。この図において１　ａ　＋１ｂは負荷素子、２
ａ、２ｂはドライバトランジスタ、Ａ、Ｂはデータ保持
ノードで、これらによりフリップフロップが構成されて
いる。２ｃ。

２ｄはデータ転送用トランスファ素子である。第４図に
おいて、データが保持されている状態では、２つのデー
タ保持ノードＡ、Ｂのうち一方は電源Ｖｄｄに近い電位
に、他方は接地電位になっている。

第５図に、負荷素子１ａ、ｌｂにポリシリコン高抵抗素
子を用いた通常の抵抗負荷型スタティックＲＡＭセルで
本発明に適用するもののパターン平面図を示す。この図
において、領域３（拡散層領域３ａ、３ａ’　、３ｂと
３ｂ’を含む）は素子領域で、それ以外の領域Ｆは素子
間分離領域である。領域４，４ａ、４ｂは第１ポリシリ
コン電極を示す。領域５（領域５ａ、５ｂと５Ｃを含む
）は第２ポリシリコン膜を示す。領域５のうち点線斜線
で示した部分（５ａ、５ｂと５ｃ）は高濃度に不純物ド
ーピングされた領域で、配線の役割を果たし、それ以外
の部分は不純物ドーピングされていない（又は低濃度ド
ーピングされた）領域で高抵抗素子の役割を果す。６ａ
、６ｂは第１ポリシリコン電極と拡散層領域を接続する
コンタクト、７ｇ、７ｂは第２ポリシリコン膜と第１ポ
リシリコン電極を接続するコンタクトである。

第４図に示した回路図との対応は、例えば、トランジス
タ２ａは拡散層３ａをソース、３ａ′をドレイン、第１
ポリシリコン電極４ａをゲートとして構成されている。

またデータ保持ノードＡは拡散層３ａ′、第１ポリシリ
コン電極４ｂと第２ポリシリコン電極５ａで構成されて
いる。ここで、拡散層３ａ′と電極４ｂはコンタクト６
ａで、電極４ｂと５ａはコンタクト７ａでそれぞれ接続
されている。トランジスタ２ｂは拡散層３ｂをソース、
３ｂ’　をドレイン、電極４ｂをゲートとして構成され
ている。データ保持ノードＢは、Ａとは対称的に、拡散
層３ｂ′、電極４ａと５ｂから構成されている。電極４
はトラソファＭＯＳ素子２ｃ、２ｄのゲート電極となり
、配線５Ｃは抵抗ｌａ、ｌｂをつなぐ部分である。

第１図に、第５図に対応させた本発明の一実施例のセル
を示す。これは、第５図に示したスタティックＲＡＭセ
ルに、更にトンネル絶縁膜領域８ａと８ｂ、フローティ
ングゲート９ａと９ｂが付加されている。この第１図中
Ｃ−Ｃ線で示した部分の断面図を第２図に示すが、トン
ネル絶縁膜８ａ、フローティングゲート９ａの部分も第
２図に対応している。第２図においてポリシリコン膜１
　ａ　（５）は、例えば非常に不純物濃度のうすいＮ型
（高抵抗）層である。また８、１１は絶縁膜、１０はシ
リコン基板である。上記ポリシリコン膜ｌａ、５ｂ、５
ｃ、絶縁膜８、フロ〜ティングゲ−ト９ｂの部分は、一
種のＭＯＳＦＥＴと考えることができ、フローティング
ゲート９ｂに電子が注入されているか否かで、ポリシリ
コン抵抗Ｎｉｂの抵抗値を大きくしたり、小さくしたり
できる。抵抗膜１ｂについても同様である。

以下、第１図、第２図を用いて電気的動作を説明する。

まずデータ保持ノードＡが電源Ｖｄｄ電位になっている
場合を考える。この場合、データ保持ノードＢは接地電
位になっている。従って、第１ポリシリコン電極４ａと
第２ポリシリコン電極５ｂは接地電位になっている。第
２ポリシリコン電極５ｃは電源電位Ｖｄｄが与えられて
いる。

この状態ではフローティングゲート９ｂには電荷は蓄え
られていない。さて、ここで電極５Ｃに適当な、Ｖｄｄ
より高い電位を与えると、トンネル絶縁膜８ｂを通して
電極４ａから電子が注入され、フローティングゲート９
ｂが負に帯電する。電極５ｃにこの正の電位を与えた時
、もう一方のトンネル絶縁膜８ａにかかる電界は小さく
、電子の注入は起こらない。それは、第１ポリシリコン
電極４ｂ（即ちノードＡ）はＶｄｄ電位になっており、
トンネル絶縁膜８ａの両側の電位差が小さいためである
。このように一方のトンネル絶縁膜ではトンネル電流が
流れ、他方のトンネル絶縁膜では流れないような電位が
前記「適当な電源Ｖｄｄより高い電位」という事になる
。以上の原理により、どちらのフローティングゲートが
帯電しているかで１ビツトの情報を蓄えることが出来る
。

さて、この情報の読出しは次のようにして行う。

即ち、−度電源を切り、ノードＡ−Ｂ共に電荷を蓄えて
いない状態（接地電位）にする。続いて電源を入れると
、下に存在するフローティングゲートに負の電荷が蓄え
られているか否かで高抵抗素子のコンダクタンスが異っ
ており、高いコンダクタンスの高抵抗素子で電源に接続
されている方のノードの電位が他方のノードの電位より
速く上昇する。速く電位が上昇した方のノード（Ａまた
はＢ）がデータ０１°になり、これで情報が読み出され
たことになる。以上の読出し動作では、高抵抗素子にＰ
チャネルＭＯ８ＰＥＴとしての動作をさせていることに
なる。従って、そのソース電極となる第２ポリシリコン
電極５ＣはＰ型にドーピングされている事が望ましい。

なお、上記書き込み・読出し動作を（１回）行うとデー
タは反転する。上記の書き込み動作は、本記憶装置の製
作後始めての書込みの場合で、２回目以後はもし以前に
反対のデータが書込まれていると両方のフローティング
ゲートに同量の負電荷が蓄えられることになり情報は失
われる。従って、このままでは書き替えは不可能である
。しかし、前記方法で必要な方のフローティングゲート
に電子を注入した後、反対側のフローティングゲートに
蓄えられている電荷を放出することが出来る。

この電荷放出方法を第３図を用いて説明する。

第３図にはセル内の１対のフローティングゲート９ａ、
９ｂとそれらの上下の電極が模式的に示されている。い
ま、フローティングゲート９ｂには前記方法（電極５に
適当な、Ｖｄｄより高い電位を与える）によりすでに負
電荷−Ｑが蓄えられ、フローティングゲート９ａには以
前に注入された電荷が残っている状態を考える。この状
態で電極５に適当な負の電位を与えると、トンネル絶縁
膜８ａには高い電界がかかってトンネル電流が流れ、フ
ローティングゲート９ａに蓄えられる負電荷（ｉ１！子
）が放出されるが、トンネル絶縁膜８ｂにはこのような
高い電界はかからずフロルティングゲート９ｂの負電荷
−Ｑは保存される。この時、第１ポリシリコン電極４ｂ
の電位Ｖｄｄは、データ保持ノードＡに附随する静電容
量に蓄えられている電荷により保たれている。従ってフ
ローティングゲート９ａの負電荷（電子）がトンネル絶
縁膜８ａを通って１！極４ｂに放出されるにつれて電極
４ｂの電位は下がっていくが、データ保持ノードに蓄え
られている正電荷はＱより大きいので十分な量の負電荷
をフローティングゲート９ｂから放出することが出来る
。このように、書き替えが可能である。

次に上記記憶装置の要部の形成方法を説明する。

従来の、負荷素子にポリシリコン高抵抗素子を用いた抵
抗負荷型スタティックＲＡＭ　（Ｅ／Ｒ型ＳＲＡＭ）プ
ロセス技術により、第１ポリシリコン電極まで形成する
。次にＣＶＤ法により５ｉ０２膜を例えば３０００人堆
積し、フォトリソグラフィー技術を用いて第１図のトン
ネル絶縁膜８ａ、８ｂのためのパターンの穴を該５ｉ０
２膜に形成する。次に例えば５０人の酸化を行う。これ
により上記トンネル絶縁膜が形成される。次にポリシリ
コン膜を例えば７００人堆積し、フォトリソグラフィー
技術を用いて第１図のフローティングゲート９ａ、９ｂ
となるパターンのポリシリコン膜を残す。次に該フロー
ティングゲートの表面を例えば２５０人酸化する。以後
、再び従来のＥ／Ｒ型ＳＲＡＭプロセス技術により高抵
抗素子形成以後の工程を行うものである。

［発明の効果］ 以上説明した如く本発明によれば、電極層と抵抗層との
間に、トンネル絶縁膜を介したフローティングゲートを
挟み込む構成であるから、従来のＥ／Ｒ型スラスタティ
ックＲＡＭセルじ面積のセルで、スタティックＲＡＭの
機能にＥＥＦＲＯＭの機能を付加したセルを有した半導
体記憶装置が実現できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すパターン平面図、第２
図は第１図のＣ−Ｃ線に沿う断面図、第３図は第１図の
動作を説明するための断面的構成図、第４図は従来のス
タティックＲＡＭセルの回路図、第５図は同セルのパタ
ーン平面図である。 ｌａ、ｌｂ・・・負荷素子、２ａ、２ｂ・・・ドライバ
ートランジスタ、３　（３ａ、３ａ’　　３ｂと３ｂ’
を含む）・・・素子領域、３ａ、３ａ’　、３ｂ。 ３ｂ’・・・拡散層領域、４．４ａ、４ｂ・・・第１ポ
リシリコン電極、５　（５ａ、５ｂと５Ｃを含む）・・
・第２ポリシリコン膜、５　ａ　＊　５　ｂ　、５　ｃ
・・・第２ポリシリコン膜のうち、高濃度にドーピング
された部分、５ａ、５ｂ・・・第１ポリシリコン電極と
拡散層領域を接続するコンタクト、７ａ、７ｂ・・・第
２ポリシリコン膜と第１ポリシリコン電極を接続するコ
ンタクト、８・・・絶縁膜％　８ａ、８ｂ・・・トンネ
ル絶縁膜、９ａ、９ｂ・・・フローティングゲート、１
０・・・シリコン基板。 出願人代理人　弁理士　鈴　江　武　彦第１図 第 図 第 図

Claims (3)

【特許請求の範囲】
1. （１）負荷抵抗とドライバトランジスタをそなえたフリ
   ップフロップ回路と、前記負荷抵抗の値を電荷により変
   えるフローティングゲートと、該フローティングゲート
   にトンネル絶縁膜を介して前記電荷を注入するかまたは
   フローティングゲートから電荷を放出させる手段とを具
   備したことを特徴とする半導体記憶装置。
2. （２）前記トンネル絶縁膜は、そこにトンネル電流を流
   すことにより、前記フローティングゲートに電荷を注入
   するかまたはフローティングゲートから電荷を放出させ
   る薄い絶縁膜であることを特徴とする請求項１に記載の
   半導体記憶装置。
3. （３）前記負荷抵抗は、高抵抗ポリシリコンよりなり、
   うすい絶縁膜を介して前記フローティングゲートと対向
   することを特徴とする請求項１に記載の半導体記憶装置
   。