JPH0227762A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0227762A JPH0227762A JP63176722A JP17672288A JPH0227762A JP H0227762 A JPH0227762 A JP H0227762A JP 63176722 A JP63176722 A JP 63176722A JP 17672288 A JP17672288 A JP 17672288A JP H0227762 A JPH0227762 A JP H0227762A
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- Japan
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- insulating film
- load
- charge
- electrode
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 31
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Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
本発明は、スタティック型ランダムアクセスメモリー(
RAM)と電気的に書替え可能な不揮発性メモリ(EE
Pl?ON)を組合せた構成の半導体記憶装置に関する
もので、特に電源が無くても半永久的に記憶を保持する
ことが出来るスタティック型RAMとして使用されるも
のである。
RAM)と電気的に書替え可能な不揮発性メモリ(EE
Pl?ON)を組合せた構成の半導体記憶装置に関する
もので、特に電源が無くても半永久的に記憶を保持する
ことが出来るスタティック型RAMとして使用されるも
のである。
(従来の技術)
一般にスタティック型RAMは、電源を切ると記憶デー
タが破壊されるので、前のデータを保持しておきたい場
合は、別のバックアップ電源を用いる等していた。
タが破壊されるので、前のデータを保持しておきたい場
合は、別のバックアップ電源を用いる等していた。
(発明が解決しようとする課題)
この場合、別途バックアップ電源を要するから、電源が
なくても半永久的に記憶データを保持するために、スタ
ティック型RAMとEEFROMを組み合わせることを
考えた場合、単にRAMにEEPROMをプラスしただ
けでは、RAMとは別に、これと同じ記憶容量のEEF
ROMを必要とする。従ってその分だけ、これらのメモ
リーを部品として使う装置の寸法は大きくなり、製造コ
ストも高くなる。
なくても半永久的に記憶データを保持するために、スタ
ティック型RAMとEEFROMを組み合わせることを
考えた場合、単にRAMにEEPROMをプラスしただ
けでは、RAMとは別に、これと同じ記憶容量のEEF
ROMを必要とする。従ってその分だけ、これらのメモ
リーを部品として使う装置の寸法は大きくなり、製造コ
ストも高くなる。
そこで本発明の目的は、EEPROMの機能を兼ねそな
えたスタティックRAMとして構成でき、電源がなくて
も半永久的に記憶データを保持できる半導体記憶装置を
提供することにある。
えたスタティックRAMとして構成でき、電源がなくて
も半永久的に記憶データを保持できる半導体記憶装置を
提供することにある。
(課題を解決するための手段と作用)
本発明は、負荷抵抗とドライバトランジスタをそなえた
フリップフロップ回路と、前記負荷抵抗の値を電荷によ
り変えるフローティングゲートと、該フローティングゲ
ートにトンネル絶縁膜を介して前記電荷を注入するかま
たはフローティングゲートから電荷を放出させる手段と
を具備したことを特徴とする半導体記憶装置である。
フリップフロップ回路と、前記負荷抵抗の値を電荷によ
り変えるフローティングゲートと、該フローティングゲ
ートにトンネル絶縁膜を介して前記電荷を注入するかま
たはフローティングゲートから電荷を放出させる手段と
を具備したことを特徴とする半導体記憶装置である。
即ち本発明は、負荷に例えばポリシリコン高抵抗素子を
用いた抵抗負荷型スタティックRAMセルに、フローテ
ィングゲートを追加した形とし、該フローティングゲー
トにMOSFETのゲート電極のような作用をさせて負
荷抵抗値を変化させ、上記フリップフロップに電源が投
入された際には、自動的に前のデータがフリップフロッ
プの各記憶ノードに得られるようにしたものである。
用いた抵抗負荷型スタティックRAMセルに、フローテ
ィングゲートを追加した形とし、該フローティングゲー
トにMOSFETのゲート電極のような作用をさせて負
荷抵抗値を変化させ、上記フリップフロップに電源が投
入された際には、自動的に前のデータがフリップフロッ
プの各記憶ノードに得られるようにしたものである。
(実施例)
以下図面を参照して本発明の一実施例を説明する。通常
の抵抗負荷型スタティックRAMセルの回路図を第4図
に示す。この図において1 a +1bは負荷素子、2
a、2bはドライバトランジスタ、A、Bはデータ保持
ノードで、これらによりフリップフロップが構成されて
いる。2c。
の抵抗負荷型スタティックRAMセルの回路図を第4図
に示す。この図において1 a +1bは負荷素子、2
a、2bはドライバトランジスタ、A、Bはデータ保持
ノードで、これらによりフリップフロップが構成されて
いる。2c。
2dはデータ転送用トランスファ素子である。第4図に
おいて、データが保持されている状態では、2つのデー
タ保持ノードA、Bのうち一方は電源Vddに近い電位
に、他方は接地電位になっている。
おいて、データが保持されている状態では、2つのデー
タ保持ノードA、Bのうち一方は電源Vddに近い電位
に、他方は接地電位になっている。
第5図に、負荷素子1a、lbにポリシリコン高抵抗素
子を用いた通常の抵抗負荷型スタティックRAMセルで
本発明に適用するもののパターン平面図を示す。この図
において、領域3(拡散層領域3a、3a’ 、3bと
3b’を含む)は素子領域で、それ以外の領域Fは素子
間分離領域である。領域4,4a、4bは第1ポリシリ
コン電極を示す。領域5(領域5a、5bと5Cを含む
)は第2ポリシリコン膜を示す。領域5のうち点線斜線
で示した部分(5a、5bと5c)は高濃度に不純物ド
ーピングされた領域で、配線の役割を果たし、それ以外
の部分は不純物ドーピングされていない(又は低濃度ド
ーピングされた)領域で高抵抗素子の役割を果す。6a
、6bは第1ポリシリコン電極と拡散層領域を接続する
コンタクト、7g、7bは第2ポリシリコン膜と第1ポ
リシリコン電極を接続するコンタクトである。
子を用いた通常の抵抗負荷型スタティックRAMセルで
本発明に適用するもののパターン平面図を示す。この図
において、領域3(拡散層領域3a、3a’ 、3bと
3b’を含む)は素子領域で、それ以外の領域Fは素子
間分離領域である。領域4,4a、4bは第1ポリシリ
コン電極を示す。領域5(領域5a、5bと5Cを含む
)は第2ポリシリコン膜を示す。領域5のうち点線斜線
で示した部分(5a、5bと5c)は高濃度に不純物ド
ーピングされた領域で、配線の役割を果たし、それ以外
の部分は不純物ドーピングされていない(又は低濃度ド
ーピングされた)領域で高抵抗素子の役割を果す。6a
、6bは第1ポリシリコン電極と拡散層領域を接続する
コンタクト、7g、7bは第2ポリシリコン膜と第1ポ
リシリコン電極を接続するコンタクトである。
第4図に示した回路図との対応は、例えば、トランジス
タ2aは拡散層3aをソース、3a′をドレイン、第1
ポリシリコン電極4aをゲートとして構成されている。
タ2aは拡散層3aをソース、3a′をドレイン、第1
ポリシリコン電極4aをゲートとして構成されている。
またデータ保持ノードAは拡散層3a′、第1ポリシリ
コン電極4bと第2ポリシリコン電極5aで構成されて
いる。ここで、拡散層3a′と電極4bはコンタクト6
aで、電極4bと5aはコンタクト7aでそれぞれ接続
されている。トランジスタ2bは拡散層3bをソース、
3b’ をドレイン、電極4bをゲートとして構成され
ている。データ保持ノードBは、Aとは対称的に、拡散
層3b′、電極4aと5bから構成されている。電極4
はトラソファMOS素子2c、2dのゲート電極となり
、配線5Cは抵抗la、lbをつなぐ部分である。
コン電極4bと第2ポリシリコン電極5aで構成されて
いる。ここで、拡散層3a′と電極4bはコンタクト6
aで、電極4bと5aはコンタクト7aでそれぞれ接続
されている。トランジスタ2bは拡散層3bをソース、
3b’ をドレイン、電極4bをゲートとして構成され
ている。データ保持ノードBは、Aとは対称的に、拡散
層3b′、電極4aと5bから構成されている。電極4
はトラソファMOS素子2c、2dのゲート電極となり
、配線5Cは抵抗la、lbをつなぐ部分である。
第1図に、第5図に対応させた本発明の一実施例のセル
を示す。これは、第5図に示したスタティックRAMセ
ルに、更にトンネル絶縁膜領域8aと8b、フローティ
ングゲート9aと9bが付加されている。この第1図中
C−C線で示した部分の断面図を第2図に示すが、トン
ネル絶縁膜8a、フローティングゲート9aの部分も第
2図に対応している。第2図においてポリシリコン膜1
a (5)は、例えば非常に不純物濃度のうすいN型
(高抵抗)層である。また8、11は絶縁膜、10はシ
リコン基板である。上記ポリシリコン膜la、5b、5
c、絶縁膜8、フロ〜ティングゲ−ト9bの部分は、一
種のMOSFETと考えることができ、フローティング
ゲート9bに電子が注入されているか否かで、ポリシリ
コン抵抗Nibの抵抗値を大きくしたり、小さくしたり
できる。抵抗膜1bについても同様である。
を示す。これは、第5図に示したスタティックRAMセ
ルに、更にトンネル絶縁膜領域8aと8b、フローティ
ングゲート9aと9bが付加されている。この第1図中
C−C線で示した部分の断面図を第2図に示すが、トン
ネル絶縁膜8a、フローティングゲート9aの部分も第
2図に対応している。第2図においてポリシリコン膜1
a (5)は、例えば非常に不純物濃度のうすいN型
(高抵抗)層である。また8、11は絶縁膜、10はシ
リコン基板である。上記ポリシリコン膜la、5b、5
c、絶縁膜8、フロ〜ティングゲ−ト9bの部分は、一
種のMOSFETと考えることができ、フローティング
ゲート9bに電子が注入されているか否かで、ポリシリ
コン抵抗Nibの抵抗値を大きくしたり、小さくしたり
できる。抵抗膜1bについても同様である。
以下、第1図、第2図を用いて電気的動作を説明する。
まずデータ保持ノードAが電源Vdd電位になっている
場合を考える。この場合、データ保持ノードBは接地電
位になっている。従って、第1ポリシリコン電極4aと
第2ポリシリコン電極5bは接地電位になっている。第
2ポリシリコン電極5cは電源電位Vddが与えられて
いる。
場合を考える。この場合、データ保持ノードBは接地電
位になっている。従って、第1ポリシリコン電極4aと
第2ポリシリコン電極5bは接地電位になっている。第
2ポリシリコン電極5cは電源電位Vddが与えられて
いる。
この状態ではフローティングゲート9bには電荷は蓄え
られていない。さて、ここで電極5Cに適当な、Vdd
より高い電位を与えると、トンネル絶縁膜8bを通して
電極4aから電子が注入され、フローティングゲート9
bが負に帯電する。電極5cにこの正の電位を与えた時
、もう一方のトンネル絶縁膜8aにかかる電界は小さく
、電子の注入は起こらない。それは、第1ポリシリコン
電極4b(即ちノードA)はVdd電位になっており、
トンネル絶縁膜8aの両側の電位差が小さいためである
。このように一方のトンネル絶縁膜ではトンネル電流が
流れ、他方のトンネル絶縁膜では流れないような電位が
前記「適当な電源Vddより高い電位」という事になる
。以上の原理により、どちらのフローティングゲートが
帯電しているかで1ビツトの情報を蓄えることが出来る
。
られていない。さて、ここで電極5Cに適当な、Vdd
より高い電位を与えると、トンネル絶縁膜8bを通して
電極4aから電子が注入され、フローティングゲート9
bが負に帯電する。電極5cにこの正の電位を与えた時
、もう一方のトンネル絶縁膜8aにかかる電界は小さく
、電子の注入は起こらない。それは、第1ポリシリコン
電極4b(即ちノードA)はVdd電位になっており、
トンネル絶縁膜8aの両側の電位差が小さいためである
。このように一方のトンネル絶縁膜ではトンネル電流が
流れ、他方のトンネル絶縁膜では流れないような電位が
前記「適当な電源Vddより高い電位」という事になる
。以上の原理により、どちらのフローティングゲートが
帯電しているかで1ビツトの情報を蓄えることが出来る
。
さて、この情報の読出しは次のようにして行う。
即ち、−度電源を切り、ノードA−B共に電荷を蓄えて
いない状態(接地電位)にする。続いて電源を入れると
、下に存在するフローティングゲートに負の電荷が蓄え
られているか否かで高抵抗素子のコンダクタンスが異っ
ており、高いコンダクタンスの高抵抗素子で電源に接続
されている方のノードの電位が他方のノードの電位より
速く上昇する。速く電位が上昇した方のノード(Aまた
はB)がデータ01°になり、これで情報が読み出され
たことになる。以上の読出し動作では、高抵抗素子にP
チャネルMO8PETとしての動作をさせていることに
なる。従って、そのソース電極となる第2ポリシリコン
電極5CはP型にドーピングされている事が望ましい。
いない状態(接地電位)にする。続いて電源を入れると
、下に存在するフローティングゲートに負の電荷が蓄え
られているか否かで高抵抗素子のコンダクタンスが異っ
ており、高いコンダクタンスの高抵抗素子で電源に接続
されている方のノードの電位が他方のノードの電位より
速く上昇する。速く電位が上昇した方のノード(Aまた
はB)がデータ01°になり、これで情報が読み出され
たことになる。以上の読出し動作では、高抵抗素子にP
チャネルMO8PETとしての動作をさせていることに
なる。従って、そのソース電極となる第2ポリシリコン
電極5CはP型にドーピングされている事が望ましい。
なお、上記書き込み・読出し動作を(1回)行うとデー
タは反転する。上記の書き込み動作は、本記憶装置の製
作後始めての書込みの場合で、2回目以後はもし以前に
反対のデータが書込まれていると両方のフローティング
ゲートに同量の負電荷が蓄えられることになり情報は失
われる。従って、このままでは書き替えは不可能である
。しかし、前記方法で必要な方のフローティングゲート
に電子を注入した後、反対側のフローティングゲートに
蓄えられている電荷を放出することが出来る。
タは反転する。上記の書き込み動作は、本記憶装置の製
作後始めての書込みの場合で、2回目以後はもし以前に
反対のデータが書込まれていると両方のフローティング
ゲートに同量の負電荷が蓄えられることになり情報は失
われる。従って、このままでは書き替えは不可能である
。しかし、前記方法で必要な方のフローティングゲート
に電子を注入した後、反対側のフローティングゲートに
蓄えられている電荷を放出することが出来る。
この電荷放出方法を第3図を用いて説明する。
第3図にはセル内の1対のフローティングゲート9a、
9bとそれらの上下の電極が模式的に示されている。い
ま、フローティングゲート9bには前記方法(電極5に
適当な、Vddより高い電位を与える)によりすでに負
電荷−Qが蓄えられ、フローティングゲート9aには以
前に注入された電荷が残っている状態を考える。この状
態で電極5に適当な負の電位を与えると、トンネル絶縁
膜8aには高い電界がかかってトンネル電流が流れ、フ
ローティングゲート9aに蓄えられる負電荷(i1!子
)が放出されるが、トンネル絶縁膜8bにはこのような
高い電界はかからずフロルティングゲート9bの負電荷
−Qは保存される。この時、第1ポリシリコン電極4b
の電位Vddは、データ保持ノードAに附随する静電容
量に蓄えられている電荷により保たれている。従ってフ
ローティングゲート9aの負電荷(電子)がトンネル絶
縁膜8aを通って1!極4bに放出されるにつれて電極
4bの電位は下がっていくが、データ保持ノードに蓄え
られている正電荷はQより大きいので十分な量の負電荷
をフローティングゲート9bから放出することが出来る
。このように、書き替えが可能である。
9bとそれらの上下の電極が模式的に示されている。い
ま、フローティングゲート9bには前記方法(電極5に
適当な、Vddより高い電位を与える)によりすでに負
電荷−Qが蓄えられ、フローティングゲート9aには以
前に注入された電荷が残っている状態を考える。この状
態で電極5に適当な負の電位を与えると、トンネル絶縁
膜8aには高い電界がかかってトンネル電流が流れ、フ
ローティングゲート9aに蓄えられる負電荷(i1!子
)が放出されるが、トンネル絶縁膜8bにはこのような
高い電界はかからずフロルティングゲート9bの負電荷
−Qは保存される。この時、第1ポリシリコン電極4b
の電位Vddは、データ保持ノードAに附随する静電容
量に蓄えられている電荷により保たれている。従ってフ
ローティングゲート9aの負電荷(電子)がトンネル絶
縁膜8aを通って1!極4bに放出されるにつれて電極
4bの電位は下がっていくが、データ保持ノードに蓄え
られている正電荷はQより大きいので十分な量の負電荷
をフローティングゲート9bから放出することが出来る
。このように、書き替えが可能である。
次に上記記憶装置の要部の形成方法を説明する。
従来の、負荷素子にポリシリコン高抵抗素子を用いた抵
抗負荷型スタティックRAM (E/R型SRAM)プ
ロセス技術により、第1ポリシリコン電極まで形成する
。次にCVD法により5i02膜を例えば3000人堆
積し、フォトリソグラフィー技術を用いて第1図のトン
ネル絶縁膜8a、8bのためのパターンの穴を該5i0
2膜に形成する。次に例えば50人の酸化を行う。これ
により上記トンネル絶縁膜が形成される。次にポリシリ
コン膜を例えば700人堆積し、フォトリソグラフィー
技術を用いて第1図のフローティングゲート9a、9b
となるパターンのポリシリコン膜を残す。次に該フロー
ティングゲートの表面を例えば250人酸化する。以後
、再び従来のE/R型SRAMプロセス技術により高抵
抗素子形成以後の工程を行うものである。
抗負荷型スタティックRAM (E/R型SRAM)プ
ロセス技術により、第1ポリシリコン電極まで形成する
。次にCVD法により5i02膜を例えば3000人堆
積し、フォトリソグラフィー技術を用いて第1図のトン
ネル絶縁膜8a、8bのためのパターンの穴を該5i0
2膜に形成する。次に例えば50人の酸化を行う。これ
により上記トンネル絶縁膜が形成される。次にポリシリ
コン膜を例えば700人堆積し、フォトリソグラフィー
技術を用いて第1図のフローティングゲート9a、9b
となるパターンのポリシリコン膜を残す。次に該フロー
ティングゲートの表面を例えば250人酸化する。以後
、再び従来のE/R型SRAMプロセス技術により高抵
抗素子形成以後の工程を行うものである。
[発明の効果]
以上説明した如く本発明によれば、電極層と抵抗層との
間に、トンネル絶縁膜を介したフローティングゲートを
挟み込む構成であるから、従来のE/R型スラスタティ
ックRAMセルじ面積のセルで、スタティックRAMの
機能にEEFROMの機能を付加したセルを有した半導
体記憶装置が実現できる。
間に、トンネル絶縁膜を介したフローティングゲートを
挟み込む構成であるから、従来のE/R型スラスタティ
ックRAMセルじ面積のセルで、スタティックRAMの
機能にEEFROMの機能を付加したセルを有した半導
体記憶装置が実現できる。
第1図は本発明の一実施例を示すパターン平面図、第2
図は第1図のC−C線に沿う断面図、第3図は第1図の
動作を説明するための断面的構成図、第4図は従来のス
タティックRAMセルの回路図、第5図は同セルのパタ
ーン平面図である。 la、lb・・・負荷素子、2a、2b・・・ドライバ
ートランジスタ、3 (3a、3a’ 3bと3b’
を含む)・・・素子領域、3a、3a’ 、3b。 3b’・・・拡散層領域、4.4a、4b・・・第1ポ
リシリコン電極、5 (5a、5bと5Cを含む)・・
・第2ポリシリコン膜、5 a * 5 b 、5 c
・・・第2ポリシリコン膜のうち、高濃度にドーピング
された部分、5a、5b・・・第1ポリシリコン電極と
拡散層領域を接続するコンタクト、7a、7b・・・第
2ポリシリコン膜と第1ポリシリコン電極を接続するコ
ンタクト、8・・・絶縁膜% 8a、8b・・・トンネ
ル絶縁膜、9a、9b・・・フローティングゲート、1
0・・・シリコン基板。 出願人代理人 弁理士 鈴 江 武 彦第1図 第 図 第 図
図は第1図のC−C線に沿う断面図、第3図は第1図の
動作を説明するための断面的構成図、第4図は従来のス
タティックRAMセルの回路図、第5図は同セルのパタ
ーン平面図である。 la、lb・・・負荷素子、2a、2b・・・ドライバ
ートランジスタ、3 (3a、3a’ 3bと3b’
を含む)・・・素子領域、3a、3a’ 、3b。 3b’・・・拡散層領域、4.4a、4b・・・第1ポ
リシリコン電極、5 (5a、5bと5Cを含む)・・
・第2ポリシリコン膜、5 a * 5 b 、5 c
・・・第2ポリシリコン膜のうち、高濃度にドーピング
された部分、5a、5b・・・第1ポリシリコン電極と
拡散層領域を接続するコンタクト、7a、7b・・・第
2ポリシリコン膜と第1ポリシリコン電極を接続するコ
ンタクト、8・・・絶縁膜% 8a、8b・・・トンネ
ル絶縁膜、9a、9b・・・フローティングゲート、1
0・・・シリコン基板。 出願人代理人 弁理士 鈴 江 武 彦第1図 第 図 第 図
Claims (3)
- (1)負荷抵抗とドライバトランジスタをそなえたフリ
ップフロップ回路と、前記負荷抵抗の値を電荷により変
えるフローティングゲートと、該フローティングゲート
にトンネル絶縁膜を介して前記電荷を注入するかまたは
フローティングゲートから電荷を放出させる手段とを具
備したことを特徴とする半導体記憶装置。 - (2)前記トンネル絶縁膜は、そこにトンネル電流を流
すことにより、前記フローティングゲートに電荷を注入
するかまたはフローティングゲートから電荷を放出させ
る薄い絶縁膜であることを特徴とする請求項1に記載の
半導体記憶装置。 - (3)前記負荷抵抗は、高抵抗ポリシリコンよりなり、
うすい絶縁膜を介して前記フローティングゲートと対向
することを特徴とする請求項1に記載の半導体記憶装置
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63176722A JPH07120722B2 (ja) | 1988-07-15 | 1988-07-15 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63176722A JPH07120722B2 (ja) | 1988-07-15 | 1988-07-15 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0227762A true JPH0227762A (ja) | 1990-01-30 |
JPH07120722B2 JPH07120722B2 (ja) | 1995-12-20 |
Family
ID=16018635
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63176722A Expired - Fee Related JPH07120722B2 (ja) | 1988-07-15 | 1988-07-15 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07120722B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19531629C1 (de) * | 1995-08-28 | 1997-01-09 | Siemens Ag | Verfahren zur Herstellung einer EEPROM-Halbleiterstruktur |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS586178A (ja) * | 1981-07-02 | 1983-01-13 | Seiko Epson Corp | 半導体記憶装置 |
-
1988
- 1988-07-15 JP JP63176722A patent/JPH07120722B2/ja not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS586178A (ja) * | 1981-07-02 | 1983-01-13 | Seiko Epson Corp | 半導体記憶装置 |
Cited By (2)
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DE19531629C1 (de) * | 1995-08-28 | 1997-01-09 | Siemens Ag | Verfahren zur Herstellung einer EEPROM-Halbleiterstruktur |
US5970338A (en) * | 1995-08-28 | 1999-10-19 | Siemens Aktiengesellschaft | Method of producing an EEPROM semiconductor structure |
Also Published As
Publication number | Publication date |
---|---|
JPH07120722B2 (ja) | 1995-12-20 |
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