NL8400326A - Geintegreerde schakeling met veldeffecttransistoren en een programmeerbaar leesgeheugen. - Google Patents

Description

* JV

» Λ PHN 10925 1 N.V. Philips1 Gloeilampenfabrieken te Eindhoven.

Geïntegreerde schakeling net veldeffecttransistoren en een programreer-baar leesgeheugen.

De uitvinding heeft betrekking op een halfgeleiderlichaam geïntegreerde logische geheugenschakeling net ten minste een geheugen-matrix van uitwisbare, programmeerbare geheugencellen, die door een met trans is toren van het veldeffect type met geïsoleerde poortelektrode 5 (MOST) gevormde stuureenheid wordt bestuurd.

Programmeerbare niet-vluchtige geheugens van het EPROM (erasable programmable read only memory) respectievelijk van het EEPRQM (electrically erasable programmable read only memory) type zijn de laatste tijd meer en meer in zwang gekomen, omdat zij het voordeel bieden 10 van het op eenvoudige wijze prograitmeren respectievelijk uitwissen en opnieuw programmeren van de geheugeneenheid in een electrische computer of microprocessor, waardoor de flexibiliteit voor het invoeren van nieuwe programma's aanzienlijk werden verhoogd. Zo'n EPROM respectievelijk EEPRCM wordt daarbij in hst algemeen op een halfgeleider lichaam geïnte-15 greerd, meestal tezamen met verdere reken- respectievelijke besturingseenheden, die onderdeel uitmaken van de computer respectievelijk microprocessor.

Chi een EPRCM respectievelijk EEPRCM te programmeren is normaliter een veel hogere bedrijfsspanning nodig dan de spanning, waarbij 20 de overige halfgeleiderelementen cp het halfgeleider lichaam worden bedreven, namelijk een spanning, heel dicht onder de doorslagspanning van de in sperrichting bedreven halfgeleider overgangen (junction break down) van de halfgeleider zones, waaruit het EPROM respectievelijk EEPRCM is cpgebouwd.

25 Teneinde genoemde overige halfgeleiderelementen in het bij zonder die, welke nodig zijn voor het selecteren van die cellen van het geheugen, waaraan de juiste programmeerspanning 'moet warden toegevoerd, aan te passen aan de programmeerspanning van het geheugen zou men zijn toevlucht kunnen nemen tot het gebruik van veldeffecttransistoren met 30 betrekkelijke grote kanaallengte. Hoe groter namelijk de kanaallengte, des te hoger wordt de source-drain-doorslagspanning. Veldeffecttransistoren met een kanaallengte van 10 kunnen bijvoorbeeld een spanning tussen source (bronelektrcde) en drain (afvoerelektrode) van 20 V verdragen, 8400325 PHN 10925 2 » -¾ t * terwijl bij een kanaallengte van 2,5 yjm deze spanning tot beneden de 10 V kan zakken. Het gebruik van veldeffeettrans is toren net grote kanaallengte beeft echter een nadelige invloed op de schakelsnelheid, hetgeen ongewenst is.

5 De uitvinding heeft tot doel cm in geïntegreerde geheugenschake- ling van een in de aanhef genoemde type te voorzien, waarin ondanks het noodzakelijk zijn van de hoge prograirneerspanning voor het programmeren van de geheugenmatrix toch trans is toren net een (gezien hun doorslag-spanning ten opzichte van de programmeerspanning) relatief korte kanaal-10 lengte zijn toegepast cm diens leessnelheid niet nadelig te beïnvloeden.

Een geïntegreerde geheugenschakeling van de in de aanhef genoemde soort heeft volgens de uitvinding tot kenmerk, dat de stuureen-heid bevat: programmeermiddelen voor het aanbieden van een programmeerspanning aan genoemde geheugenmatrix, welke programmeerspanning hoger is 15 dan de electrische doorslagspanning tussen bron- en afvoerelectrode van een aantal der veldeffecttransistoren in stroomgeleidende toestand, maar lager dan deze doorslagspanning in stroamongeleiderde toestand, en schakelmiddelen voor het in een strocmongeleidende toestand brengen en/of houden van veldeffecttransistoren in de stuureenheid onder vast-20 legging van hun logische informatie.

De uitvinding maakt gebruik van het effect, dat de source-drain doorslagspanning van veldeffecttransistoren aanzienlijk hoger is, indien zo'n veldeffecttransistor. in de strocmongeleidende toestand verkeert, dan indien zij strocmvoert.

25 Door deze combinatie van maatregelen is enerzijds een hoge leessnelheid mogelijk, terwijl anderzijds de.voor een selectieproces aanwezige logische informatie, in het bijzonder de selectieformatie voor een geheugendeel, van de veldeffecttransistoren, ondanks dat zij niet meer strocmgeleidend zijn, behouden blijft. Die transistoren die 30 aan de hoge programmeerspanning van het geheugen blootgesteld worden, dienen zich derhalve gedurende de programmeercyclus in de ongeleidende toestand te bevinden en ook niet van logische informatie te veranderen. Een en ander vereist een aangepaste schrijf/wisgebeugen, zcmede buffers voor het vasthouden van de logische informatie gedurende de programmeercyclus.

35 Wanneer de programmeerspanning wordt aangelegd moet deze informatie worden vastgehouden (bijvoorbeeld in flip-flop schakelingen) zolang deze relatief hoge programmeerspanning aanwezig is. Deze toestand' moet behouden blijven zelfs wanneer sctnmige stuursignalen (adres- en/of datasignalen) 8400326 EHN 10925 3 ¢5 . £ •veranderen gedurende deze cyclus.

Uit het voorgaande zal duidelijk zijn dat de beschreven uitvinding ook in niet-vluchtige lees/scbrijfgeheugens (Non-Volatile RAM) is toe te passen, daar in zulke geheugens eveneens transistoren van het 5 progranneerbare type zijn toegepast.

Deze methode heeft naast het gebruik, van snellere schakelingen het bijkanende voordeel dat gedurende de prograirmeercyclus de externe bus (data-, adresbus) vrij is cm eventueel andere schakelingen te bedienen of cm de informatie voor de volgende cyclus klaar te maken.

10 De uitvinding zal worden toegelicht aan de hand van de tekening.

Figuren 1-4 geven het schakelschema met bijbehorende spannings-tijddiagrairmen veer van een geïntegreerde schakeling, waarop de uitvinding kan warden toegepast, figuur 5 vertoont het schakelschema, 15 figuur 6 de bijbehorende spanningstijddiagranmen, waarmse de uitvinding is gerealiseerd, en figuur 7 toont een schakeling voor het detecteren van de aanwezigheid van de prograitmeerspanning.

Figuren 1-4 kanen overeen met de figuren 5-8 van de oudere, 20 niet vóórgepubliceerde octrooiaanvrage nr. 83.04256, die op 9 december 1983 is ingediend. Voor een goed begrip van de uitvinding wordt eerst ingegaan op de aldaar beschreven logische schakeling met EPRCM geheugen.

Figuur 1 geeft het circuitschema van een deel van een geheugen van het EPROM type samen met een deel van de ingangs/uitgangselectronica.

25 De geheugencellen zijn gegroepeerd, bij wijze van voorbeeld, in woorden (bytes) van 8 bits, aangegeven met M^ .... M^, ____,Μ^ ..... M^g en M^g .... , en M^g ... . Elke geheugencel onvat een gebeugentransistor T.j waarvan de zwevende poortelektrode van een pijl is voorzien als symbool voor de kcppeling van de zwevende poort net de afvoerzone van deze tran-30 sis tor via het dunne tunnelaxyde. De afvoerzones van de gebaugentransis-toren zijn verbonden met de selectietransistoren T2, waarvan de poorten zijn verbonden met de woordlijnen (14,1) .... (14,N) die aangestuurd worden door invertors 23, waarvan de uitgang qp hoge spanning (HV) kan worden gebracht. Op de ophouw van deze invertors wordt hierna nog 35 ingegaan. De aanvoerzones van de transistoren zijn geneenschappelijk via de transistor Tg met aarde verbonden. Door deze transistor kunnen de aanvoerzones van de geheugentransistoren een zwevend potentiaal warden gegeven.

8400326 PHN 10925 4 * JS. ^ t

De (verticale) bitlijnen 12,1 ... 12,8 en 12,9 ... zijn via de veldeffecttransistoren T4 ... Tg, Tg verbonden net de leeslijnen SQ ... . De poortelektroden van de transistoren T^, Tg respectievelijk

Tg ... zijn verbonden net ij-selectielijnen ij1 respectievelijk ij2 enz.

5 die elk weer aangestuurd worden door een invertor 24** respectievelijk 242 enz.

De stuurelektroden 20,1 ..... 20N, die voor de cellen van één woord gemeenschappelijk zijn, zijn via de transistoren T^, die door de woordlijnen 14 worden aangestuurd, en Tg die door de lijnen ij1, ij2 10 aangestuurd worden, verbonden met de lijn P/E.

De leeslijnen SQ ... zijn verbonden net ingangs/uitgangs-blokken 24, waarvan duidelijkheidshalve in figuur 1 alleen het blok 10 dat met de lijn SQ is verbonden, is aangegeven. Het blok 10 omvat als ingang een Niet-EN (NAND) -poort 25 aan de ingang waarvan het schrijf-15 signaal W en de in te voeren data D kunnen worden toegevoerd. De uitgang van de poort 25 is verbonden met een invertor 26 door middel waarvan een hoge spanning HV aan de lijn SQ kan worden toegevoerd, en een stuursignaal aan het blok 27 dat een - lage - leesspanning aan SQ levert.

De lijn SQ is verder verbonden met de ingang van een stroonde tectie-20 circuit 28 voor het uitlezen van de opgeslagen informatie. De lees- spanningsgenerator 27 en de stroamdetectieversterker 28 kunnen desgewenst tot een gemeenschappelijk· circuit worden gecombineerd.

De lijn. P/E is verbonden met het blok 29. Dit omvat een eerste invertor 30 aan de ingang waarvan het -wissignaal E kan worden toegevoerd.

25 De uitgang van invertor 30 is verbonden met de ingang van een tweede ' invertor 31 waarmee een hoge spanning HV aan de lijn P/E kan worden toegevoerd. De invertor 31 is bovendien verbonden met een spannings-. generator 32 waarmede afhankelijk van het door de invertor 30 geleverde uitgangssignaal, al dan niet de leesspanning V aan de lijn P/E kan 30 worden toegevoerd.

De geheugens van de hier beschreven soort zijn gewoonlijk voorzien van een ladingspomp of spanningsvermenigvuldiger om de hoge spanning (in de orde van 20 V) te genereren die nodig is bij het programmeren en/of wissen. Voor de gebruiker heeft dit het voordeel dat hij net de 35 gebruikelijke 5 V voedingsspanning kan volstaan, die nodig is cm de normale CMOS-logica te bedrijven. Voor de invertors 23, 26 en 31 zijn daarom speciale tuffertrappen nódig die het mogelijk maken van de normale logica-spanning (0 en 5 V voor CMOS) over te gaan op veel hogere programmeer- 8400326 « 3s ΐ EHN 10925 5 spanningen. Deze buffers mogen geen of praktisch geen gelijkstroom uit de ladingspctrp trekken.

Figuur 2 toont het schakelschema van een hoogspanningsbuf fer, die gebruikt kan worden cm van lage naar hoge spanning te gaan zonder dat er D. C.

5 stroom loopt. De buffer, uitgevoerd in C-MOS techniek, is aangesloten op een invertor 35 die met een lage voedingsspanning wordt bedreven. De invertor 35 is een conventionele C-MOS invertor met een P-kanaal transistor waarvan de aanvoer aan de voeding is gelegd en met een N-kanaal transistor waarvan de aanvoer aan aarde is gelegd. De uitgang C van inver tor 35 is verbonden net de 10 ingang (punt A) van een invertor met een N-kanaal transistor T36, waarvan de aanvoer met aarde is verbonden, en met een P-kanaal transistor T37 waarvan de aanvoer is verbonden met punt B. De spanning die aan punt B wordt aangelegd kan (figuur 3) variëren, tussen V„en V„. Het uitgangssignaal kan worden af ge-nemen aan de uitgang 38. Via de P-kanaal transistor T39 is de uitgang 38 15 teruggekcppeld naar knooppunt A om te voorkomen dat tijdens bedrijf gelijkstroom door de invertor 36, 37 loopt. Cm tevens te voorkomen dat stroom van punt A (dat via transistor T39 op hoge spanning V^. kan worden gebracht) wegloopt via de invertor 35, is tussen punt A en de uitgang C van invertor 35 een N-kanaal transistor T4 0 geschakeld waarvan de poortelektrode 41 is verbonden met V^.

20 Ter verduidelijking van de werking van de buffer volgens figuur 2 is in figuur 3 een tijdsdiagram getekend van spanningen die aan diverse punten van de schakelingen kunnen worden aangelegd. Curve a stelt de spanning van punt B voor, curve c geeft de uitgangsspanning qp de uitgang C van de invertor 35 weer. Curve b geeft de uitgangsspanning aan uit-25 gang 38 veer. Bij wijze van voorbeeld is in figuur 3 uitgegaan van de situatie waarin invertor 35 een spanning V^ (logische "1") af geeft en aan punt B de lage voedingsspanning is aangelegd. Transistor 40 is uit en punt A staat op de spanning V^ ondat T39 aan is (punt 38 op nul Volt). Op t daalt het uitgangssignaal van invertor 35 naar aarde.

30 Omdat transistor T40 open gaat, gaat punt A ook naar aarde (aangenomen dat T39 die nog open is zeer klein is zodat hij een grote weerstand heeft) waardoor transistor T36 dicht gaat en de P-kanaal transistor T37 open gaat. De spanning op de uitgang 38 stijgt naar V™ waardoor T39 woedt af geschakeld. Op t. stijgt de spanning op punt B van V„ naar V„ 35 (bijvoorbeeld 20 V). Via de geleidende transistor T37 wordt de uitgang 38 opgeladen tot V^.. Wanneer vervolgens (op t^) νβ weer daalt naar V^ daalt de uitgangsspanning ook naar V^. (¾) t^ daalt het ingangssignaal van invertor 35 naar oV waardoor de spanning op de uitgang C van invertor 8400326

4 !B , *C

PHN 10925 6 35 stijgt naar V^. De potentiaal op knooppunt A stijgt naar V^., - , waarbij de drempelspanning van T40 is. De transistor T37 gaat althans bijna dicht en transistor T36 wordt geleidend, zodat de potentiaal aan de uitgang 38 naar oV daalt waardoor p-kanaal-transistor T39 geleidend 5 wordt en punt A verder tot qplaadt en T40 en T37 geheel worden afgeschakeld. Wanneer nu de spanning op punt B door de ladingspcmp weer op Vjj gebracht zou worden, wordt punt A via transistor T39 ook tot de waarde V„ opgeladen. Het spanningsverschil V tussen de aanvoer van

Jri transistor T37 en de poort blijft daardoor beneden de drempelspanning 10 van deze transistor, zodat deze transistor niet geleidend wordt.

Tegelijk blijft de V van transistor T40 ook beneden de drempelspanning gs zodat ook geen stroom kan lopen via de trans is toren T39 en T40 van het punt B naar de invertor 35. Op deze wijze voorkomt de terugkoppeling via transistor T39 dat er gelijkstroom door de buffer kan lopen.

15 De invertors 23 kunnen opgebouwd warden uit een buffer volgens figuur 2 waarbij de invertor 35 kan worden vervangen door NAND, NOR of andere logische C-MOS blokken van de periphere circuits.

Figuur 4 toont het schakelschema van de buffer 26 en van de leesspanningsbron 27 die net de detectorschakeling 28, in het onderhavige 20 uitvoeringsvoorbeeld tot een constructieve eenheid is samengebouwd tot het blok 50. Het deel van blok 50 dat in figuur 4 met onderbroken lijnen is omgeven, is van hetzelfde type als de leesversterker beschreven in het artikel "An 8 k EEPRQM. Using the Simos Storage Cell" van B. Giebel, gepubliceerd in IEEE Journal of Solid-State Circuits, Vol. SC-15, No. 3, 25 juni 1980, pp 311/315, in. het bijzonder figuur 6 en de bijbehorende beschrijving. De versterker bevat een n-type kanaal ingangstransistor T12 waarvan de aanvoerzone met aarde is verbonden en de poortelektrode G12 verbonden is met een van de lijnen SQ ... S^ . De afvoer van T12 is via de belastingstransistor T13 met voedingslijn Vcc verbonden. Voor T13 30 is hier een p-kanaal transistor genomen, maar het zal duidelijk zijn dat voor T13 ook een n-kanaal transistor zoals in de genoemde publicatie of een veerstand gebruikt kan worden. De poortelektrode van T13 ligt aan een vaste spanning. De uitgang D van de versterker (invertor) T12, T13 is verbonden met de poortelektroden van twee in serie geschakelde 35 n-kanaal-transistoren T14, T15. De aanvoer van T14 is verbonden met de poort G^2 van T12, terwijl de afvoer van T14 is verbonden met de aan-voer van T15. De afvoer van T15 is verbonden met de voedingslijn VC(_,.

Het knooppunt E tussen T14 en T15 is verbonden met de af voer van de 8400326 a PHN 10925 7 als veerstand geschakelde transistor Tl 6, waarvan de poort op vaste potentiaal is gelegd en de aanvoer met de voedingslijn is verbonden.

In plaats van de hier gebruikte p-kanaal-transistor T16 kan ook, zoals in bovengenoemde publicatie, een n-kanaal—transistor worden gebruikt 5 waarvan de poort aan is gelegd.

Voor de werking van de schakeling omvattende de transistoren T12 - T16 kan naar de publicatie van B. Giebel worden verwezen. In principe berust de werking hierop dat, wanneer de uit te lezen cel in een niet-geleidende toestand, verkeert, een zo lage stroom nodig is dat 10 deze geheel door T16 kan worden geleverd en via T14 naar de aangesloten lijn S± wordt gevoerd. In het geval de uit te lezen cel wel geleidend is en veel stroom vereist, zal een hiermedegepaard gaande verlaging van de spanning op poort G^ geïnverteerd worden en via verbinding D naar de poort T15 warden gevoerd, waardoor deze transistor geleidend 15 wordt. De stroom die nodig is om de spanning qp poort G^2 en de aangesloten lijn constant te houden op een gewenste spanning Vc (bepaald door de grootte van de verschillende transistoren) kan geleverd worden door T15.

De spanningsvariatie die bij deze toestanden optreedt op knooppunt E kan warden gedetecteerd met de invertortrap T19, T20, omvattende * 20 een n-kanaal-transistor T19 waarvan de aanvoer aan aarde (negatieve voedingslijn) ligt, en een p-kanaal-transistor T20 waarvan de aanvoer aan de positieve voedingslijn V+ ligt. De af voer zones van de transistoren T19 en T2Ö zijn verbonden met de uitgang F waaraan het uitgangssignaal kan worden afgencmen.

25 De buffers (invertors) 26 en 31 van figuur 1 zijn in figuur 4 weergegeven door het circuit 51. Deze buffer verschilt van de eind trap van de in figuur 2 getoonde buffer daarin dat hier de p-kanaal-transistor T27 tussen de uitgang en de n-kanaal-transistor T26 is tussengevoegd.

Deze transistor moet er voor zorgen dat wanneer het stuursignaal K dat 30 via T30 wordt toegevoerd 5 V bedraagt, de uitgang H van de buffer die net de lijn Si is verbonden niet tot oV ontladen wordt. Wanneer uitgang H iimers zover ontladen wordt dat V van T27 kleiner is dan zijn drempelspanning wordt T27 afgeschakeld en wordt de spanning op uitgang H bepaald door blok 50.

35 in figuur 5 wordt een schematische uitvoering van de schakeling van een deel van de stuureenheid, die de schrijf/wis cyclus bepaalt, weergegeven tezamen met in figuur 6 de golfvormen van de voornaamste signalen. In deze figuren stelt SW het signaal voor dat aangeeft wanneer 8400326 t PHN 10925 8 de programmeercyclus (schrijf- of wiscyclus) start en hoelang deze cyclus duurt (SW = "1" betekent programmeren). is de hoogspanningsvoedings-baan en L is het controlesignaal voor het in stroomongeleidende toestand brengen of houden van veldeffecttransistoren in de stuureenheid 5 van het geheugen en voor het vasthouden van de aanwezige logische informatie (L = "1" betekent dat de informatie wordt vastgehouden). Blok 1 is de hoogspanningsgenerator (in de vorm van de algemeen bekende ladings-pomp) tezamen met de schakelaar, die VH met verbindt als het signaal SW = 0. De generator en schakelaar worden gestuurd door het P signaal 10 (P = "0" betekent pomp actief, schakelaar open). Blok 2 stelt een detector-schakeling voor die een signaal HV = "O·" afgeeft, wanneer de spanning op het VH spoor groter is dan de voedingsspanning V^. Uit de golf vormen (figuur 6) blijkt duidelijk dat zolang P en HV beide "laag" (0) zijn de logische informatie vastgehouden (L = "1") moet warden, omdat geen 15 schakelacties mogen plaats vinden zolang de hoge spanning in het geheugen aanwezig is, De twee invertoren I in dit schema kunnen desgewenst vervangen worden door meerdere logische gates en/of invertoren óm alzo te compenseren voor vertragingen in de rest van de schakeling of cm andere signalen bij dit controle gedeelte te betrekken.

20 Via de NSND poort 3 wordt met P en HV het signaal L opgewekt, waarmee wordt verhinderd dat een transistor in het hoogspanningsgedeelte schakelt wanneer een hoge spanning aanwezig is . Dit is echter niet mogelijk in de blokken 1 en 2 zelf (figuur 5). Aangezien het opkomen en het af vallen van de hoge spanning vrij traag moet gebeuren, zijn hier 25 geen hoge schakelsnelheden nodig en kan men de kanaallengte van de tran-sistoren groter maken. Verder kan men hier de hoge spanning verdelen over meerdere MOS transistoren (cascade schakeling van MOST's) zodat iedere transistor een kleinere source-drain spanning heeft. Een voorbeeld wordt gegeven in figuur 7 waar een schema voor de detectieschakeling 30 70 (blok 2 in figuur 5) wordt weergegeven.

Uit de voorgaande beschrijving blijkt dus, hoe men tijdens de programmeercyclus gelijktijdig het programmeersignaal VH (figuur 4) aan de geheugentransistoren T1 (figuur 1) toevoert en ervoor zorg draagt, dat de logische informatie in de buffer (figuur 2) behouden blijft, 35 ondanks het feit, dat de betreffende transistoren in deze buffer in stroomloze toestand worden gebracht. Het controle signaal L wordt daartoe toegevoerd aan adresbufferschakelingen 100, die via adresdekodeer-schakelingen de hoogspanningsbuffers HV (figuur 1 en 2) sturen bij ont- 8400326 * PHN 10925 9 vangst van een adres. Het signaal L blokkeert nu de doorvoer van elke interne adresverandering naar de uitgangstrap T36 en T37, figuur 2) zodat deze stroomloos is en blijft zolang de prograimeerspanning aanwezig is. Evenzo wordt het signaal L toegevoerd aan data-inputbufferschakelingen 5 200, die de data aan de data-ingangD van de NAND-poort 25 (figuur 1) toevoeren. Zolang het signaal L aanwezig is zullen de aan de NAND-poort 25 geen dataveranderingen worden toegevoerd net het gevolg dat de uitgangstrap van de invertoren 26 stroomloos is en blijft. Dergelijke gestuurde adres- en data-inputbufferschakelingen zijn op zich bekend 10 (adres- en data-latch buffers) en behoeven derhalve geen verdere toelichting.

De in figuur 7 weergegeven detectieschakeling 70 bevat een serieschakeling van twee N-M0S transistoren T71 en T72 en van een PMQS transistor T73, waarbij de laatste net diens aanvoerelektrode qp de 15 hoogspanningsvoedingsbaan is aangesloten. De poortelektrode van T73 is doorverbonden net de poortelektrode van T72, die cp de voedingsspanning Vq, is aangesloten. De poortelektrode van transistor T71 ontvangt het geïnverteerde schrijf-wissignaal P (= SW). Zolang het signaal P "hoog" (1) zal T71 en T72 geleiden en is T73 gesperd, omdat het potentiaal op 20 de leiding VH gelijk aan is (de leiding V^. is door de door signaal P gestuurde schakelaar daarmee verbonden en de ladingspomp is non actief) evenals het. potentiaal op diens poortelektrode. De ingang 76 van de door transis toren T74 en T75 gevonnde CMOS invertor ontvangt een "laag" (0) signaal, zodat het uitgangssignaal HV "hoog" (1) Zal zijn.

25 Gaat het signaal P naar "laag" (0), hetgeen betekent dat de ladingspomp (blok 1, figuur 5) wordt ingeschakeld, dan zal T71 worden gesperd. Het potentiaal cp de leiding zal nu toe gaan nemen, zodat T73 zal gaan geleiden als het potentiaal qp leiding VH de waarde + { VTp j overschrijdt (V^ is de drenpelspanning van T73). Het dan op ingang 30 76 optredende "hoog" signaal wordt door inverter T74 - T75 geïnverteerd en deze levert het "laag" signaal HV aan de NAND-poort 3 uit figuur 5. Cpgemerkt wordt dat zodra het verbindingspunt tussen T72 en T71 is qpge-laden tot boven het potentiaal - jv^ | de transistor T72 geen stroom neer geleidt(V^ is de drenpelspanning van T72). Na afloop 35 van de progranmeercyclus gaat het signaal SW naar ”0" en P gaat naar "1" en dus zal de ladingspcmp (blok 1, figuur 5)'worden gestopt. De hoogspanning qp geleider νβ zal gaan afnemen (figuur 6) door ontlading 8400325

« JP 'V

PHN 10925 10 van de geleider Vg via de genoemde schakelaar in de vorm van een door signaal P gestuurde transistor, die de geleider Vg met potentiaal verbindt.

Zodra het signaal P hoog ("1") is, gaat T71 en dus ook T72 ge-5 leiden. Daar T73 nog in geleiding is zal ook ontlading van geleider V„ plaatsvinden via T73, T72 en T71. Nu is de breedte/lengte verhouding van transistor T73 veel groter gekozen dan de resulterende breedte/ lengte verhouding van de serieschakeling van T71 en T72 dat het potentiaal op punt 76 niet wezenlijk lager ligt dan het potentiaal op V„. Der- . fl 10; halve zal het punt 76. een "hoog" signaal blijven voeren en blijft HV laag. Zodra de spanning op geleider Vg is afgenorten tot ongeveer VCC + iVTP ί is het potentiaal op punt 76 vanwege de spanningsdeling over T73 enerzijds en T71 en T72 anderzijds zover gedaald dat de invertor T74 en T75 schakelt en het signaal HV veer "hoog" ("1") wordt. Pas dan 15 zal het L-signaal veer laag worden en veer adres- en dataveranderingen (voor leescycli) tot het geheugen toelaten. De spanning op Vg is dan reeds tot beneden de doorslagspanning van de transistoren (in geleiding) gedaald. De spanning op Vg zal nu verder tot dalen, waarbij T73 in sperrende, toestand overgaat zodra de spanning qp Vg daalt tot beneden 20 VCC + !VTP I *

Alhoewel in voorgaande voorbeelden een gebeugenschakeling met complementaire transistoren is beschreven, kan het principe van de uitvinding eveneens worden toegepast in een geheugenschakeling, die met transistoren van slechts een geleidingstype is uitgevoerd.

25 30 8400326 35

Claims (3)

1. Op een half geleiderlichaam geïntegreerde logische geheugenscha-keling net ten minste een geheugenmatrix van uitwisbare, programneer-bare geheugencellen, die door een gevormde stuureenheid met transistoren van het veldeffecttype met geïsoleerde poortelektrode (MOST) wordt be- 5 stuurd, met het kenmerk, dat stuureenheid bevat : prograrmreermlddèlen voor het aanbieden van een prograitmeerspanning aan genoemde geheugenmatrix, welke prograitmeerspanning hoger is dan de electrische doorslagspanning tussen bron- en afvoerelektrode van een aantal der veldeffecttransis-toren in stroangeleidende toestand, maar lager dan deze doorslagspanning 10 in strocmongeleidende toestand, en schakelmiddelen voor het in een stroctnongeleidende toestand brengen en/of houden van veldeffecttransis-toren in de stuureenheid onder vastlegging van hun logische informatie.

2. Geïntegreerde geheugenschakeling volgens conclusie 1, waarbij de stuureenheid een selectie-eenheid voor het uitvoeren van logische 15 bewerkingen bevat, die de juiste cellen van bet geheugen selecteerd voor het toevoeren van de progrartmeerspanning, met het kenmerk, dat gedurende de cyclus, waarin de prograirmeermiddelen de prograimeerspanning aan een geselecteerde geheugencel aanbiedt, de schakelmiddelen transistoren van de selectie-eenheid in strocmongeleidende toestand houdt, waarbij de 20 selectie-eenheid verder middelen bevat, die de aanwezige logischs informatie ondanks het stroanongeleidend zijn vasthoudt.

3. Geïntegreerde geheugenschakeling volgens conclusie 1 of 2, met het kenmerk, dat de geheugenschakeling met complementaire veldeffect-transistoren met geïsoleerde poortelektroden is uitgevoerd. 25 30 8400326 35