JP2628942B2 - プルアップ抵抗コントロール入力回路及び出力回路 - Google Patents

プルアップ抵抗コントロール入力回路及び出力回路

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JP2628942B2
JP2628942B2 JP3132468A JP13246891A JP2628942B2 JP 2628942 B2 JP2628942 B2 JP 2628942B2 JP 3132468 A JP3132468 A JP 3132468A JP 13246891 A JP13246891 A JP 13246891A JP 2628942 B2 JP2628942 B2 JP 2628942B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明はプルアップトランジス
タを備えた入出力バッファ回路において、プルアップト
ランジスタのオン抵抗をコントロールする技術に関す
る。
【０００２】
【従来の技術】図１２はプルアップトランジスタを備え
る従来の入力バッファ回路を示す回路である。
【０００３】ＰＭＯＳトランジスタＱ2 は出力端子Ｐo
に接続されたドレインと、高電位の電源ＶDDに接続され
たソースと、入力端子Ｐi に接続されたゲートとを有す
る。またＮＭＯＳトランジスタＱ3 は、出力端子Ｐo に
接続されたドレインと、低電位の電源ＶSS（ここでは接
地）に接続されたソースと、入力端子Ｐi に接続された
ゲートとを有する。即ちＭＯＳトランジスタＱ2 ，Ｑ3
はＣＭＯＳインバータ１１を形成し、その遷移電圧はＶ
ITである（但しＶDD＞ＶIT＞ＶSS）。
【０００４】一方、入力端子Ｐi にはＰＭＯＳトランジ
スタＱ1がプルアップトランジスタとして接続されてい
る。即ち、ＰＭＯＳトランジスタＱ1 は、入力端子Ｐi
に接続されたドレインと、電源ＶDDに接続されたソース
と、電源ＶSSに接続されたゲートとを有する。なお、以
下電源ＶDDの電位をもＶDDと称する。電源ＶSSについて
も同様とする。
【０００５】従来の入力バッファ回路はこのようにイン
バータ１１とＰＭＯＳトランジスタＱ1 とから構成さ
れ、入力端子Ｐi には前段の回路から２種の論理レベル
が入力される。これは等価的には、前段の出力インピダ
ンスＺo と、電位Ｖi （Ｖi は２値をとる）を出力する
方形波発振器とが入力端子Ｐi に接続されると考えるこ
とができる。
【０００６】次に図１２に示す入力バッファ回路の動作
を説明する。
【０００７】まず入力端子Ｐi が高インピダンス状態
（以下「Ｚ状態」とする）となった場合、即ち前段の出
力インピダンスＺo が非常に大きくなった場合を考え
る。このような状態は例えば図１４に示す様に、前段回
路の出力部分が複数のプルダウントランジスタＱd を備
えてオープンドレイン型となっており、全てのプルダウ
ントランジスタＱd がオン状態（導通状態）からオフ状
態（遮断状態）に移行した場合などに生じる。図１２に
戻ってプルアップトランジスタであるＰＭＯＳトランジ
スタＱ1 はゲートに電源ＶSSが接続されているため常時
オン状態であり、そのオン抵抗を以て入力端子Ｐi を電
源ＶDDに接続する。これにより入力端子Ｐiの電位を高
論理レベルに設定する。インバータ１１はその遷移電圧
ＶIT付近で最も貫通電流が大きくなるので、入力端子Ｐ
i の電位がインバータ１１の遷移電圧ＶIT付近の値とな
らないようにしてＭＯＳトランジスタＱ2 ，Ｑ3 に貫通
電流が流れることによるＭＯＳトランジスタＱ2 ，Ｑ3
の破壊を回避している。つまりＰＭＯＳトランジスタＱ
2 をオフ状態、ＮＭＯＳトランジスタＱ3 をオン状態と
して入力端子Ｐi の電位を高論理レベルとするのであ
る。このとき出力端子Ｐoは電源ＶSSと接続されて低論
理レベルを出力する。
【０００８】次に、入力端子Ｐi に遷移電圧ＶITより高
い論理レベルＶH が入力された場合、ＰＭＯＳトランジ
スタＱ2 がオフ状態となり、ＮＭＯＳトランジスタＱ3
はオン状態となる。従って出力端子Ｐo は電源ＶSSと接
続されて低論理レベルを出力する。
【０００９】一方、入力端子Ｐi に遷移電圧ＶITより低
い論理レベルＶL が入力された場合、ＰＭＯＳトランジ
スタＱ2 はオン状態となり、ＮＭＯＳトランジスタＱ3
はオフ状態となる。従って出力端子Ｐo は電源ＶDDと接
続されて高論理レベルを出力する。
【００１０】この際、ＰＭＯＳトランジスタＱ1 はその
オン抵抗を以て入力端子Ｐi を電源ＶDDに接続している
ため、入力端子Ｐi の電位は、前段の出力インピダンス
Ｚo とこのオン抵抗との抵抗分割によって定まる。従っ
て図１２に示す入力バッファ回路全体の高論理レベルの
遷移電圧をＶIH（＞ＶIT）低論理レベルの遷移電圧をＶ
IL（＜ＶIT）と設定する場合には、等価方形波発振器の
電位Ｖi がＶi ＞ＶＩＨを満たすときには入力端子Ｐ
ｉ の電位が遷移電圧ＶITよりも高く、また電位Ｖiが
Ｖi ＜ＶILを満たすときには入力端子Ｐi の電位が遷移
電圧ＶITよりも低くなるようにオン抵抗を定めている。
具体的にはＰＭＯＳトランジスタＱ1 のトランジスタサ
イズの設計を適切に行うことにより実現される。
【００１１】図１３は上記動作が連続して発生した場合
のタイミングチャートである。簡単の為発振器の電位Ｖ
i はＶDD，ＶSSのいずれかの電位をとるものとする。時
刻ｔ1 以前においては入力端子Ｐi に高論理レベル（こ
こでは電位ＶDD）が入力されている場合（以下「状態
Ｈ」）であり、出力端子Ｐo には低論理レベル（ここで
は電位ＶSS）を出力している場合（以下「状態Ｌ」）で
ある。時刻ｔ1 からｔ2 においては入力端子Ｐi に低論
理レベル（ＶC ）が入力されている場合であり、出力端
子Ｐo には高論理レベル（ここでは電位ＶDD）を出力し
ている。但し電位ＶC は発振器の電位Ｖi （＝ＶSS）よ
りも若干高い。上述のように前段の出力インピダンスＺ
o とＰＭＯＳトランジスタＱ1 のオン抵抗とで電位差Ｖ
DD−ＶSSが抵抗分割されているためである。時刻ｔ2 以
降は前段の出力インピダンスＺo が大きくなったＺ状態
の場合であり、ＰＭＯＳトランジスタＱ1 によって入力
端子Ｐi の電位は電位ＶDDまで引き上げられ、出力端子
Ｐo の電位は電位ＶSSとなる。
【００１２】このようなプルアップトランジスタは出力
バッファ回路においても用いられる。図１５はプルアッ
プトランジスタを備える従来の出力バッファ回路を示す
回路図である。
【００１３】ＰＭＯＳトランジスタＱ4 は出力端子Ｐoo
に接続されたドレインと、電源ＶDDに接続されたソース
と、ナンドゲートＧ３の出力端に接続されたゲートとを
有する。またＮＭＯＳトランジスタＱ5 は出力端子Ｐoo
に接続されたドレインと、電源ＶSSに接続されたソース
と、ノアゲートＧ 4 の出力端に接続されたゲートとを有
する。即ちＭＯＳトランジスタＱ4 ，Ｑ5 はトライステ
ートタイプのＣＭＯＳインバータ２１を形成する。
【００１４】ゲートＧ２，Ｇ３，Ｇ４はトライステート
タイプのコントロール回路２０を構成している。ゲート
Ｇ２はインバータであり、駆動許可入力端子Ｐi1にその
入力端が接続されている。ナンドゲートＧ３の第１入力
端はゲートＧ２の出力端に、第２入力端は駆動選択入力
端子Ｐi2にそれぞれ接続されている。またノアゲートＧ
４の第１入力端は駆動許可入力端子Ｐi1に、第２入力端
は駆動選択入力端子Ｐi2に、それぞれ接続されている。
【００１５】一方、出力端子ＰooにはＰＭＯＳトランジ
スタＱ6がプルアップトランジスタとして接続されてい
る。即ち、ＰＭＯＳトランジスタＱ6 は出力端子Ｐooに
接続されたドレインと、電源ＶDDに接続されたソース
と、電源ＶSSに接続されたゲートとを有する。
【００１６】コントロール回路２０，インバータ２１，
ＰＭＯＳトランジスタＱ6 は出力バッファ回路Ａ0 を構
成する。同様の構成による出力バッファ回路が出力端子
Ｐooを共通として更にｎ個接続されている。また出力端
子Ｐooは、次段回路に対して信号を伝達する。入力バッ
ファ回路４０は前記次段回路の入力バッファ回路であ
り、その遷移電圧はＶITである。
【００１７】次に動作について説明する。
【００１８】駆動許可入力端子Ｐi1は、低論理レベルを
入力する（状態Ｌ）ことにより複数の出力バッファ回路
Ａ0 〜Ａn の中から１つを選択するための端子である。
いま、出力バッファ回路Ａ0 の駆動許可入力端子Ｐi1に
低論理レベルが入力された結果、出力バッファ回路Ａ0
が選択されているとする。
【００１９】この場合、出力バッファ回路Ａ0 の駆動選
択入力端子Ｐi2に高論理レベルが入力される（状態Ｈ）
と、ナンドゲートＧ３の出力が状態ＬとなってＰＭＯＳ
トランジスタＱ4 がオン状態となる一方で、ノアゲート
Ｇ４の出力も低論理レベルとなってＮＭＯＳトランジス
タＱ5 がオフ状態となる。その結果、出力端子Ｐooに高
論理レベルが出力される（状態Ｈ）。上記とは逆に、駆
動選択入力端子Ｐi2に低論理レベルが入力されると（状
態Ｌ）、ＰＭＯＳトランジスタＱ4 がオフ状態となる一
方で、ＮＭＯＳトランジスタＱ5 がオン状態となり、出
力端子Ｐooに低論理レベルが出力される（状態Ｌ）。
【００２０】次に、出力回路Ａ0 〜Ａn のいずれもが選
択されていない場合、すなわちすべての出力回路Ａ0 〜
Ａn の駆動選択入力端子が状態Ｈとなっている場合、各
出力バッファ回路Ａ0 〜Ａn において、ナンドゲートＧ
３の出力は状態ＨとなってＰＭＯＳトランジスタＱ4 が
オフ状態となる。これとともに、ノアゲートＧ４の出力
が状態ＬとなってＮＭＯＳトランジスタＱ5 もオフ状態
になる。その結果、インバータ２１の出力（ドレイン端
子共通接続点）自体は何も出力しないＺ状態となる。た
だし、ＰＭＯＳトランジスタＱ6 はそのゲートに印加さ
れた電位ＶSSにより常時オン状態にあるため、出力端子
Ｐooは状態Ｈになる。これにより、出力端子Ｐooのフロ
ーティング状態を回避し、次段の入力バッファ回路４０
が図１２に示すインバータ１１と同様なＣＭＯＳ構造で
あっても、それに貫通電流を流させることを回避するこ
とができる。
【００２１】ところで、出力回路Ａ0 が選択されている
場合、即ち駆動許可入力端子Ｐi1が状態Ｌとなっている
場合に出力端子Ｐooが状態Ｌのときは、ＮＭＯＳトラン
ジスタＱ5 がオン状態にあり（ＰＭＯＳトランジスタＱ
4 はオフ状態）、ＰＭＯＳトランジスタＱ6 が常時オン
状態になっていることから、出力端子Ｐooの状態Ｌにお
ける電位は、ＮＭＯＳトランジスタＱ5 のオン抵抗とＰ
ＭＯＳトランジスタＱ4 のオン抵抗との抵抗分割によっ
て決定されることになる。そのため、各出力回路Ａ0 〜
Ａn の高論理レベル遷移電圧ＶOHおよび低論理レベル遷
移電圧ＶOLと、入力バッファ回路４０の遷移電圧ＶITと
の関係がＶOH＞ＶIT＞ＶOLとなるようにＰＭＯＳトラン
ジスタＱ6 の設計がなされる。
【００２２】
【発明が解決しようとする課題】従来の入力バッファ回
路、出力バッファ回路は上記のように構成されていたの
で、入力バッファ回路においては前段の回路の出力部分
がＺ状態になったとき、それ自身が有するインバータ１
１における貫通電流を回避でき、出力バッファ回路にお
いては次段の有するインバータにおける貫通電流を回避
することができる。
【００２３】しかし、それぞれの効果を得るため、プル
アップトランジスタであるＰＭＯＳトランジスタＱ1 ，
Ｑ6 は常にオン状態となっているため、これに不要な電
流が流れ、不要な電力消費をするという問題点があっ
た。
【００２４】入力バッファ回路について言えば、図１２
において入力端子Ｐi に低論理レベルが入力された場
合、ＰＭＯＳトランジスタＱ1 に電流が流れてしまい、
ここで不要な電力が消費されることになる。
【００２５】出力バッファ回路について言えば、図１５
において出力端子Ｐooに低論理レベルを出力する際、Ｐ
ＭＯＳトランジスタＱ6 に電流が流れてしまい、ここで
不要な電力が消費されることになる。
【００２６】この発明は、このような問題点を解消する
ためになされたもので、入力回路においてはそれ自身の
有するＭＯＳトランジスタに貫通電流を流さず、また不
要な電流によるプルアップトランジスタでの不要な電力
消費をも回避することができる入力回路を提供すること
を目的とする。
【００２７】また出力回路においては、次段のＭＯＳト
ランジスタに貫通電流を流さず、また不要な電流による
プルアップトランジスタでの不要な電力消費をも回避す
ることができる出力回路を提供することを目的とする。
【００２８】
【課題を解決するための手段】請求項１にかかる発明
は、入力端子と、出力端子と、第１の遷移電圧を有する
入力バッファ回路と、第１トランジスタと、論理回路と
を備えるプルアップ抵抗コントロール入力回路である。
【００２９】前記第１トランジスタは前記入力端子に接
続された第１電極と、高電位点に接続された第２電極
と、制御電極とを有する。
【００３０】前記論理回路は、前記入力端子に接続され
た入力端と、前記第１トランジスタの前記制御電極に接
続された出力端とを有し、前記入力端子の電位が第２遷
移電圧よりも高い場合には前記第１トランジスタをオン
させ、前記入力端子の電位が前記第２遷移電圧よりも低
い場合には前記第１トランジスタを間欠的にオンさせ
る。ここで前記第１遷移電圧は前記第２遷移電圧よりも
高い。
【００３１】請求項２にかかる発明は、請求項１にかか
る発明において、前記論理回路が、間欠的なパルスを出
力するパルス発生回路と、インバータとアンドゲートと
を備えたものである。
【００３２】前記インバータは、その入力端が前記論理
回路の前記入力端に、またその出力端が前記アンドゲー
トの第１入力端にそれぞれ接続されている。
【００３３】前記アンドゲートは前記インバータと接続
された前記第１入力端の他に、前記パルス発生回路と接
続された第２入力端を有する。また前記アンドゲートの
出力端は、前記論理回路の前記出力端に接続されてい
る。
【００３４】請求項３にかかる発明は、請求項１にかか
る発明に更に、前記入力端子に接続された第１電極と、
前記高電位点に接続された第２電極と、制御電極とを有
する第２トランジスタを加設したプルアップ抵抗コント
ロール入力回路である。
【００３５】前記第２トランジスタは前記入力端子の電
位が前記第２遷移電圧よりも高い場合にはオンし、前記
入力端子の電位が前記第２遷移電圧よりも低い場合には
オフする。
【００３６】請求項４にかかる発明は、駆動許可入力端
子と、駆動選択入力端子と、出力端子と、トリステート
コントロール回路と、出力バッファ回路と、第１トラン
ジスタと、論理回路とを備えるプルアップ抵抗コントロ
ール出力回路である。
【００３７】前記トライステートコントロール回路は前
記駆動許可入力端子及び前記駆動選択入力端子の信号に
よって制御される第１駆動出力端及び第２駆動出力端と
を有する。
【００３８】前記出力バッファ回路は、高電位点と、低
電位点と、前記第１駆動出力端に接続された第１入力端
と、前記第２駆動出力端に接続された第２入力端と、前
記出力端子に接続された出力端とからなる。
【００３９】前記第１トランジスタは、前記出力端子に
接続された第１電極と、前記高電位点に接続された第２
電極と、制御電極とを有する。
【００４０】前記論理回路は、前記出力端子に接続され
た入力端と、前記第１トランジスタの前記制御電極に接
続された出力端とを有し、前記出力端子の電位が第１遷
移電圧よりも高い場合には前記第１トランジスタをオン
させ、前記出力端子の電位が前記第１遷移電圧よりも低
い場合には前記第１トランジスタを少なくとも一定期間
オフさせる。ここで前記第１遷移電圧は、前記出力端子
に接続される次段回路の有する第２遷移電圧よりも低
い。
【００４１】請求項５にかかる発明は請求項４にかかる
プルアップ抵抗コントロール出力回路であって、前記論
理回路は前記出力端子の電位が前記第１遷移電圧よりも
低い場合には前記第１トランジスタを常時オフさせる。
【００４２】請求項６にかかる発明は請求項４にかかる
プルアップ抵抗コントロール出力回路であって、前記論
理回路は前記出力端子の電位が前記第１遷移電圧よりも
低い場合には前記第１トランジスタを間欠的にオンさせ
る。
【００４３】請求項７にかかる発明は、請求項６にかか
る発明において、前記論理回路が間欠的なパルスを出力
するパルス発生回路と、インバータとアンドゲートとを
備えたものである。
【００４４】前記インバータは、その入力端が前記論理
回路の前記入力端に、またその出力端が前記アンドゲー
トの第１入力端にそれぞれ接続されている。
【００４５】前記アンドゲートは前記インバータと接続
された前記第１入力端の他に、前記パルス発生回路と接
続された第２入力端を有する。また前記アンドゲートの
出力端は、前記論理回路の前記出力端に接続されてい
る。
【００４６】請求項８にかかる発明は請求項６にかかる
プルアップ抵抗コントロール出力回路であって、前記プ
ルアップ抵抗コントロール出力回路は更に、第２トラン
ジスタを備える。
【００４７】前記第２トランジスタは、前記出力端子に
接続された第１電極と、前記高電位点に接続された第２
電極と、制御電極とを有する。
【００４８】前記第２トランジスタは前記出力端子の電
位が前記第１遷移電圧よりも高い場合にはオンし、前記
出力端子の電位が前記第１遷移電圧よりも低い場合には
オフする。
【００４９】
【作用】請求項１および請求項２にかかる発明において
論理回路は、その有する第２の遷移電圧が入力バッファ
回路の有する第１の遷移電圧よりも低く設定される。よ
って、入力端子に入力する前段の回路の出力が低論理レ
ベルから高インピダンス状態となった場合に、第１トラ
ンジスタのリークによって高論理レベルへ向かって入力
端子の電位が上昇し始めても、第１の遷移電圧に達する
前にまず第２の遷移電圧に達し、第１の遷移電圧を飛び
越して直ちに高電位点の与える電位近傍に達する。更
に、入力端子の電位が低論理レベルにある時にはプルア
ップトランジスタを間欠的にオン状態へ駆動するので、
速やかに前記入力端子を高電位論理レベルに移行させ
る。
【００５０】請求項３にかかる発明において第２トラン
ジスタは、請求項１にかかる第１トランジスタとともに
プルアップ抵抗として働く。しかし、入力端子が低論理
レベルにある場合には、第１トランジスタのみが間欠的
にオン状態に駆動する。したがって第２トランジスタに
不要な電流は流れない。
【００５１】請求項４にかかる発明において、論理回路
は、その有する第２の遷移電圧が次段回路の有する第１
の遷移電圧よりも低く設定される。よって、第１トラン
ジスタのリークによって高論理レベルへ向かって出力端
子の電位が上昇し始めても、第１の遷移電圧に達する前
にまず第２の遷移電圧に達し、第１の遷移電圧を飛び越
して直ちに高電位点の与える電位近傍に達する。
【００５２】請求項５にかかる発明においては、出力端
子の電位が低論理レベルにある時には出力端子を高電位
電源に接続しないので、次段回路に不要な電流が流れる
ことを回避する。請求項６及び請求項７にかかる発明に
おいて論理回路は、出力端子の電位が低論理レベルにあ
る時にはプルアップトランジスタが間欠的にオン状態へ
駆動するので、出力バッファ回路の出力が低論理レベル
から高インピダンス状態となった場合に、速やかに前記
出力端子を高電位論理レベルに移行させる。
【００５３】請求項８にかかる発明において第２トラン
ジスタは、請求項４にかかる第１トランジスタとともに
プルアップ抵抗として働く。しかし、出力端子が低論理
レベルにある場合には、第１トランジスタのみが間欠的
にオン状態に駆動する。したがって第２トランジスタに
不要な電流は流れない。
【００５４】
【実施例】図３はこの発明の第１実施例であるプルアッ
プ抵抗コントロール入力回路の回路図である。入力端子
Ｐi と出力端子Ｐo との間にインバータ１１が接続され
ている。インバータ１１の構成は従来の入力バッファ回
路と同様、ＰＭＯＳトランジスタＱ2 とＮＭＯＳトラン
ジスタＱ3 とで構成されている。即ちＰＭＯＳトランジ
スタＱ2 は出力端子Ｐo に接続されたドレインと、高電
位の電源ＶDDに接続されたソースと、入力端子Ｐi に接
続されたゲートとを有する。またＮＭＯＳトランジスタ
Ｑ3 は、出力端子Ｐo に接続されたドレインと、低電位
の電源ＶDD（ここでは接地）に接続されたソースと、入
力端子Ｐi に接続されたゲートとを有する。その遷移電
圧はＶITである（但しＶDD＞ＶIT＞ＶSS）。
【００５５】プルアップトランジスタであるＰＭＯＳト
ランジスタＱ1 においても、従来の入力バッファ回路と
同様、入力端子Ｐi に接続されたドレインと、電源ＶSS
に接続されたソースとを有するが、ＰＭＯＳトランジス
タＱ1 のゲートは、インバータＧ１の出力端に接続され
ている。インバータＧ１の入力端は入力端子Ｐi に接続
されている。このインバータＧ１の遷移電圧ＶRTは、イ
ンバータ１１の遷移電圧ＶITよりも低く設定されてい
る。また遷移電圧ＶRTはこの入力回路全体における高論
理レベルの遷移電圧ＶIHよりも、低く設定される。一
方、この入力回路全体における低論理レベルの遷移電圧
ＶILはインバータ１１の遷移電圧ＶITよりも低く設定さ
れている。即ち、遷移電圧の相互関係は
【００５６】
【数１】 ＶIH＞ＶIT＞ＶRT＞ＶIL
【００５７】となる。
【００５８】ところで、一般的に、ＰＭＯＳトランジス
タとＮＭＯＳトランジスタとからなるＣＭＯＳ構造のイ
ンバータの遷移電圧は、次の式で概略値を得ることがで
きる。
【００５９】
【数２】
【００６０】この式で、それぞれの記号の意味は、 ＶTH：インバータの遷移電圧 ＶDD：高電位側電源レベル ＶTHP ：ＰＭＯＳトランジスタの閾値電圧 ＶTHN ：ＮＭＯＳトランジスタの閾値電圧 Ｋ：ＰＭＯＳトランジスタとＮＭＯＳトランジスタのコンダクタンス比 βP ：ＰＭＯＳトランジスタのコンダクタンス βN ：ＮＭＯＳトランジスタのコンダクタンス である。
【００６１】なお、このとき、各電圧については、低電
位電源のレベルを基準にしている。
【００６２】そして、コンダクタンスβP ，βN は、そ
れぞれのＭＯＳ−ＦＥＴのゲート幅をＷ、ゲート長をＬ
とすると、Ｗ／Ｌにほぼ比例している。したがって、Ｐ
ＭＯＳトランジスタＱ2 ，ＮＭＯＳトランジスタＱ3 の
トランジスタサイズ（ゲート幅Ｗ、ゲート長Ｌ）を適当
に設計してインバータ１１を構成することにより、その
遷移電圧ＶITを制御することが可能になる。よって数１
の関係を満足するようなインバータ１１の設計が可能で
ある。
【００６３】次に、第１実施例に係る入力回路の動作に
ついて説明する。まず、入力端子Ｐi に対して外部から
信号が印加されている場合、即ち前段の出力インピダン
スＺo が小さいときの動作を説明する。
【００６４】入力端子Ｐi に印加された信号レベルＶIN
が入力回路の高論理レベルの遷移電圧ＶIHよりも高く
（状態Ｈ）、したがって、インバータ１１の遷移電圧Ｖ
ITより高い場合には、インバータ１１を構成するＰＭＯ
ＳトランジスタＱ2 がオフ状態となり、ＮＭＯＳトラン
ジスタＱ3 がオン状態となる。そこで、出力端子Ｐoは
電源ＶSSに接続され、低論理レベルを出力する（状態
Ｌ）。
【００６５】そして、このときは入力端子Ｐi に印加さ
れた信号レベルＶINがインバータＧ１の遷移電圧ＶRTよ
りも高いので、このインバータＧ１からＰＭＯＳトラン
ジスタＱ1 のゲートに供給される電位は低論理レベルと
なり、ＰＭＯＳトランジスタＱ1 はオン状態となる。従
って入力端子Ｐi はＰＭＯＳトランジスタＱ1 を介して
電源ＶDDと接続され、状態Ｈのまま保たれる。
【００６６】即ち、この場合のプルアップトランジスタ
の動作は、図１２に示した従来の場合と同様である。
【００６７】上述した場合とは逆に入力端子Ｐi に印加
された信号レベルＶINが入力回路のローレベル入力電圧
規格ＶILよりも低く（状態Ｌ）、したがって、インバー
タ１１の遷移電圧ＶITよりも低いときには、インバータ
１１を構成するＰＭＯＳトランジスタＱ2 がオン状態と
なり、ＮＭＯＳトランジスタＱ3 がオフ状態となる。そ
こで、出力端子Ｐo は電源ＶDDに接続されることにな
り、高論理レベルを出力する。なお、この場合のインバ
ータ１１の動作も従来例と同様である。
【００６８】そして、この際には、入力端子Ｐi に印加
された信号レベルＶINがインバータＧ１の遷移電圧ＶRT
よりも低いので、このインバータＧ１からＰＭＯＳトラ
ンジスタＱ1 のゲートに供給される電位は高論理レベル
となり、ＰＭＯＳトランジスタＱ1 はオフ状態となる。
この結果、ＰＭＯＳトランジスタＱ1 を介して電源ＶDD
から入力端子Ｐi へ電流が流れることは、有効に阻止さ
れることになり、従来入力端子Ｐi が状態Ｌのときに生
じていた不要な電力消費を回避できる。
【００６９】次に、外部から入力端子Ｐi に信号が供給
されていた状態から、信号が供給されていない、即ち前
段の出力インピダンスＺo が非常に高く、Ｚ状態になっ
た場合の動作について説明する。
【００７０】入力端子Ｐi に印加された信号レベルＶIN
が低論理レベルの遷移電圧ＶIL（＜ＶRT）よりも低い状
態Ｌ（この状態における出力端子Ｐo の電位は高論理レ
ベルである）からＺ状態になると、入力端子Ｐi の電位
はインバータＧ１の遷移電圧ＶRTよりも低いのでＰＭＯ
ＳトランジスタＱ1 がオフ状態にあり、入力端子Ｐi の
電位は低論理レベルのまま保たれる。即ちインバータ１
１に貫通電流が流れることもない。
【００７１】図４は上記動作が連続して発生した場合の
タイミングチャートである。図１３と同様、簡単のため
発振器の電位Ｖi は電位ＶDD，ＶSSのいずれかをとるも
のとする。時刻ｔ1 以前は入力端子Ｐi が状態Ｈにある
場合であり、インバータＧ１によってＰＭＯＳトランジ
スタＱ1 のゲートの電位は低論理レベルでＰＭＯＳトラ
ンジスタＱ1 がオン状態にあり、出力端子Ｐo は状態Ｌ
にある。時刻ｔ1 からｔ2 においては入力端子Ｐi が状
態Ｌとなった場合である。このとき、ＰＭＯＳトランジ
スタＱ1 のゲートにはインバータＧ１によって高論理レ
ベルが与えられ、ＰＭＯＳトランジスタＱ1 はオフ状態
にある。従って図１３に示した従来の回路の場合とは異
なり、入力端子Ｐi の状態Ｈにおける電位は電位ＶCに
上昇するということもなく、電位ＶSSとなる。時刻ｔ2
以降はＺ状態の場合であり、入力端子Ｐi は時刻ｔ2 以
前の状態、即ち状態Ｌを保持する。よって出力端子Ｐo
は状態Ｈを保持する。
【００７２】しかし、このように入力端子Ｐi がＺ状態
にある場合には、入力端子Ｐi の電位を強制的に設定す
る要因はなく、従って例えばＰＭＯＳトランジスタＱ1
のリークにより、入力端子Ｐi の電位が上昇してくる場
合がある。これを放置すると入力端子Ｐi の電位はやが
てインバータ１１の遷移電圧ＶITに達し、これに大きな
貫通電流を流してしまうことになる。そこでインバータ
Ｇ１の遷移電圧ＶRTをインバータ１１の遷移電圧ＶITよ
りも小さく設定しておくことにより、このような弊害を
回避することができる。以下その回避について説明す
る。
【００７３】入力端子Ｐi の電位がインバータＧ１の遷
移電圧ＶRTよりもまだ小さい時点ではインバータ１１の
遷移電圧ＶITよりも小さいので出力端子はインバータ１
１に低い論理レベルを与えている。
【００７４】しかし、入力端子Ｐi の電位がインバータ
Ｇ１の遷移電圧ＶRTを超えて上昇する状態になると、イ
ンバータの出力は低論理レベルとなり、ＰＭＯＳトラン
ジスタＱ1 をオン状態にし入力端子Ｐi はＰＭＯＳトラ
ンジスタＱ1 を介して高論理レベルに反転することにな
る。
【００７５】この時、入力端子Ｐi の電位はインバータ
１１の遷移電圧ＶIT付近の値をとることはない。入力端
子Ｐi の電位は電位ＶRTから上昇し始めると電位ＶITを
飛び越して直ちに電位ＶDD程度に達するためである。従
ってインバータ１１に貫通電流が流れることを回避する
ことができる。
【００７６】なお、入力端子が状態ＨからＺ状態に移行
した場合には、入力端子の電位はＰＭＯＳトランジスタ
Ｑ1 を介して電源ＶDDによって規定されるので、変動す
ることはない。
【００７７】即ち、図３の入力回路は、従来の場合と同
様入力端子Ｐi がＺ状態となってもインバータ１１に貫
通電流を流さない。しかも従来の場合とは異なり、入力
端子Ｐi が状態Ｌであっても、ＰＭＯＳトランジスタＱ
1 がオフ状態にあるので不要な電力消費を回避すること
ができる。
【００７８】図１はこの発明の第２実施例であるプルア
ップ抵抗コントロール入力回路の回路図である。入力端
子Ｐi と出力端子Ｐo の間にはインバータ１１が接続さ
れている。インバータ１１の構成は第１実施例の入力回
路と同様、ＰＭＯＳトランジスタＱ2 とＮＭＯＳトラン
ジスタＱ3 とで構成されている。プルアップトランジス
タであるＰＭＯＳトランジスタＱ1 においても、第１実
施例の入力回路と同様、入力端子Ｐi に接続されたドレ
インと、電源ＶDDに接続されたソースとを有するが、Ｐ
ＭＯＳトランジスタＱ1 のゲートは、アンドゲートＧ５
の出力端に接続されている。アンドゲートＧ５の第１入
力端はインバータＧ１の出力端に接続され、第２入力端
はパルス発生回路ＳＧに接続されている。インバータＧ
１の入力端は、第１実施例と同様入力端子Ｐi に接続さ
れている。
【００７９】パルス発生回路ＳＧは、ゲートＧ５の遷移
電圧よりも小さい値（状態Ｌ）と大きい値（状態Ｈ）の
２値の電位を間欠的にパルスとして出力する。このよう
な回路は例えば図６に示すような論理回路で構成するこ
とができる。ここで信号Ｔ１はクロック信号であり、出
力Ａ，Ｂ，Ｃ，はそれぞれ入力Ｓａ，Ｓｂ，Ｓｃを状態
Ｈとすることによって得られる。
【００８０】インバータＧ１の出力が状態Ｈのときに
は、ゲートＧ５はパルス発生回路ＳＧの出力をＰＭＯＳ
トランジスタＱ1 のゲートに伝え、ＮＭＯＳトランジス
タＱ1を間欠的にオン状態とする。
【００８１】次に第２実施例に係る入力回路の動作につ
いて説明する。まず入力端子Ｐi に対して外部から信号
が印加されている場合、即ち前段の出力インピダンスＺ
o が小さいときの動作を説明する。
【００８２】入力端子Ｐi が状態Ｈにある場合にはイン
バータＧ１はゲートＧ５の第１入力端に低論理レベルを
与える。従ってこの場合にはパルス発生回路ＳＧの出力
に拘らずゲートＧ５の出力端は状態Ｌとなり、ＰＭＯＳ
トランジスタＱ1 をオン状態とする。よって入力端子Ｐ
i は電源ＶDDに接続され、状態Ｈが保持される。このと
きインバータ１１の働きにより出力端子Ｐo は低論理レ
ベルを出力する。
【００８３】入力端子Ｐi が状態Ｌにある場合にはイン
バータＧ１はゲートＧ５の第１入力端に高論理レベルを
与える。従ってこの場合にはパルス発生回路ＳＧの出力
に従ってゲートＧ５が出力することになる。
【００８４】このような状態でパルス発生回路ＳＧの出
力が高論理レベル、即ちゲートＧ５の出力が状態Ｈであ
る場合には、ＰＭＯＳトランジスタＱ1 はオフ状態であ
る。よって入力端子Ｐi は状態Ｌを保持することにな
る。これは第１実施例における動作と同様である。
【００８５】一方、パルス発生回路ＳＧの出力が低論理
レベルのパルスを発生すると、ゲートＧ５の出力も低論
理レベルとなり、ＰＭＯＳトランジスタＱ1をオン状態
にする。この場合には従来の入力バッファ回路と同様、
入力端子Ｐi の電位はインピダンスＺo とＰＭＯＳトラ
ンジスタＱ1 のオン抵抗との抵抗分割で定まる値とな
り、パルス発生回路ＳＧが低論理レベルのパルスを発生
していないときよりも上昇する。
【００８６】次に入力端子Ｐi がＺ状態となった場合を
考える。状態ＬからＺ状態へと移行した場合、ゲートＧ
１の入力端は状態Ｌにあり、よってパルス発生回路ＳＧ
の出力に従ってゲートＧ５が出力する。
【００８７】パルス発生回路ＳＧの出力が高論理レベル
の場合には、ＰＭＯＳトランジスタＱ1 はオフ状態であ
り、入力端子Ｐi は状態Ｌを保持するが、パルス発生回
路ＳＧの出力が低論理レベルのパルスを発生した時、Ｐ
ＭＯＳトランジスタＱ1 はオン状態となり、入力端子Ｐ
i は電源ＶDDと接続されて状態Ｈへと移行する。入力端
子Ｐiが一旦状態Ｈに移行すると、ゲートＧ１の出力に
よりゲートＧ５は常にＰＭＯＳトランジスタＱ1 をオン
状態にし続け、入力端子Ｐi においては状態Ｈが保持さ
れ続ける。
【００８８】図２は上記動作が連続して発生した場合の
タイミングチャートである。図１３と同様、簡単のため
発振器の電位Ｖi は電位ＶDD，ＶSSのいずれかをとるも
のとする。時刻ｔ1 以前においては入力端子Ｐi が状態
Ｈにある場合であり、回路ＳＧの出力に拘らず出力端子
Ｐo の電位は低論理レベルにある。
【００８９】時刻ｔ1 において入力端子Ｐi が状態Ｌに
なる。パルス発生回路ＳＧの出力が高論理レベルにある
場合には入力端子Ｐiの電位は第１実施例（図４）の様
に電位ＶSSとなり、パルス発生回路ＳＧの出力が低論理
レベルにある場合には従来の場合（図１３）の様に電位
ＶC となる。従って図２に示したように入力端子Ｐi の
電位はパルス発生回路ＳＧの発生するパルスによって脈
動することになる。
【００９０】続いて時刻ｔ2 において入力端子Ｐi がＺ
状態になる。パルス発生回路ＳＧの出力が高論理レベル
にあるうちは入力端子Ｐi は状態Ｌを保持しているが、
やがて時刻ｔ3 においてパルス発生回路ＳＧが発生する
パルスによってＰＭＯＳトランジスタＱ1 はオン状態と
なり、よって入力端子Ｐi は状態Ｈに移行する。
【００９１】即ち、この第２実施例によれば、入力端子
Ｐi がＺ状態になったとしても、パルス発生回路ＳＧが
間欠的にパルスを発生させるため、速やかに出力端子Ｐ
o の電位を低論理レベルにすることができる。
【００９２】その一方で、この発生したパルスは入力端
子Ｐi が状態Ｌにあっては、ＰＭＯＳトランジスタＱ1
に間欠的に不要な電流を流させることになる。しかし、
上記のように入力端子Ｐi のＺ状態を状態Ｈに移行させ
るのに必要なパルス幅は狭くて足りる。よってＰＭＯＳ
トランジスタＱ1 に流れる不要な電流による電力消費を
小さく抑えることができる。
【００９３】図５はこの発明の第３実施例であるプルア
ップ抵抗コントロール入力回路の回路図である。図１に
示した第２実施例に更にプルアップトランジスタとして
ＰＭＯＳトランジスタＱ7 を加設したものである。ＰＭ
ＯＳトランジスタＱ7 は入力端子Ｐi に接続されたドレ
インと、電源ＶDDに接続されたソースと、インバータＧ
１の出力端と接続されたゲートとを有する。
【００９４】このように構成された入力回路の動作は第
２実施例の場合とほぼ同様である。入力端子Ｐi が状態
ＨにあるときはインバータＧ１によってＰＭＯＳトラン
ジスタＱ1 ，Ｑ7 の両方がオン状態となり、入力端子Ｐ
i の状態Ｈを保持する。また、入力端子Ｐi が状態Ｌに
あるときはインバータＧ１によってＮＭＯＳトランジス
タＱ7はオフ状態とされ、この入力回路の動作には寄与
せず、第２実施例と同じ動作をすることになる。
【００９５】入力端子Ｐi が状態ＬからＺ状態へ移行し
た場合に、パルス発生回路ＳＧの発生するパルスにより
ＰＭＯＳトランジスタＱ1 がオン状態になって入力端子
Ｐiが状態Ｈへ移行すると、インバータＧ１によって直
ちにＰＭＯＳトランジスタＱ7 もオン状態になり、結局
第２実施例と同じ動作をすることになる。
【００９６】なおこの第３実施例ではＰＭＯＳトランジ
スタＱ1 ，Ｑ7 がオン状態になったとき、ＰＭＯＳトラ
ンジスタＱ7 のオン抵抗がＰＭＯＳトランジスタＱ1 の
オン抵抗に並列に入り、入力端子Ｐi が第２実施例の場
合と比較して小さなオン抵抗でプルアップされ、ノイズ
に強くなるという付加的効果がある。その一方で、入力
端子Ｐi が状態Ｌにある場合に、パルス発生回路ＳＧの
発生するパルスによってオン状態にされるのはＰＭＯＳ
トランジスタＱ1 のみであり、間欠的に流れる不要な電
流は第２実施例の場合と同じであり、増加していない。
よって不要な電力消費を抑えつつ、独立してプルアップ
時の抵抗を設計することが可能である。
【００９７】図７はこの発明の第４実施例であるプルア
ップ抵抗コントロール出力回路の回路図である。従来の
出力バッファ回路と同様にしてコントロール回路２０と
インバータ２１とが相互に接続されており、それぞれは
従来の場合（図１５）と同様に構成されている。即ちゲ
ートＧ２，Ｇ３，Ｇ４がトライステートタイプのコント
ロール回路２０を構成している。ゲートＧ２はインバー
タであり、駆動許可入力端子Ｐi1にその入力端が接続さ
れている。ナンドゲートＧ３の第１入力端はゲートＧ２
の出力端に、第２入力端は駆動選択入力端子Ｐi2にそれ
ぞれ接続されている。またノアゲートＧ４の第１入力端
は駆動許可入力端子Ｐi1に、第２入力端は駆動選択入力
端子Ｐi2に、それぞれ接続されている。
【００９８】ＰＭＯＳトランジスタＱ4 は出力端子Ｐoo
に接続されたドレインと、電源ＶDDに接続されたソース
と、ナンドゲートＧ３の出力端に接続されたゲートとを
有し、またＮＭＯＳトランジスタＱ5 は出力端子Ｐooに
接続されたドレインと、電源ＶSSに接続されたソース
と、ノアゲートＧ４の出力端に接続されたゲートとを有
する。即ちＭＯＳトランジスタＱ4 ，Ｑ5 はトライステ
ートタイプのＣＭＯＳインバータ２１を形成する。
【００９９】コントロール回路２０は駆動許可入力端子
Ｐi1，駆動選択入力端子Ｐi2に入力された信号に従って
インバータ２１を制御することも従来の出力バッファ回
路と同様である。
【０１００】プルアップトランジスタであるＰＭＯＳト
ランジスタＱ6 においても、従来の出力バッファ回路と
同様、出力端子Ｐ00に接続されたドレインと、電源ＶDD
に接続されたソースとを有するが、ＰＭＯＳトランジス
タＱ6 のゲートはインバータＧ６の出力端に接続されて
いる。インバータＧ６の入力端は出力端子Ｐ00に接続さ
れており、その遷移電圧はＶRTである。
【０１０１】コントロール回路２０，インバータ２１，
ＰＭＯＳトランジスタＱ6 ，インバータＧ６は出力回路
Ｂ0 を構成する。同様の構成による出力回路が出力端子
Ｐ00を共通として更にｎ個接続されている。また、出力
端子Ｐ00には次段回路の入力バッファ回路４０が接続さ
れている。
【０１０２】次に動作について説明する。今、出力回路
Ｂ0 の駆動許可入力端子Ｐi1のみに低論理レベルが入力
され、出力回路Ｂ0 が選択されているものとする。この
場合、駆動選択入力端子Ｐi2が状態Ｈであれば、ＰＭＯ
ＳトランジスタＱ4 はオン状態となり、ＮＭＯＳトラン
ジスタＱ5 はオフ状態となる。従ってインバータ２１の
働きによって出力端子Ｐ00に高論理レベルが出力され
る。このときインバータＧ６はＰＭＯＳトランジスタＱ
6 のゲートに低論理レベルを与え、出力端子Ｐ00は従来
の場合と同様にＰＭＯＳトランジスタＱ6 のオン抵抗を
以てプルアップされる。即ち出力端子Ｐ00の電位は高論
理レベルに保持される。ここでＮＭＯＳトランジスタＱ
5 はオフ状態にあるのでＰＭＯＳトランジスタＱ6 を通
って電源ＶSSへ電流が流れることもない。
【０１０３】一方、駆動選択入力端子Ｐi2が状態Ｌであ
れば、ＰＭＯＳトランジスタＱ4 はオフ状態となり、Ｎ
ＭＯＳトランジスタＱ5 はオン状態となる。従ってイン
バータ２１の働きによって出力端子Ｐ00に低論理レベル
が出力される。このときインバータＧ６はＰＭＯＳトラ
ンジスタＱ6 のゲートに対して高論理レベルを与え、Ｐ
ＭＯＳトランジスタＱ6 をオフ状態にする。従ってＮＭ
ＯＳトランジスタＱ5 がオン状態にあってもＰＭＯＳト
ランジスタＱ6 を通って電源ＶSSへ電流が流れることも
なく、不要な電力消費を回避することができる。
【０１０４】次に出力端子Ｐ00に対して高論理レベルま
たは低論理レベルのいずれか一方が出力されている状態
（この状態では当然、出力回路Ｂ0 〜Ｂn のうちのいず
れか１つがその駆動許可入力端子Ｐi1の低論理レベル入
力によって選択されている状態である。）から、その駆
動許可入力端子Ｐi1が高論理レベルになることによって
出力回路Ｂ0 〜Ｂn のいずれもが選択されていない状態
となった結果、各出力回路Ｂ0 〜Ｂn においてＰＭＯＳ
トランジスタＱ4 もＮＭＯＳトランジスタＱ5 もオフ状
態となり、インバータ２１が出力端子Ｐ00にＺ状態を与
えた場合の動作を説明する。
【０１０５】出力端子Ｐ00が状態Ｈ（ＰＭＯＳトランジ
スタＱ4がオン状態でＮＭＯＳトランジスタＱ5 がオフ
状態）からＺ状態になった場合、インバータＧ６の出力
（ＰＭＯＳトランジスタＱ6 のゲートの電位）は低論理
レベルのままであり、ＰＭＯＳトランジスタＱ6 はオン
状態を維持するため、出力端子Ｐ00の電位は電源ＶDDよ
りＰＭＯＳトランジスタＱ6 を介して高論理レベルに、
即ち状態Ｈに保持されることとなる。
【０１０６】一方、出力端子Ｐ00が状態Ｌ（ＰＭＯＳト
ランジスタＱ4 がオフ状態でＮＭＯＳトランジスタＱ5
がオン状態）からＺ状態になった場合、インバータＧ６
の出力は高論理レベルのままであり、したがってＰＭＯ
ＳトランジスタＱ6 はオフ状態を保つため、出力端子Ｐ
00の電位は低論理レベルに、即ち状態Ｌに保持されるこ
ととなる。
【０１０７】前述のように、出力端子Ｐ00が状態Ｌか
ら、いずれの出力回路Ｂ0 〜Ｂn も選択されなくなって
Ｚ状態になった場合には出力端子Ｐ00には低論理レベル
が出力されている。
【０１０８】しかしこのような場合、出力端子Ｐ00の電
位を強制的に設定する要因はなく、従って例えばＰＭＯ
ＳトランジスタＱ6 のリークにより出力端子Ｐ00の電位
が上昇してくる場合がある。これを放置すると出力端子
Ｐ00の電位はやがて次段回路の入力バッファ回路４０の
遷移電圧ＶITに達し、入力バッファ回路４０がＣＭＯＳ
構造をとっていればこれに大きな貫通電流を流してしま
うことになる。インバータＧ６の遷移電圧ＶRTを遷移電
圧ＶITよりも小さく設計することにより、このような弊
害を回避することができる。以下その回避について説明
する。
【０１０９】まず出力端子Ｐ00の電位がインバータＧ６
の遷移電圧ＶRTよりも小さい時点では次段回路の入力バ
ッファ回路４０の遷移電圧ＶITよりも小さいので出力端
子Ｐ00は次段回路に低論理レベルを与えている。
【０１１０】しかし、出力端子Ｐ00の電位がインバータ
Ｇ６の遷移電圧ＶRTを超える状態に至ると、インバータ
Ｇ６の出力は低論理レベルとなりＰＭＯＳトランジスタ
Ｑ6 をオン状態にし、出力端子Ｐ00はＰＭＯＳトランジ
スタＱ6 を介して高論理レベルに反転することとなる。
【０１１１】このとき、出力端子Ｐ00の電位は次段回路
の入力バッファ回路４０の遷移電圧付近の値をとること
はない。ＶRT＜ＶITの関係があり、出力端子Ｐ00の電位
は電位ＶRTから上昇し始めると電位ＶITを飛びこして直
ちに電位ＶDD程度に達するためである。従って次段回路
の入力バッファ回路４０に貫通電流が流れることを回避
することができる。
【０１１２】なお、出力端子Ｐ00が状態ＨからＺ状態に
移行した場合、出力端子Ｐ00の電位はＰＭＯＳトランジ
スタＱ6 を介して電源ＶDDによって規定されるので、変
動することはない。
【０１１３】図８はこの発明の第５実施例であるプルア
ップ抵抗コントロール出力回路の回路図である。第４実
施例の場合と同様に構成された出力回路Ｂ0が、駆動許
可入力端子Ｐi1，駆動選択端子Ｐi2，出力端子Ｐ00に接
続されている。一方、出力端子Ｐ00にはプルダウンＮＭ
ＯＳトランジスタＱd1，Ｑd2のドレインも共通に接続さ
れている。プルダウンＮＭＯＳトランジスタＱd1，Ｑd2
のソースは電源ＶSS接続され、それぞれのゲートは駆動
選択入力端子Ｐd1，Ｐd2にそれぞれ接続されている。
【０１１４】次に動作について説明する。今、出力回路
Ｂ0 の駆動許可入力端子Ｐi1のみに低論理レベルが入力
され、出力回路Ｂ0 が選択され、かつ駆動選択入力端子
Ｐd1，Ｐd2に低論理レベルが入力されてＰＭＯＳトラン
ジスタＱd1，Ｑd2が共にオフ状態になっているものとす
る。この場合、駆動選択入力端子Ｐi2が状態Ｈであれ
ば、ＰＭＯＳトランジスタＱ4 はオン状態、ＮＭＯＳト
ランジスタＱ5 はオフ状態となって出力端子Ｐ00に高論
理レベルが出力される。このときインバータＧ６はＰＭ
ＯＳトランジスタＱ6 のゲートに低論理レベルを与え、
従来の場合と同様に出力端子Ｐ00はＰＭＯＳトランジス
タＱ6 のオン抵抗を以てプルアップされる。即ち出力端
子Ｐ00の電位は高論理レベルに保持される。ここでＮＭ
ＯＳトランジスタＱ5 はオフ状態にあるのでＰＭＯＳト
ランジスタＱ6 を通って電源ＶSSへ電流が流れることも
ない。
【０１１５】一方、駆動選択入力端子Ｐi2が状態Ｌであ
れば、出力端子Ｐ00には低論理レベルが出力される。こ
の際、ＰＭＯＳトランジスタＱ6 はオフ状態となるた
め、ＮＭＯＳトランジスタＱ5 がオン状態にあってもＰ
ＭＯＳトランジスタＱ6 を通って電源ＶSSへ電流が流れ
ることもなく、不要な電力消費を回避することができ
る。
【０１１６】駆動許可入力端子Ｐi1が状態Ｈであって出
力回路Ｂ0 が選択されていない場合、駆動選択入力端子
Ｐd1，Ｐd2のうち少なくともいずれか一方が状態Ｌとな
ってＮＭＯＳトランジスタＱd1，Ｑd2のいずれか一方が
オン状態になったときは、出力端子Ｐ00に低電位レベル
が出力される。
【０１１７】次に、出力端子Ｐ00に対して高論理レベル
または低論理レベルのいずれか一方が出力されている状
態から、駆動許可入力端子Ｐi1が状態Ｈであり、かつ駆
動選択入力端子Ｐd1，Ｐd2の両方が状態Ｌであり、ＰＭ
ＯＳトランジスタＱd1，Ｑd2がともにオフ状態となって
出力端子Ｐ00に何も出力されないＺ状態になった場合の
動作を説明する。
【０１１８】出力端子Ｐ00が状態Ｈ（ＰＭＯＳトランジ
スタＱ4がオン状態でＮＭＯＳトランジスタＱ5 がオフ
状態）から上記のように出力端子Ｐ00がＺ状態となった
場合、第４実施例の場合と同様インバータＧ６の出力は
低論理レベルのままであり、ＰＭＯＳトランジスタＱ6
はオン状態を維持するため、出力端子Ｐ00の電位は電源
ＶDDよりＰＭＯＳトランジスタＱ6 を介して高論理レベ
ル、即ち状態Ｈに保持されることとなる。
【０１１９】一方、出力端子Ｐ00が状態Ｌ（ＰＭＯＳト
ランジスタＱ4 がオフ状態でＮＭＯＳトランジスタＱ5
がオン状態）から上記のように出力端子Ｐ00がＺ状態と
なった場合、インバータＧ６の出力は高論理レベルのま
まであり、したがってＰＭＯＳトランジスタＱ6はオフ
状態を保つため、出力端子Ｐ00の電位は低論理レベル、
即ち状態Ｌに保持されることとなる。このときインバー
タＧ６の遷移電圧ＶRTを次段回路の入力バッファ回路４
０の遷移電圧ＶITよりも小さく設計することにより、更
に以下の効果を奏する。
【０１２０】前述のように、出力端子Ｐ00が状態Ｌか
ら、出力回路Ｂ0 は選択されず、ＮＭＯＳトランジスタ
Ｑd1，Ｑd2も共にオフ状態となってＺ状態となった場合
には出力端子Ｐ00には低論理レベルが出力されている。
【０１２１】しかしこのような場合、出力端子Ｐ00の電
位を強制的に設定する要因はなく、従って例えばＰＭＯ
ＳトランジスタＱ6 のリークにより出力端子Ｐ00の電位
が上昇してくる場合がある。これを放置すると出力端子
Ｐ00の電位はやがて次段回路の入力バッファ回路４０の
遷移電圧ＶITに達し、入力バッファ回路４０がＣＭＯＳ
構造をとっていればこれに大きな貫通電流を流してしま
うことになる。インバータＧ６の遷移電圧ＶRTを遷移電
圧ＶITよりも小さく設計することにより、このような弊
害を回避することができる。以下その回避について説明
する。
【０１２２】まず出力端子Ｐ00の電位がインバータＧ６
の遷移電圧ＶRTよりも小さい時点では次段回路の入力バ
ッファ回路４０の遷移電圧ＶITよりも小さいので出力端
子Ｐ00は次段回路に低論理レベルを与えている。
【０１２３】しかし、出力端子Ｐ00の電位がインバータ
Ｇ６の遷移電圧ＶRTを超える状態に至ると、インバータ
Ｇ６の出力は低論理レベルとなりＰＭＯＳトランジスタ
Ｑ6 をオン状態にし、出力端子Ｐ00はＰＭＯＳトランジ
スタＱ6 を介して高論理レベルに反転することとなる。
【０１２４】このとき、出力端子Ｐ00の電位は次段回路
の入力バッファ回路４０の遷移電圧付近の値をとること
はない。ＶRT＜ＶITの関係があり、出力端子Ｐ00の電位
は電位ＶRTから上昇し始めると電位ＶITを飛びこして直
ちに電位ＶDD程度に達するためである。従って次段回路
の入力バッファ回路４０に貫通電流が流れることを回避
することができる。
【０１２５】なお、出力端子Ｐ00が状態ＨからＺ状態に
移行した場合、出力端子Ｐ00の電位はＰＭＯＳトランジ
スタＱ6 を介して電源ＶDDによって規定されるので、変
動することはない。
【０１２６】図９はこの発明の第６実施例であるプルア
ップ抵抗コントロール出力回路の回路図である。簡単の
ため、第４，第５実施例の出力回路Ｂ0 に相当する部分
のみを示す。コントロール回路２０は駆動許可入力端子
Ｐi1，駆動選択入力端子Ｐi2に接続されている。またコ
ントロール回路２０とインバータ２１とは相互に接続さ
れている。これらの接続は従来の場合（図１５）及び第
４，第５実施例（図７，図８）と同様である。
【０１２７】プルアップトランジスタであるＰＭＯＳト
ランジスタＱ6 においても、第４，第５の実施例と同
様、出力端子Ｐ00に接続されたドレインと、電源ＶDDに
接続されたソースとを有するが、ＰＭＯＳトランジスタ
Ｑ6 のゲートはアンドゲートＧ７の出力端に接続されて
いる。アンドゲートＧ７の第１入力端はインバータＧ６
の出力端に接続され、第２入力端はパルス発生回路ＳＧ
に接続されている。インバータＧ６の入力端は、出力端
子Ｐ00に接続されている。
【０１２８】即ち第６実施例でのアンドゲートＧ７とイ
ンバータＧ６とパルス発生回路ＳＧとＰＭＯＳトランジ
スタＱ6 との相互間における接続の関係は、プルアップ
抵抗コントロール入力回路に関する第２実施例でのオア
ゲートＧ５とインバータＧ１とパルス発生回路ＳＧとＰ
ＭＯＳトランジスタＱ1 との相互間における接続の関係
と類似したものとなっている。従って第６実施例におけ
るパルス発生回路ＳＧの働きも第２実施例と同様であ
る。以下回路全体の動作を、図１１に示すタイミングチ
ャートで説明する。
【０１２９】駆動許可入力端子Ｐi1が状態Ｌの時（ｔ＜
ｔ2 ）、この出力回路は出力状態となり、駆動選択入力
端子Ｐi2に供給された電位を出力端子Ｐ00に伝達する。
即ち時刻ｔ1 で駆動選択入力端子Ｐi2の状態が反転すれ
ば、出力端子Ｐ00の状態もこれに追従する。駆動許可入
力端子Ｐi1が状態Ｈになると（ｔ2 ＜ｔ＜ｔ3 ）、ノア
ゲートＧ４は低論理レベルを、ナンドゲートＧ３は高論
理レベルをそれぞれ出力し、ＰＭＯＳトランジスタ
Ｑ4，ＮＭＯＳトランジスタＱ5 は共にオフ状態とな
る。つまり出力端子Ｐ00に出力される電位は、駆動許可
入力端子Ｐi1が状態Ｌの時はこの出力回路により決定さ
れ、状態Ｈの時は出力端子Ｐ00に接続された次段回路の
状態により決定される。
【０１３０】駆動許可入力端子Ｐi1の状態に拘わらず、
出力端子Ｐ00が状態ＨにあるときにはインバータＧ６の
出力端は状態Ｌとなり、ＰＭＯＳトランジスタＱ6 のゲ
ートも状態Ｌとなる（ｔ1 ＜ｔ＜ｔ3 ）。従ってＰＭＯ
ＳトランジスタＱ6 はオン状態となる。この後駆動許可
入力端子Ｐi1が状態Ｌとなっても、インバータＧ６，ノ
アゲートＧ７がＰＭＯＳトランジスタＱ6 をオン状態に
保持するため、出力端子Ｐ00はＰＭＯＳトランジスタＱ
6 によってプルアップされ、その状態は保持される（ｔ
3 ＜ｔ＜ｔ4 ）。この動作は第４，第５実施例と同様で
ある。出力端子Ｐ00が状態Ｌにあるときにはインバータ
Ｇ６の出力端は状態Ｈとなり、ＰＭＯＳトランジスタＱ
6 のゲートにはパルス発生回路ＳＧの出力が伝達される
（ｔ4 ＜ｔ＜ｔ6 ）。このとき、ＰＭＯＳトランジスタ
Ｑ6 はパルス発生回路ＳＧの発生するパルスに従って間
欠的にオン状態となる。従って出力端子Ｐ00の電位は、
駆動許可入力端子Ｐi1が状態Ｌのときには（ｔ4 ＜ｔ＜
ｔ5 ）、ＮＭＯＳトランジスタＱ 5 とＰＭＯＳトランジ
スタＱ6 のそれぞれのオン抵抗の抵抗分割で決まるレベ
ルとなる。図１１中、出力端子Ｐ00の電位を示すグラフ
において、パルス発生回路ＳＧの出力により間欠的に電
位が上昇しているのはこれを示している（ｔ4 ＜ｔ＜ｔ
5 ）。
【０１３１】時刻ｔ5 で駆動許可入力端子Ｐi1が状態Ｈ
となった時、即ち駆動選択入力端子Ｐi2が状態Ｌにある
際にインバータ２１がＺ状態となっても（ｔ＝ｔ5 ）Ｐ
ＭＯＳトランジスタＱ6 がオフ状態のままであり、時刻
ｔ6 まで出力端子Ｐ00は状態Ｌにある。駆動許可入力端
子Ｐi1が状態Ｈのままで、次段回路の動作によって出力
端子Ｐ00がＺ状態となった場合でも同様である。時刻ｔ
6 でパルス発生回路ＳＧが低論理レベルのパルスを出力
すると、既に時刻ｔ5 において出力端子Ｐ00はＺ状態と
なっているので、出力端子Ｐ００の電位は上昇して高論
理レベルにまで達する。そしてこれによりＰＭＯＳトラ
ンジスタＱ6 はオン状態を保持しつづけることになる。
【０１３２】つまり第６実施例によれば、駆動許可入力
端子Ｐi1が状態Ｈとなって、インバータ２１がＺ状態と
なっても、速やかに出力端子Ｐ00の電位を高論理レベル
に移行させることができる。つまり出力端子Ｐ00がＺ状
態にあった場合リーク等によりその電位が上昇して次段
回路の入力バッファ回路４０の遷移電圧ＶITに近づき、
次段回路に大きな貫通電流を流すような事態が考えられ
るが、これを回避することができる。
【０１３３】パルス発生回路ＳＧによるパルスは、出力
端子Ｐ00が状態ＬにあるときにはＰＭＯＳトランジスタ
Ｑ6 に間欠的に不要な電流を流させることになる。しか
し、上記の動作からわかるように、このパルスは狭くて
足り、ＰＭＯＳトランジスタＱ6 における不要な電力消
費を小さく抑えることができる。
【０１３４】図１０はこの発明の第７実施例であるプル
アップ抵抗コントロール出力回路の回路図である。図９
に示した第６実施例に更にプルアップトランジスタとし
てＰＭＯＳトランジスタＱ8 を加設したものである。Ｐ
ＭＯＳトランジスタＱ8 は、出力端子Ｐ00に接続された
ドレインと、電源ＶDDに接続されたソースと、インバー
タＧ１の出力端と接続されたゲートとを有する。
【０１３５】このように構成された出力回路の動作は第
６実施例の場合とほぼ同様である。出力端子Ｐ00が状態
ＨにあるときはインバータＧ６によってＰＭＯＳトラン
ジスタＱ6 ，Ｑ8 の両方がオン状態となり、出力端子Ｐ
00の状態Ｈを保持する。又、出力端子Ｐ00が状態Ｌにあ
るときには、インバータＧ６によってＰＭＯＳトランジ
スタＱ8 はオフ状態とされ、この出力回路の動作には関
与せず第６実施例と同じ動作をすることになる。
【０１３６】出力端子Ｐ00が状態ＬからＺ状態へ移行し
た場合に、パルス発生回路ＳＧの発生するパルスにより
ＰＭＯＳトランジスタＱ6 がオン状態となって出力端子
Ｐ00が状態Ｈへ移行すると、インバータＧ６によって直
ちにＰＭＯＳトランジスタＱ8 もオン状態になり、結局
第６実施例と同じ動作をすることになる。
【０１３７】なお、この第７実施例ではＰＭＯＳトラン
ジスタＱ6 ，Ｑ8 がオン状態となったとき、出力端子Ｐ
00が第６実施例の場合と比較して小さなオン抵抗でプル
アップされ、ノイズに強くなるという付加的効果があ
る。その一方で、出力端子Ｐ00が状態Ｌにある場合に、
パルス発生回路ＳＧの発生するパルスによってオン状態
とされるのはＰＭＯＳトランジスタＱ6 のみであり、間
欠的に流れる不要な電流は第６実施例の場合と同じであ
り、増加していない。よって不要な電力消費を抑えつ
つ、独立してプルアップ時の抵抗を設計することが可能
である。
【０１３８】
【発明の効果】以上の説明から、この発明は以下の効果
を奏することがわかる。
【０１３９】請求項１及び請求項２にかかる発明におい
て、入力端子が速やかに高電位電源に接続されて、入力
バッファ回路に貫通電流を流すことを回避する。また第
１トランジスタの駆動は間欠的ゆえ電力消費は少ない。
【０１４０】請求項３にかかる発明において、第１及び
第２トランジスタがより低いプルアップ抵抗で入力端子
を速やかに高電位電源に接続する。
【０１４１】しかも入力端子が高インピダンス状態でな
く、かつ低論理レベルにあるときには、第１トランジス
タのみが間欠的に駆動されるので、不要な電力の消費は
小さく抑えられる。
【０１４２】請求項４にかかる発明において、出力端子
は次段回路に対して第１の遷移電圧となる電位を与える
ことがないので、次段回路に貫通電流を流すことを回避
する。
【０１４３】請求項５にかかる発明において、不要な電
力を消費させることなく、出力端子の電位が高論理レベ
ルにある時に出力端子を高電位電源に接続するプルアッ
プ抵抗として第１トランジスタが働く。請求項６及び請
求項７にかかる発明において、出力端子が速やかに高電
位電源に接続されて、次段回路に貫通電流を流すことを
回避する。また駆動は間欠的ゆえ電力消費は少ない。
【０１４４】請求項８にかかる発明において、第１及び
第２トランジスタがより低いプルアップ抵抗で出力端子
を速やかに高電位電源に接続する。
【０１４５】しかも出力端子が高インピダンス状態でな
く、低論理レベルにあるときには、第１トランジスタの
みが間欠的に駆動されるので、不要な電力の消費は小さ
く抑えられる。
【図面の簡単な説明】
【図１】この発明の第２実施例にかかるプルアップ抵抗
コントロール入力回路の回路図である。
【図２】図１に示すプルアップ抵抗コントロール入力回
路の動作を示すタイミングチャートである。
【図３】この発明の第１実施例にかかるプルアップ抵抗
コントロール入力回路の回路図である。
【図４】図３に示すプルアップ抵抗コントロール入力回
路の動作を示すタイミングチャートである。
【図５】この発明の第３実施例にかかるプルアップ抵抗
コントロール入力回路の回路図である。
【図６】パルス発生回路ＳＧの一構成例を示す回路図で
ある。
【図７】この発明の第４実施例にかかるプルアップ抵抗
コントロール出力回路の回路図である。
【図８】この発明の第５実施例にかかるプルアップ抵抗
コントロール出力回路の回路図である。
【図９】この発明の第６実施例にかかるプルアップ抵抗
コントロール出力回路の回路図である。
【図１０】この発明の第７実施例にかかるプルアップ抵
抗コントロール出力回路の回路図である。
【図１１】図９に示すプルアップ抵抗コントロール出力
回路の動作を示すタイミングチャートである。
【図１２】従来の入力バッファ回路を示す回路図であ
る。
【図１３】従来の入力バッファ回路の動作を示すタイミ
ングチャートである。
【図１４】入力端子Ｐi が高インピダンス状態（Ｚ状
態）となる例を示す回路図である。
【図１５】従来の出力バッファ回路を示す回路図であ
る。
【符号の説明】
Ｐi 入力端子 Ｐo ，Ｐoo 出力端子 Ｑ1 ，Ｑ6 ，Ｑ7 ，Ｑ8 ＰＭＯＳトランジスタ（プル
アップトランジスタ） Ｑ3 ，Ｑ5 ＮＭＯＳトランジスタ Ｑ2 ，Ｑ4 ＰＭＯＳトランジスタ Ｇ１，Ｇ２ ゲート（インバータ） Ｇ３ ナンドゲート Ｇ４ ノアゲート Ｇ５ オアゲート ＶDD，ＶSS 電源 ＶRT インバータＧ１の遷移電圧 ＳＧ パルス発生回路 １１ 入力バッファ回路 ２１ 出力バッファ回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 11/34 ３５４Ａ Ｈ０３Ｋ 19/00 １０１Ｆ (56)参考文献 特開 昭56−62421（ＪＰ，Ａ) 特開 昭53−117932（ＪＰ，Ａ) 特開 平３−123219（ＪＰ，Ａ) 特開 平４−356815（ＪＰ，Ａ) 特開 平３−230612（ＪＰ，Ａ) 特開 平２−119423（ＪＰ，Ａ) 特開 昭62−16616（ＪＰ，Ａ)

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】 入力端子と、 出力端子と、 高電位点と低電位点との間に設けられ、前記入力端子に
    接続された入力端と、前記出力端子に接続された出力端
    とを備え、かつ第１の遷移電圧を有する入力バッファ回
    路と、 前記入力端子に接続された第１電極と、前記高電位点に
    接続された第２電極と、制御電極とを有する第１トラン
    ジスタと、 前記入力端子に接続された入力端と、前記第１トランジ
    スタの前記制御電極に接続された出力端とを有し、前記
    入力端子の電位が第２遷移電圧よりも高い場合には前記
    第１トランジスタをオンさせ、前記入力端子の電位が前
    記第２遷移電圧よりも低い場合には前記第１トランジス
    タを間欠的にオンさせる論理回路とを備え、 前記第１遷移電圧は前記第２遷移電圧よりも高い プルア
    ップ抵抗コントロール入力回路。
  2. 【請求項２】 前記論理回路は間欠的なパルスを出力す
    るパルス発生回路と、 前記論理回路の前記入力端に接続された入力端と、出力
    端とを有するインバータと、 前記インバータの前記出力端に接続された第１入力端
    と、前記パルス発生回路に接続された第２入力端と、前
    記論理回路の前記出力端に接続された出力端とを有する
    アンドゲートとを備える請求項１記載のプルアップ抵抗
    コントロール入力回路。
  3. 【請求項３】 前記入力端子に接続された第１電極と、
    前記高電位点に接続された第２電極と、制御電極とを有
    する第２トランジスタを更に備え、 前記第２トランジスタは 前記入力端子の電位が前記第２
    遷移電圧よりも高い場合にはオンし、前記入力端子の電
    位が前記第２遷移電圧よりも低い場合にはオフする、請
    求項１記載のプルアップ抵抗コントロール入力回路。
  4. 【請求項４】 駆動許可入力端子と、駆動選択入力端子
    と、前記駆動許可入力端子及び前記駆動選択入力端子の
    信号によって制御される第１駆動出力端及び第２駆動出
    力端とを有するトライステートコントロール回路と、 出力端子と、 高電位点と低電位点との間に設けられ、前記第１駆動出
    力端に接続された第１入力端と、前記第２駆動出力端に
    接続された第２入力端と、前記出力端子に接続された出
    力端とを備えた出力バッファ回路と、 前記出力端子に接続された第１電極と、前記高電位点に
    接続された第２電極と、制御電極とを有する第１トラン
    ジスタと、 前記出力端子に接続された入力端と、前記第１トランジ
    スタの前記制御電極に接続された出力端とを有し、前記
    出力端子の電位が第１遷移電圧よりも高い場合には前記
    第１トランジスタをオンさせ、前記出力端子の電位が前
    記第１遷移電圧よりも低い場合には前記第１トランジス
    タを少なくとも一定期間オフさせる論理回路とを備え、 前記第１遷移電圧は、前記出力端子に接続される次段回
    路の有する第２遷移電圧よりも低い プルアップ抵抗コン
    トロール出力回路。
  5. 【請求項５】 前記論理回路は前記出力端子の電位が前
    記第１遷移電圧よりも低い場合には前記第１トランジス
    タを常時オフさせる、請求項４記載のプルアップ抵抗コ
    ントロール出力回路。
  6. 【請求項６】 前記論理回路は前記出力端子の電位が前
    記第１遷移電圧よりも低い場合には前記第１トランジス
    タを間欠的にオンさせる、請求項４記載のプルアップ抵
    抗コントロール出力回路。
  7. 【請求項７】 前記論理回路は間欠的なパルスを出力す
    るパルス発生回路と、 前記論理回路の前記入力端に接続された入力端と、出力
    端とを有するインバータと、 前記インバータの出力端に接続された第１入力端と、前
    記パルス発生回路に接続された第２入力端と、前記論理
    回路の前記出力端に接続された出力端とを有するアンド
    ゲートとを備える請求項６記載のプルアップ抵抗コント
    ロール出力回路。
  8. 【請求項８】 前記出力端子に接続された第１電極と、
    前記高電位点に接続された第２電極と、制御電極とを有
    する第２トランジスタを更に備え、 前記第２トランジスタは前記出力端子の電位が前記第１
    遷移電圧よりも高い場合にはオンし、前記出力端子の電
    位が前記第１遷移電圧よりも低い場合にはオフする、 請
    求項６記載のプルアップ抵抗コントロール出力回路。
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