JP2583684B2 - プルダウン抵抗コントロール入力回路及び出力回路 - Google Patents
プルダウン抵抗コントロール入力回路及び出力回路Info
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- 230000002730 additional effect Effects 0.000 description 2
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
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- H03—ELECTRONIC CIRCUITRY
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- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
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Description
【０００１】
【産業上の利用分野】この発明はプルダウントランジス
タを備えた入出力バッファ回路において、プルダウント
ランジスタのオン抵抗をコントロールする技術に関す
る。
タを備えた入出力バッファ回路において、プルダウント
ランジスタのオン抵抗をコントロールする技術に関す
る。
【０００２】
【従来の技術】図１２はプルダウントランジスタを備え
る従来の入力バッファ回路を示す回路である。
る従来の入力バッファ回路を示す回路である。
【０００３】ＰＭＯＳトランジスタＱ2 は出力端子Ｐo
に接続されたドレインと、高電位の電源ＶDDに接続され
たソースと、入力端子Ｐi に接続されたゲートとを有す
る。またＮＭＯＳトランジスタＱ3 は、出力端子Ｐo に
接続されたドレインと、低電位の電源ＶSS（ここでは接
地）に接続されたソースと、入力端子Ｐi に接続された
ゲートとを有する。即ちＭＯＳトランジスタＱ2 ，Ｑ3
はＣＭＯＳインバータ１１を形成し、その遷移電圧はＶ
ITである（但しＶDD＞ＶIT＞ＶSS）。
に接続されたドレインと、高電位の電源ＶDDに接続され
たソースと、入力端子Ｐi に接続されたゲートとを有す
る。またＮＭＯＳトランジスタＱ3 は、出力端子Ｐo に
接続されたドレインと、低電位の電源ＶSS（ここでは接
地）に接続されたソースと、入力端子Ｐi に接続された
ゲートとを有する。即ちＭＯＳトランジスタＱ2 ，Ｑ3
はＣＭＯＳインバータ１１を形成し、その遷移電圧はＶ
ITである（但しＶDD＞ＶIT＞ＶSS）。
【０００４】一方、入力端子Ｐi にはＮＭＯＳトランジ
スタＱ1がプルダウントランジスタとして接続されてい
る。即ち、ＮＭＯＳトランジスタＱ1 は、入力端子Ｐi
に接続されたドレインと、電源ＶSSに接続されたソース
と、電源ＶDDに接続されたゲートとを有する。なお、以
下電源ＶDDの電位をもＶDDと称する。電源ＶSSについて
も同様とする。
スタＱ1がプルダウントランジスタとして接続されてい
る。即ち、ＮＭＯＳトランジスタＱ1 は、入力端子Ｐi
に接続されたドレインと、電源ＶSSに接続されたソース
と、電源ＶDDに接続されたゲートとを有する。なお、以
下電源ＶDDの電位をもＶDDと称する。電源ＶSSについて
も同様とする。
【０００５】従来の入力バッファ回路はこのようにイン
バータ１１とＮＭＯＳトランジスタＱ1 とから構成さ
れ、入力端子Ｐi には前段の回路から２種の論理レベル
が入力される。これは等価的には、前段の出力インピダ
ンスＺo と、電位Ｖi （Ｖi は２値をとる）を出力する
方形波発振器とが入力端子Ｐi に接続されると考えるこ
とができる。
バータ１１とＮＭＯＳトランジスタＱ1 とから構成さ
れ、入力端子Ｐi には前段の回路から２種の論理レベル
が入力される。これは等価的には、前段の出力インピダ
ンスＺo と、電位Ｖi （Ｖi は２値をとる）を出力する
方形波発振器とが入力端子Ｐi に接続されると考えるこ
とができる。
【０００６】次に図１２に示す入力バッファ回路の動作
を説明する。
を説明する。
【０００７】まず入力端子Ｐi が高インピダンス状態
（以下「Ｚ状態」とする）となった場合、即ち前段の出
力インピダンスＺo が非常に大きくなった場合を考え
る。このような状態は例えば図１４に示す様に、前段回
路の出力部分が複数のプルアップトランジスタＱu を備
えてオープンドレイン型となっており、全てのプルアッ
プトランジスタＱu がオン状態（導通状態）からオフ状
態（遮断状態）に移行した場合などに生じる。図１２に
戻ってプルダウントランジスタであるＮＭＯＳトランジ
スタＱ1 はゲートに電源ＶDDが接続されているため常時
オン状態であり、そのオン抵抗を以て入力端子Ｐi を電
源ＶSSに接続する。これにより入力端子Ｐi の電位を低
論理レベルに設定する。インバータ１１はその遷移電圧
ＶIT付近で最も貫通電流が大きくなるので、入力端子Ｐ
i の電位がインバータ１１の遷移電圧ＶIT付近の値とな
らないようにしてＭＯＳトランジスタＱ2 ，Ｑ3 に貫通
電流が流れることによるＭＯＳトランジスタＱ2 ，Ｑ3
の破壊を回避している。つまりＰＭＯＳトランジスタＱ
2 をオン状態、ＮＭＯＳトランジスタＱ3 をオフ状態と
して入力端子Ｐi の電位を低論理レベルとするのであ
る。このとき出力端子Ｐo は電源ＶDDと接続されて高論
理レベルを出力する。
（以下「Ｚ状態」とする）となった場合、即ち前段の出
力インピダンスＺo が非常に大きくなった場合を考え
る。このような状態は例えば図１４に示す様に、前段回
路の出力部分が複数のプルアップトランジスタＱu を備
えてオープンドレイン型となっており、全てのプルアッ
プトランジスタＱu がオン状態（導通状態）からオフ状
態（遮断状態）に移行した場合などに生じる。図１２に
戻ってプルダウントランジスタであるＮＭＯＳトランジ
スタＱ1 はゲートに電源ＶDDが接続されているため常時
オン状態であり、そのオン抵抗を以て入力端子Ｐi を電
源ＶSSに接続する。これにより入力端子Ｐi の電位を低
論理レベルに設定する。インバータ１１はその遷移電圧
ＶIT付近で最も貫通電流が大きくなるので、入力端子Ｐ
i の電位がインバータ１１の遷移電圧ＶIT付近の値とな
らないようにしてＭＯＳトランジスタＱ2 ，Ｑ3 に貫通
電流が流れることによるＭＯＳトランジスタＱ2 ，Ｑ3
の破壊を回避している。つまりＰＭＯＳトランジスタＱ
2 をオン状態、ＮＭＯＳトランジスタＱ3 をオフ状態と
して入力端子Ｐi の電位を低論理レベルとするのであ
る。このとき出力端子Ｐo は電源ＶDDと接続されて高論
理レベルを出力する。
【０００８】次に、入力端子Ｐi に遷移電圧ＶITより低
い論理レベルＶL が入力された場合、ＰＭＯＳトランジ
スタＱ2 がオン状態となり、ＮＭＯＳトランジスタＱ3
はオフ状態となる。従って出力端子Ｐo は電源ＶDDと接
続されて高論理レベルを出力する。
い論理レベルＶL が入力された場合、ＰＭＯＳトランジ
スタＱ2 がオン状態となり、ＮＭＯＳトランジスタＱ3
はオフ状態となる。従って出力端子Ｐo は電源ＶDDと接
続されて高論理レベルを出力する。
【０００９】一方、入力端子Ｐi に遷移電圧ＶITより高
い論理レベルＶH が入力された場合、ＰＭＯＳトランジ
スタＱ2 はオフ状態となり、ＮＭＯＳトランジスタＱ3
はオン状態となる。従って出力端子Ｐo は電源ＶSSと接
続されて低論理レベルを出力する。
い論理レベルＶH が入力された場合、ＰＭＯＳトランジ
スタＱ2 はオフ状態となり、ＮＭＯＳトランジスタＱ3
はオン状態となる。従って出力端子Ｐo は電源ＶSSと接
続されて低論理レベルを出力する。
【００１０】この際、ＮＭＯＳトランジスタＱ1 はその
オン抵抗を以て入力端子Ｐi を電源ＶSSに接続している
ため、入力端子Ｐi の電位は、前段の出力インピダンス
Ｚo とこのオン抵抗との抵抗分割によって定まる。従っ
て図１２に示す入力バッファ回路全体の高論理レベルの
遷移電圧をＶIH（＞ＶIT）低論理レベルの遷移電圧をＶ
IL（＜ＶIT）と設定する場合には、等価方形波発振器の
電位Ｖi がＶi ＞ＶＩＨを満たすときには入力端子Ｐ
ｉ の電位が遷移電圧ＶITよりも高く、また電位Ｖiが
Ｖi ＜ＶILを満たすときには入力端子Ｐi の電位が遷移
電圧ＶITよりも低くなるようにオン抵抗を定めている。
具体的にはＮＭＯＳトランジスタＱ1 のトランジスタサ
イズの設計を適切に行うことにより実現される。
オン抵抗を以て入力端子Ｐi を電源ＶSSに接続している
ため、入力端子Ｐi の電位は、前段の出力インピダンス
Ｚo とこのオン抵抗との抵抗分割によって定まる。従っ
て図１２に示す入力バッファ回路全体の高論理レベルの
遷移電圧をＶIH（＞ＶIT）低論理レベルの遷移電圧をＶ
IL（＜ＶIT）と設定する場合には、等価方形波発振器の
電位Ｖi がＶi ＞ＶＩＨを満たすときには入力端子Ｐ
ｉ の電位が遷移電圧ＶITよりも高く、また電位Ｖiが
Ｖi ＜ＶILを満たすときには入力端子Ｐi の電位が遷移
電圧ＶITよりも低くなるようにオン抵抗を定めている。
具体的にはＮＭＯＳトランジスタＱ1 のトランジスタサ
イズの設計を適切に行うことにより実現される。
【００１１】図１３は上記動作が連続して発生した場合
のタイミングチャートである。簡単の為発振器の電位Ｖ
i はＶDD，ＶSSのいずれかの電位をとるものとする。時
刻ｔ1 以前においては入力端子Ｐi に低論理レベル（こ
こでは電位ＶSS）が入力されている場合（以下「状態
Ｌ」）であり、出力端子Ｐo には高論理レベル（ここで
は電位ＶDD）を出力している場合（以下「状態Ｈ」）で
ある。時刻ｔ1 からｔ2 においては入力端子Ｐi に高論
理レベル（ＶE ）が入力されている場合であり、出力端
子Ｐo には低論理レベル（ここでは電位ＶSS）を出力し
ている。但し電位ＶE は発振器の電位Ｖi （＝ＶDD）よ
りも若干低い。上述のように前段の出力インピダンスＺ
o とＮＭＯＳトランジスタＱ1 のオン抵抗とで電位差Ｖ
DD−ＶSSが抵抗分割されているためである。時刻ｔ2 以
降は前段の出力インピダンスＺo が大きくなったＺ状態
の場合であり、ＮＭＯＳトランジスタＱ1 によって入力
端子Ｐi の電位は電位ＶSSまで引き下げられ、出力端子
Ｐo の電位は電位ＶDDとなる。
のタイミングチャートである。簡単の為発振器の電位Ｖ
i はＶDD，ＶSSのいずれかの電位をとるものとする。時
刻ｔ1 以前においては入力端子Ｐi に低論理レベル（こ
こでは電位ＶSS）が入力されている場合（以下「状態
Ｌ」）であり、出力端子Ｐo には高論理レベル（ここで
は電位ＶDD）を出力している場合（以下「状態Ｈ」）で
ある。時刻ｔ1 からｔ2 においては入力端子Ｐi に高論
理レベル（ＶE ）が入力されている場合であり、出力端
子Ｐo には低論理レベル（ここでは電位ＶSS）を出力し
ている。但し電位ＶE は発振器の電位Ｖi （＝ＶDD）よ
りも若干低い。上述のように前段の出力インピダンスＺ
o とＮＭＯＳトランジスタＱ1 のオン抵抗とで電位差Ｖ
DD−ＶSSが抵抗分割されているためである。時刻ｔ2 以
降は前段の出力インピダンスＺo が大きくなったＺ状態
の場合であり、ＮＭＯＳトランジスタＱ1 によって入力
端子Ｐi の電位は電位ＶSSまで引き下げられ、出力端子
Ｐo の電位は電位ＶDDとなる。
【００１２】このようなプルダウントランジスタは出力
バッファ回路においても用いられる。図１５はプルダウ
ントランジスタを備える従来の出力バッファ回路を示す
回路図である。
バッファ回路においても用いられる。図１５はプルダウ
ントランジスタを備える従来の出力バッファ回路を示す
回路図である。
【００１３】ＰＭＯＳトランジスタＱ4 は出力端子Ｐoo
に接続されたドレインと、電源ＶDDに接続されたソース
と、ナンドゲートＧ３の出力端に接続されたゲートとを
有する。またＮＭＯＳトランジスタＱ5 は出力端子Ｐoo
に接続されたドレインと、電源ＶSSに接続されたソース
と、ノアゲートＧ４の出力端に接続されたゲートとを有
する。即ちＭＯＳトランジスタＱ4 ，Ｑ5 はトライステ
ートタイプのＣＭＯＳインバータ２１を形成する。
に接続されたドレインと、電源ＶDDに接続されたソース
と、ナンドゲートＧ３の出力端に接続されたゲートとを
有する。またＮＭＯＳトランジスタＱ5 は出力端子Ｐoo
に接続されたドレインと、電源ＶSSに接続されたソース
と、ノアゲートＧ４の出力端に接続されたゲートとを有
する。即ちＭＯＳトランジスタＱ4 ，Ｑ5 はトライステ
ートタイプのＣＭＯＳインバータ２１を形成する。
【００１４】ゲートＧ２，Ｇ３，Ｇ４はトライステート
タイプのコントロール回路２０を構成している。ゲート
Ｇ２はインバータであり、駆動許可入力端子Ｐi1にその
入力端が接続されている。ナンドゲートＧ３の第１入力
端はゲートＧ２の出力端に、第２入力端は駆動選択入力
端子Ｐi2にそれぞれ接続されている。またノアゲートＧ
４の第１入力端は駆動許可入力端子Ｐi1に、第２入力端
は駆動選択入力端子Ｐi2に、それぞれ接続されている。
タイプのコントロール回路２０を構成している。ゲート
Ｇ２はインバータであり、駆動許可入力端子Ｐi1にその
入力端が接続されている。ナンドゲートＧ３の第１入力
端はゲートＧ２の出力端に、第２入力端は駆動選択入力
端子Ｐi2にそれぞれ接続されている。またノアゲートＧ
４の第１入力端は駆動許可入力端子Ｐi1に、第２入力端
は駆動選択入力端子Ｐi2に、それぞれ接続されている。
【００１５】一方、出力端子ＰooにはＮＭＯＳトランジ
スタＱ6がプルダウントランジスタとして接続されてい
る。即ち、ＮＭＯＳトランジスタＱ6 は出力端子Ｐooに
接続されたドレインと、電源ＶSSに接続されたソース
と、電源ＶDDに接続されたゲートとを有する。
スタＱ6がプルダウントランジスタとして接続されてい
る。即ち、ＮＭＯＳトランジスタＱ6 は出力端子Ｐooに
接続されたドレインと、電源ＶSSに接続されたソース
と、電源ＶDDに接続されたゲートとを有する。
【００１６】コントロール回路２０，インバータ２１，
ＮＭＯＳトランジスタＱ6 は出力バッファ回路Ａ0 を構
成する。同様の構成による出力バッファ回路が出力端子
Ｐooを共通として更にｎ個接続されている。また出力端
子Ｐooは、次段回路に対して信号を伝達する。入力バッ
ファ回路４０は前記次段回路の入力バッファ回路であ
り、その遷移電圧はＶITである。
ＮＭＯＳトランジスタＱ6 は出力バッファ回路Ａ0 を構
成する。同様の構成による出力バッファ回路が出力端子
Ｐooを共通として更にｎ個接続されている。また出力端
子Ｐooは、次段回路に対して信号を伝達する。入力バッ
ファ回路４０は前記次段回路の入力バッファ回路であ
り、その遷移電圧はＶITである。
【００１７】次に動作について説明する。
【００１８】駆動許可入力端子Ｐi1は、低論理レベルを
入力する（状態Ｌ）ことにより複数の出力バッファ回路
Ａ0 〜Ａn の中から１つを選択するための端子である。
いま、出力バッファ回路Ａ0 の駆動許可入力端子Ｐi1に
低論理レベルが入力された結果、出力バッファ回路Ａ0
が選択されているとする。
入力する（状態Ｌ）ことにより複数の出力バッファ回路
Ａ0 〜Ａn の中から１つを選択するための端子である。
いま、出力バッファ回路Ａ0 の駆動許可入力端子Ｐi1に
低論理レベルが入力された結果、出力バッファ回路Ａ0
が選択されているとする。
【００１９】この場合、出力バッファ回路Ａ0 の駆動選
択入力端子Ｐi2に高論理レベルが入力される（状態Ｈ）
と、ナンドゲートＧ３の出力が状態ＬとなってＰＭＯＳ
トランジスタＱ4 がオン状態となる一方で、ノアゲート
Ｇ４の出力も低論理レベルとなってＮＭＯＳトランジス
タＱ5 がオフ状態となる。その結果、出力端子Ｐooに高
論理レベルが出力される（状態Ｈ）。上記とは逆に、駆
動選択入力端子Ｐi2に低論理レベルが入力されると（状
態Ｌ）、ＰＭＯＳトランジスタＱ4 がオフ状態となる一
方で、ＮＭＯＳトランジスタＱ5 がオン状態となり、出
力端子Ｐooに低論理レベルが出力される（状態Ｌ）。
択入力端子Ｐi2に高論理レベルが入力される（状態Ｈ）
と、ナンドゲートＧ３の出力が状態ＬとなってＰＭＯＳ
トランジスタＱ4 がオン状態となる一方で、ノアゲート
Ｇ４の出力も低論理レベルとなってＮＭＯＳトランジス
タＱ5 がオフ状態となる。その結果、出力端子Ｐooに高
論理レベルが出力される（状態Ｈ）。上記とは逆に、駆
動選択入力端子Ｐi2に低論理レベルが入力されると（状
態Ｌ）、ＰＭＯＳトランジスタＱ4 がオフ状態となる一
方で、ＮＭＯＳトランジスタＱ5 がオン状態となり、出
力端子Ｐooに低論理レベルが出力される（状態Ｌ）。
【００２０】次に、出力回路Ａ0 〜Ａn のいずれもが選
択されていない場合、すなわちすべての出力回路Ａ0 〜
Ａn の駆動選択入力端子が状態Ｈとなっている場合、各
出力バッファ回路Ａ0 〜Ａn において、ナンドゲートＧ
３の出力は状態ＨとなってＰＭＯＳトランジスタＱ4 が
オフ状態となる。これとともに、ノアゲートＧ４の出力
が状態ＬとなってＮＭＯＳトランジスタＱ5 もオフ状態
になる。その結果、インバータ２１の出力（ドレイン端
子共通接続点）自体は何も出力しないＺ状態となる。た
だし、ＮＭＯＳトランジスタＱ6 はそのゲートに印加さ
れた電位ＶDDにより常時オン状態にあるため、出力端子
Ｐooは状態Ｌになる。これにより、出力端子Ｐooのフロ
ーティング状態を回避し、次段の入力バッファ回路４０
が図１２に示すインバータ１１と同様なＣＭＯＳ構造で
あっても、それに貫通電流を流させることを回避するこ
とができる。
択されていない場合、すなわちすべての出力回路Ａ0 〜
Ａn の駆動選択入力端子が状態Ｈとなっている場合、各
出力バッファ回路Ａ0 〜Ａn において、ナンドゲートＧ
３の出力は状態ＨとなってＰＭＯＳトランジスタＱ4 が
オフ状態となる。これとともに、ノアゲートＧ４の出力
が状態ＬとなってＮＭＯＳトランジスタＱ5 もオフ状態
になる。その結果、インバータ２１の出力（ドレイン端
子共通接続点）自体は何も出力しないＺ状態となる。た
だし、ＮＭＯＳトランジスタＱ6 はそのゲートに印加さ
れた電位ＶDDにより常時オン状態にあるため、出力端子
Ｐooは状態Ｌになる。これにより、出力端子Ｐooのフロ
ーティング状態を回避し、次段の入力バッファ回路４０
が図１２に示すインバータ１１と同様なＣＭＯＳ構造で
あっても、それに貫通電流を流させることを回避するこ
とができる。
【００２１】ところで、出力回路Ａ0 が選択されている
場合、即ち駆動許可入力端子Ｐi1が状態Ｌとなっている
場合に出力端子Ｐooが状態Ｈのときは、ＰＭＯＳトラン
ジスタＱ4 がオン状態にあり（ＮＭＯＳトランジスタＱ
5 はオフ状態）、ＮＭＯＳトランジスタＱ6 が常時オン
状態になっていることから、出力端子Ｐooの状態Ｈにお
ける電位は、ＮＭＯＳトランジスタＱ6 のオン抵抗とＰ
ＭＯＳトランジスタＱ4 のオン抵抗との抵抗分割によっ
て決定されることになる。そのため、各出力回路Ａ0 〜
Ａn の高論理レベル遷移電圧ＶOHおよび低論理レベル遷
移電圧ＶOLと、入力バッファ回路４０の遷移電圧ＶITと
の関係がＶOH＞ＶIT＞ＶOLとなるようにＮＭＯＳトラン
ジスタＱ6 の設計がなされる。
場合、即ち駆動許可入力端子Ｐi1が状態Ｌとなっている
場合に出力端子Ｐooが状態Ｈのときは、ＰＭＯＳトラン
ジスタＱ4 がオン状態にあり（ＮＭＯＳトランジスタＱ
5 はオフ状態）、ＮＭＯＳトランジスタＱ6 が常時オン
状態になっていることから、出力端子Ｐooの状態Ｈにお
ける電位は、ＮＭＯＳトランジスタＱ6 のオン抵抗とＰ
ＭＯＳトランジスタＱ4 のオン抵抗との抵抗分割によっ
て決定されることになる。そのため、各出力回路Ａ0 〜
Ａn の高論理レベル遷移電圧ＶOHおよび低論理レベル遷
移電圧ＶOLと、入力バッファ回路４０の遷移電圧ＶITと
の関係がＶOH＞ＶIT＞ＶOLとなるようにＮＭＯＳトラン
ジスタＱ6 の設計がなされる。
【００２２】
【発明が解決しようとする課題】従来の入力バッファ回
路、出力バッファ回路は上記のように構成されていたの
で、入力バッファ回路においては前段の回路の出力部分
がＺ状態になったとき、それ自身が有するインバータ１
１における貫通電流を回避でき、出力バッファ回路にお
いては次段の有するインバータにおける貫通電流を回避
することができる。
路、出力バッファ回路は上記のように構成されていたの
で、入力バッファ回路においては前段の回路の出力部分
がＺ状態になったとき、それ自身が有するインバータ１
１における貫通電流を回避でき、出力バッファ回路にお
いては次段の有するインバータにおける貫通電流を回避
することができる。
【００２３】しかし、それぞれの効果を得るため、プル
ダウントランジスタであるＮＭＯＳトランジスタＱ1 ，
Ｑ6 は常にオン状態となっているため、これに不要な電
流が流れ、不要な電力消費をするという問題点があっ
た。
ダウントランジスタであるＮＭＯＳトランジスタＱ1 ，
Ｑ6 は常にオン状態となっているため、これに不要な電
流が流れ、不要な電力消費をするという問題点があっ
た。
【００２４】入力バッファ回路について言えば、図１２
において入力端子Ｐi に高論理レベルが入力された場
合、ＮＭＯＳトランジスタＱ1 に電流が流れてしまい、
ここで不要な電力が消費されることになる。
において入力端子Ｐi に高論理レベルが入力された場
合、ＮＭＯＳトランジスタＱ1 に電流が流れてしまい、
ここで不要な電力が消費されることになる。
【００２５】出力バッファ回路について言えば、図１５
において出力端子Ｐooに高論理レベルを出力する際、Ｎ
ＭＯＳトランジスタＱ6 に電流が流れてしまい、ここで
不要な電力が消費されることになる。
において出力端子Ｐooに高論理レベルを出力する際、Ｎ
ＭＯＳトランジスタＱ6 に電流が流れてしまい、ここで
不要な電力が消費されることになる。
【００２６】この発明は、このような問題点を解消する
ためになされたもので、入力回路においてはそれ自身の
有するＭＯＳトランジスタに貫通電流を流さず、また不
要な電流によるプルダウントランジスタでの不要な電力
消費をも回避することができる入力回路を提供すること
を目的とする。
ためになされたもので、入力回路においてはそれ自身の
有するＭＯＳトランジスタに貫通電流を流さず、また不
要な電流によるプルダウントランジスタでの不要な電力
消費をも回避することができる入力回路を提供すること
を目的とする。
【００２７】また出力回路においては、次段のＭＯＳト
ランジスタに貫通電流を流さず、また不要な電流による
プルダウントランジスタでの不要な電力消費をも回避す
ることができる出力回路を提供することを目的とする。
ランジスタに貫通電流を流さず、また不要な電流による
プルダウントランジスタでの不要な電力消費をも回避す
ることができる出力回路を提供することを目的とする。
【００２８】
【課題を解決するための手段】請求項１にかかる発明
は、入力端子と、出力端子と、第１の遷移電圧を有する
入力バッファ回路と、第１トランジスタと、第１論理反
転回路とを備えるプルダウン抵抗コントロール入力回路
である。
は、入力端子と、出力端子と、第１の遷移電圧を有する
入力バッファ回路と、第１トランジスタと、第１論理反
転回路とを備えるプルダウン抵抗コントロール入力回路
である。
【００２９】前記第１トランジスタは前記入力端子に接
続された第１電極と、低電位点に接続された第２電極
と、制御電極とを有し、前記制御電極の電位が比較的高
電位の場合にオン状態へと駆動され、前記制御電極の電
位が比較的低電位の場合にオフ状態へと駆動される。
続された第１電極と、低電位点に接続された第２電極
と、制御電極とを有し、前記制御電極の電位が比較的高
電位の場合にオン状態へと駆動され、前記制御電極の電
位が比較的低電位の場合にオフ状態へと駆動される。
【００３０】前記第１論理反転回路は、前記入力端子に
接続された入力端と、前記第１トランジスタの前記制御
電極に接続された出力端とを有し、前記入力端子の電位
が第２遷移電圧よりも低い場合には前記第１トランジス
タの前記制御電極に前記比較的高電位を出力し、前記入
力端子の電位が前記第２遷移電圧よりも高い場合には前
記第１トランジスタの前記制御電極に前記比較的低電位
を基準として前記比較的高電位にまで達する間欠的なパ
ルスを出力する。
接続された入力端と、前記第１トランジスタの前記制御
電極に接続された出力端とを有し、前記入力端子の電位
が第２遷移電圧よりも低い場合には前記第１トランジス
タの前記制御電極に前記比較的高電位を出力し、前記入
力端子の電位が前記第２遷移電圧よりも高い場合には前
記第１トランジスタの前記制御電極に前記比較的低電位
を基準として前記比較的高電位にまで達する間欠的なパ
ルスを出力する。
【００３１】請求項２にかかる発明は、請求項１にかか
る発明において、前記第１論理反転回路が、前記間欠的
なパルスを出力するパルス発生回路と、インバータとオ
アゲートとを備えたものである。
る発明において、前記第１論理反転回路が、前記間欠的
なパルスを出力するパルス発生回路と、インバータとオ
アゲートとを備えたものである。
【００３２】前記インバータは、その入力端が前記第１
論理反転回路の前記入力端に、またその出力端が前記オ
アゲートの第１入力端にそれぞれ接続されている。
論理反転回路の前記入力端に、またその出力端が前記オ
アゲートの第１入力端にそれぞれ接続されている。
【００３３】前記オアゲートは前記インバータと接続さ
れた前記第１入力端の他に、前記パルス発生回路と接続
された第２入力端を有する。また前記オアゲートの出力
端は、前記第１論理反転回路の前記出力端に接続されて
いる。
れた前記第１入力端の他に、前記パルス発生回路と接続
された第２入力端を有する。また前記オアゲートの出力
端は、前記第１論理反転回路の前記出力端に接続されて
いる。
【００３４】請求項３にかかる発明は、請求項１にかか
る発明に更に、第２論理反転回路を加設したプルダウン
抵抗コントロール入力回路である。
る発明に更に、第２論理反転回路を加設したプルダウン
抵抗コントロール入力回路である。
【００３５】前記第２論理反転回路は、前記入力端子に
接続された第１電極と、前記低電位点に接続された第２
電極と、制御電極とを有する前記第１トランジスタと同
極性の第４トランジスタと、前記入力端子に接続された
入力端と、前記第４トランジスタの前記制御電極に接続
された出力端とを有し、前記入力端子の電位が前記第２
遷移電圧よりも低い場合には前記第４トランジスタの前
記制御電極に前記比較的高電位を出力し、前記入力端子
の電位が前記第２遷移電圧よりも高い場合には前記第４
トランジスタの前記制御電極に前記比較的低電位を出力
する。
接続された第１電極と、前記低電位点に接続された第２
電極と、制御電極とを有する前記第１トランジスタと同
極性の第４トランジスタと、前記入力端子に接続された
入力端と、前記第４トランジスタの前記制御電極に接続
された出力端とを有し、前記入力端子の電位が前記第２
遷移電圧よりも低い場合には前記第４トランジスタの前
記制御電極に前記比較的高電位を出力し、前記入力端子
の電位が前記第２遷移電圧よりも高い場合には前記第４
トランジスタの前記制御電極に前記比較的低電位を出力
する。
【００３６】請求項４にかかる発明は、駆動許可入力端
子と、駆動選択入力端子と、出力端子と、トライステー
トコントロール回路と、出力バッファ回路と、第１トラ
ンジスタと、第１論理反転回路とを備えるプルダウン抵
抗コントロール出力回路である。
子と、駆動選択入力端子と、出力端子と、トライステー
トコントロール回路と、出力バッファ回路と、第１トラ
ンジスタと、第１論理反転回路とを備えるプルダウン抵
抗コントロール出力回路である。
【００３７】前記トライステートコントロール回路は前
記駆動許可入力端子及び前記駆動選択入力端子の信号に
よって制御される第１駆動出力端及び第２駆動出力端と
を有する。
記駆動許可入力端子及び前記駆動選択入力端子の信号に
よって制御される第１駆動出力端及び第２駆動出力端と
を有する。
【００３８】前記出力バッファ回路は、高電位点と、低
電位点と、前記第１駆動出力端に接続された第１入力端
と、前記第２駆動出力端に接続された第２入力端と、前
記出力端子に接続された出力端とからなる。
電位点と、前記第１駆動出力端に接続された第１入力端
と、前記第２駆動出力端に接続された第２入力端と、前
記出力端子に接続された出力端とからなる。
【００３９】前記第１トランジスタは、前記出力端子に
接続された第１電極と、前記低電位点に接続された第２
電極と、制御電極とを有し、前記制御電極の電位が比較
的高い場合にオン状態へと駆動され、前記制御電極の電
位が比較的低い場合にオフ状態へと駆動される。
接続された第１電極と、前記低電位点に接続された第２
電極と、制御電極とを有し、前記制御電極の電位が比較
的高い場合にオン状態へと駆動され、前記制御電極の電
位が比較的低い場合にオフ状態へと駆動される。
【００４０】前記第１論理反転回路は、前記出力端子に
接続された入力端と、前記第１トランジスタの前記制御
電極に接続された出力端とを有する。
接続された入力端と、前記第１トランジスタの前記制御
電極に接続された出力端とを有する。
【００４１】請求項５にかかる発明は請求項４にかかる
プルダウン抵抗コントロール出力回路であって、前記第
１論理反転回路は第２遷移電圧を有し、前記第１論理反
転回路の前記入力端の電位が前記第２遷移電圧よりも低
い場合には前記第１論理反転回路の前記出力端に前記比
較的高電位を出力し、前記第１論理反転回路の前記入力
端の電位が前記第２遷移電圧よりも高い場合には前記第
１論理反転回路の前記出力端に前記比較的低電位を出力
する。
プルダウン抵抗コントロール出力回路であって、前記第
１論理反転回路は第２遷移電圧を有し、前記第１論理反
転回路の前記入力端の電位が前記第２遷移電圧よりも低
い場合には前記第１論理反転回路の前記出力端に前記比
較的高電位を出力し、前記第１論理反転回路の前記入力
端の電位が前記第２遷移電圧よりも高い場合には前記第
１論理反転回路の前記出力端に前記比較的低電位を出力
する。
【００４２】請求項６にかかる発明は請求項４にかかる
プルダウン抵抗コントロール出力回路であって、前記第
１論理反転回路は第２遷移電圧を有し、前記第１論理反
転回路の前記入力端の電位が前記第２遷移電圧よりも低
い場合には前記第１論理反転回路の前記出力端に前記比
較的高電位を出力し、前記第１論理反転回路の前記入力
端の電位が前記第２遷移電圧よりも高い場合には前記第
１論理反転回路の前記出力端に前記比較的低電位を基準
として前記比較的高電位にまで達する正方向の間欠的な
パルスを出力する。
プルダウン抵抗コントロール出力回路であって、前記第
１論理反転回路は第２遷移電圧を有し、前記第１論理反
転回路の前記入力端の電位が前記第２遷移電圧よりも低
い場合には前記第１論理反転回路の前記出力端に前記比
較的高電位を出力し、前記第１論理反転回路の前記入力
端の電位が前記第２遷移電圧よりも高い場合には前記第
１論理反転回路の前記出力端に前記比較的低電位を基準
として前記比較的高電位にまで達する正方向の間欠的な
パルスを出力する。
【００４３】請求項７にかかる発明は、請求項６にかか
る発明において、前記第１論理反転回路が前記間欠的な
パルスを出力するパルス発生回路と、インバータとオア
ゲートとを備えたものである。
る発明において、前記第１論理反転回路が前記間欠的な
パルスを出力するパルス発生回路と、インバータとオア
ゲートとを備えたものである。
【００４４】前記インバータは、その入力端が前記第１
論理反転回路の前記入力端に、またその出力端が前記オ
アゲートの第１入力端にそれぞれ接続されている。
論理反転回路の前記入力端に、またその出力端が前記オ
アゲートの第１入力端にそれぞれ接続されている。
【００４５】前記オアゲートは前記インバータと接続さ
れた前記第１入力端の他に、前記パルス発生回路と接続
された第２入力端を有する。また前記オアゲートの出力
端は、前記第１論理反転回路の前記出力端に接続されて
いる。
れた前記第１入力端の他に、前記パルス発生回路と接続
された第２入力端を有する。また前記オアゲートの出力
端は、前記第１論理反転回路の前記出力端に接続されて
いる。
【００４６】請求項８にかかる発明は請求項６にかかる
プルダウン抵抗コントロール出力回路であって、前記プ
ルダウン抵抗コントロール出力回路は更に、第４トラン
ジスタと、第２論理反転回路とを備える。
プルダウン抵抗コントロール出力回路であって、前記プ
ルダウン抵抗コントロール出力回路は更に、第４トラン
ジスタと、第２論理反転回路とを備える。
【００４７】前記第４トランジスタは、前記出力端子に
接続された第１電極と、前記低電位電源に接続された第
２電極と、制御電極とを有し、前記第１トランジスタと
同極性のトランジスタである。
接続された第１電極と、前記低電位電源に接続された第
２電極と、制御電極とを有し、前記第１トランジスタと
同極性のトランジスタである。
【００４８】前記第２論理反転回路は、前記出力端子に
接続された入力端と、前記第４トランジスタの前記制御
電極に接続された出力端とを有し、前記出力端子の電位
が前記第２遷移電圧よりも低い場合には前記第４トラン
ジスタの前記制御電極に前記比較的高電位を出力し、前
記入力端子の電位が前記第２遷移電圧よりも高い場合に
は前記第４トランジスタの前記制御電極に前記比較的低
電位を出力する。
接続された入力端と、前記第４トランジスタの前記制御
電極に接続された出力端とを有し、前記出力端子の電位
が前記第２遷移電圧よりも低い場合には前記第４トラン
ジスタの前記制御電極に前記比較的高電位を出力し、前
記入力端子の電位が前記第２遷移電圧よりも高い場合に
は前記第４トランジスタの前記制御電極に前記比較的低
電位を出力する。
【００４９】
【作用】請求項１及び請求項２にかかる発明において第
１論理反転回路は、入力端子の電位が高論理レベルにあ
る時にはプルダウントランジスタを間欠的にオン状態へ
駆動するので、入力端子に入力する前段の回路の出力が
高論理レベルから高インピダンス状態となった場合に、
速やかに前記入力端子を低電位論理レベルに移行させ
る。
１論理反転回路は、入力端子の電位が高論理レベルにあ
る時にはプルダウントランジスタを間欠的にオン状態へ
駆動するので、入力端子に入力する前段の回路の出力が
高論理レベルから高インピダンス状態となった場合に、
速やかに前記入力端子を低電位論理レベルに移行させ
る。
【００５０】請求項３にかかる発明において第４トラン
ジスタは、請求項１にかかる第１トランジスタとともに
プルダウン抵抗として働く。しかし、第２論理反転回路
は入力端子が高論理レベルにある場合には、第１トラン
ジスタのみを間欠的にオン状態に駆動する。したがって
第４トランジスタに不要な電流は流れない。
ジスタは、請求項１にかかる第１トランジスタとともに
プルダウン抵抗として働く。しかし、第２論理反転回路
は入力端子が高論理レベルにある場合には、第１トラン
ジスタのみを間欠的にオン状態に駆動する。したがって
第４トランジスタに不要な電流は流れない。
【００５１】請求項４及び請求項５にかかる発明におい
て、第１トランジスタは出力端子の電位が高論理レベル
にない時には出力端子を低電位電源に接続するプルダウ
ン抵抗として働く一方、出力端子の電位が高論理レベル
にある時には出力端子を低電位電源に接続しないので、
不要な電流が流れることを回避する。
て、第１トランジスタは出力端子の電位が高論理レベル
にない時には出力端子を低電位電源に接続するプルダウ
ン抵抗として働く一方、出力端子の電位が高論理レベル
にある時には出力端子を低電位電源に接続しないので、
不要な電流が流れることを回避する。
【００５２】請求項６及び請求項７にかかる発明におい
て第１論理反転回路は、出力端子の電位が高論理レベル
にある時にはプルダウントランジスタを間欠的にオン状
態へ駆動するので、出力バッファ回路の出力が高論理レ
ベルから高インピダンス状態となった場合に、速やかに
前記出力端子を低電位論理レベルに移行させる。
て第１論理反転回路は、出力端子の電位が高論理レベル
にある時にはプルダウントランジスタを間欠的にオン状
態へ駆動するので、出力バッファ回路の出力が高論理レ
ベルから高インピダンス状態となった場合に、速やかに
前記出力端子を低電位論理レベルに移行させる。
【００５３】請求項８にかかる発明において第４トラン
ジスタは、請求項４にかかる第１トランジスタとともに
プルダウン抵抗として働く。しかし、第２論理反転回路
は出力端子が高論理レベルにある場合には、第１トラン
ジスタのみを間欠的にオン状態に駆動する。したがって
第４トランジスタに不要な電流は流れない。
ジスタは、請求項４にかかる第１トランジスタとともに
プルダウン抵抗として働く。しかし、第２論理反転回路
は出力端子が高論理レベルにある場合には、第１トラン
ジスタのみを間欠的にオン状態に駆動する。したがって
第４トランジスタに不要な電流は流れない。
【００５４】
【実施例】図３はこの発明の第１実施例であるプルダウ
ン抵抗コントロール入力回路の回路図である。入力端子
Ｐi と出力端子Ｐo との間にインバータ１１が接続され
ている。インバータ１１の構成は従来の入力バッファ回
路と同様、ＰＭＯＳトランジスタＱ2 とＮＭＯＳトラン
ジスタＱ3 とで構成されている。即ちＰＭＯＳトランジ
スタＱ2 は出力端子Ｐo に接続されたドレインと、高電
位の電源ＶDDに接続されたソースと、入力端子Ｐi に接
続されたゲートとを有する。またＮＭＯＳトランジスタ
Ｑ3 は、出力端子Ｐo に接続されたドレインと、低電位
の電源ＶSS（ここでは接地）に接続されたソースと、入
力端子Ｐi に接続されたゲートとを有する。その遷移電
圧はＶITである（但しＶDD＞ＶIT＞ＶSS）。
ン抵抗コントロール入力回路の回路図である。入力端子
Ｐi と出力端子Ｐo との間にインバータ１１が接続され
ている。インバータ１１の構成は従来の入力バッファ回
路と同様、ＰＭＯＳトランジスタＱ2 とＮＭＯＳトラン
ジスタＱ3 とで構成されている。即ちＰＭＯＳトランジ
スタＱ2 は出力端子Ｐo に接続されたドレインと、高電
位の電源ＶDDに接続されたソースと、入力端子Ｐi に接
続されたゲートとを有する。またＮＭＯＳトランジスタ
Ｑ3 は、出力端子Ｐo に接続されたドレインと、低電位
の電源ＶSS（ここでは接地）に接続されたソースと、入
力端子Ｐi に接続されたゲートとを有する。その遷移電
圧はＶITである（但しＶDD＞ＶIT＞ＶSS）。
【００５５】プルダウントランジスタであるＮＭＯＳト
ランジスタＱ1 においても、従来の入力バッファ回路と
同様、入力端子Ｐi に接続されたドレインと、電源ＶSS
に接続されたソースとを有するが、ＮＭＯＳトランジス
タＱ1 のゲートは、インバータＧ１の出力端に接続され
ている。インバータＧ１の入力端は入力端子Ｐi に接続
されている。このインバータＧ１の遷移電圧ＶRTは、イ
ンバータ１１の遷移電圧ＶITよりも高く設定されてい
る。また遷移電圧ＶRTはこの入力回路全体における高論
理レベルの遷移電圧ＶIHよりも、低く設定される。一
方、この入力回路全体における低論理レベルの遷移電圧
ＶILはインバータ１１の遷移電圧ＶITよりも低く設定さ
れている。即ち、遷移電圧の相互関係は
ランジスタＱ1 においても、従来の入力バッファ回路と
同様、入力端子Ｐi に接続されたドレインと、電源ＶSS
に接続されたソースとを有するが、ＮＭＯＳトランジス
タＱ1 のゲートは、インバータＧ１の出力端に接続され
ている。インバータＧ１の入力端は入力端子Ｐi に接続
されている。このインバータＧ１の遷移電圧ＶRTは、イ
ンバータ１１の遷移電圧ＶITよりも高く設定されてい
る。また遷移電圧ＶRTはこの入力回路全体における高論
理レベルの遷移電圧ＶIHよりも、低く設定される。一
方、この入力回路全体における低論理レベルの遷移電圧
ＶILはインバータ１１の遷移電圧ＶITよりも低く設定さ
れている。即ち、遷移電圧の相互関係は
【００５６】
【数１】
【００５７】となる。
【００５８】ところで、一般的に、ＰＭＯＳトランジス
タとＮＭＯＳトランジスタとからなるＣＭＯＳ構造のイ
ンバータの遷移電圧は、次の式で概略値を得ることがで
きる。
タとＮＭＯＳトランジスタとからなるＣＭＯＳ構造のイ
ンバータの遷移電圧は、次の式で概略値を得ることがで
きる。
【００５９】
【数２】
【００６０】この式で、それぞれの記号の意味は、 ＶTH：インバータの遷移電圧 ＶDD：高電位側電源レベル ＶTHP ：ＰＭＯＳトランジスタの閾値電圧 ＶTHN ：ＮＭＯＳトランジスタの閾値電圧 Ｋ：ＰＭＯＳトランジスタとＮＭＯＳトランジスタのコ
ンダクタンス比 βP ：ＰＭＯＳトランジスタのコンダクタンス βN ：ＮＭＯＳトランジスタのコンダクタンス である。
ンダクタンス比 βP ：ＰＭＯＳトランジスタのコンダクタンス βN ：ＮＭＯＳトランジスタのコンダクタンス である。
【００６１】なお、このとき、各電圧については、低電
位電源のレベルを基準にしている。
位電源のレベルを基準にしている。
【００６２】そして、コンダクタンスβP ，βN は、そ
れぞれのＭＯＳ−ＦＥＴのゲート幅をＷ、ゲート長をＬ
とすると、Ｗ／Ｌにほぼ比例している。したがって、Ｐ
ＭＯＳトランジスタＱ2 ，ＮＭＯＳトランジスタＱ3 の
トランジスタサイズ（ゲート幅Ｗ、ゲート長Ｌ）を適当
に設計してインバータ１１を構成することにより、その
遷移電圧ＶITを制御することが可能になる。よって数１
の関係を満足するようなインバータ１１の設計が可能で
ある。
れぞれのＭＯＳ−ＦＥＴのゲート幅をＷ、ゲート長をＬ
とすると、Ｗ／Ｌにほぼ比例している。したがって、Ｐ
ＭＯＳトランジスタＱ2 ，ＮＭＯＳトランジスタＱ3 の
トランジスタサイズ（ゲート幅Ｗ、ゲート長Ｌ）を適当
に設計してインバータ１１を構成することにより、その
遷移電圧ＶITを制御することが可能になる。よって数１
の関係を満足するようなインバータ１１の設計が可能で
ある。
【００６３】次に、第１実施例に係る入力回路の動作に
ついて説明する。まず、入力端子Ｐi に対して外部から
信号が印加されている場合、即ち前段の出力インピダン
スＺo が小さいときの動作を説明する。
ついて説明する。まず、入力端子Ｐi に対して外部から
信号が印加されている場合、即ち前段の出力インピダン
スＺo が小さいときの動作を説明する。
【００６４】入力端子Ｐi に印加された信号レベルＶIN
が入力回路の低論理レベルの遷移電圧ＶILよりも低く
（状態Ｌ）、したがって、インバータ１１の遷移電圧Ｖ
ITより低い場合には、インバータ１１を構成するＰＭＯ
ＳトランジスタＱ2 がオン状態となり、ＮＭＯＳトラン
ジスタＱ3 がオフ状態となる。そこで、出力端子Ｐoは
電源ＶDDに接続され、高論理レベルを出力する（状態
Ｈ）。
が入力回路の低論理レベルの遷移電圧ＶILよりも低く
（状態Ｌ）、したがって、インバータ１１の遷移電圧Ｖ
ITより低い場合には、インバータ１１を構成するＰＭＯ
ＳトランジスタＱ2 がオン状態となり、ＮＭＯＳトラン
ジスタＱ3 がオフ状態となる。そこで、出力端子Ｐoは
電源ＶDDに接続され、高論理レベルを出力する（状態
Ｈ）。
【００６５】そして、このときは入力端子Ｐi に印加さ
れた信号レベルＶINがインバータ１１の遷移電圧ＶITよ
りも低いので、このインバータ１１からＮＭＯＳトラン
ジスタＱ1 のゲートに供給される電位は高論理レベルと
なり、ＮＭＯＳトランジスタＱ1 はオン状態となる。従
って入力端子Ｐi はＮＭＯＳトランジスタＱ1 を介して
電源ＶSSと接続され、状態Ｌのまま保たれる。
れた信号レベルＶINがインバータ１１の遷移電圧ＶITよ
りも低いので、このインバータ１１からＮＭＯＳトラン
ジスタＱ1 のゲートに供給される電位は高論理レベルと
なり、ＮＭＯＳトランジスタＱ1 はオン状態となる。従
って入力端子Ｐi はＮＭＯＳトランジスタＱ1 を介して
電源ＶSSと接続され、状態Ｌのまま保たれる。
【００６６】即ち、この場合のプルダウントランジスタ
の動作は、図１２に示した従来の場合と同様である。
の動作は、図１２に示した従来の場合と同様である。
【００６７】上述した場合とは逆に入力端子Ｐi に印加
された信号レベルＶINが入力回路のハイレベル入力電圧
規格ＶIHよりも高く（状態Ｈ）、したがって、インバー
タ１１の遷移電圧ＶITよりも高いときには、インバータ
１１を構成するＰＭＯＳトランジスタＱ2 がオフ状態と
なり、ＮＭＯＳトランジスタＱ3 がオン状態となる。そ
こで、出力端子Ｐo は電源ＶSSに接続されることにな
り、低論理レベルを出力する。なお、この場合のインバ
ータ１１の動作も従来例と同様である。
された信号レベルＶINが入力回路のハイレベル入力電圧
規格ＶIHよりも高く（状態Ｈ）、したがって、インバー
タ１１の遷移電圧ＶITよりも高いときには、インバータ
１１を構成するＰＭＯＳトランジスタＱ2 がオフ状態と
なり、ＮＭＯＳトランジスタＱ3 がオン状態となる。そ
こで、出力端子Ｐo は電源ＶSSに接続されることにな
り、低論理レベルを出力する。なお、この場合のインバ
ータ１１の動作も従来例と同様である。
【００６８】そして、この際には、入力端子Ｐi に印加
された信号レベルＶINがインバータＧ１の遷移電圧ＶRT
よりも高いので、このインバータＧ１からＮＭＯＳトラ
ンジスタＱ1 のゲートに供給される電位は低論理レベル
となり、ＮＭＯＳトランジスタＱ1 はオフ状態となる。
この結果、ＮＭＯＳトランジスタＱ1 を介して入力端子
Ｐi から電源ＶSSへ電流が流れることは、有効に阻止さ
れることになり、従来入力端子Ｐi が状態Ｈのときに生
じていた不要な電力消費を回避できる。
された信号レベルＶINがインバータＧ１の遷移電圧ＶRT
よりも高いので、このインバータＧ１からＮＭＯＳトラ
ンジスタＱ1 のゲートに供給される電位は低論理レベル
となり、ＮＭＯＳトランジスタＱ1 はオフ状態となる。
この結果、ＮＭＯＳトランジスタＱ1 を介して入力端子
Ｐi から電源ＶSSへ電流が流れることは、有効に阻止さ
れることになり、従来入力端子Ｐi が状態Ｈのときに生
じていた不要な電力消費を回避できる。
【００６９】次に、外部から入力端子Ｐi に信号が供給
されていた状態から、信号が供給されていない、即ち前
段の出力インピダンスＺo が非常に高く、Ｚ状態になっ
た場合の動作について説明する。
されていた状態から、信号が供給されていない、即ち前
段の出力インピダンスＺo が非常に高く、Ｚ状態になっ
た場合の動作について説明する。
【００７０】入力端子Ｐi に印加された信号レベルＶIN
が高論理レベルの遷移電圧ＶIH（＞ＶRT）よりも高い状
態Ｈ（この状態における出力端子Ｐo の電位は低論理レ
ベルである）からＺ状態になると、入力端子Ｐi の電位
はインバータＧ１の遷移電圧ＶRTよりも高いのでＮＭＯ
ＳトランジスタＱ1 がオフ状態にあり、入力端子Ｐi の
電位は高論理レベルのまま保たれる。即ちインバータ１
１に貫通電流が流れることもない。
が高論理レベルの遷移電圧ＶIH（＞ＶRT）よりも高い状
態Ｈ（この状態における出力端子Ｐo の電位は低論理レ
ベルである）からＺ状態になると、入力端子Ｐi の電位
はインバータＧ１の遷移電圧ＶRTよりも高いのでＮＭＯ
ＳトランジスタＱ1 がオフ状態にあり、入力端子Ｐi の
電位は高論理レベルのまま保たれる。即ちインバータ１
１に貫通電流が流れることもない。
【００７１】図４は上記動作が連続して発生した場合の
タイミングチャートである。図１３と同様、簡単のため
発振器の電位Ｖi は電位ＶDD，ＶSSのいずれかをとるも
のとする。時刻ｔ1 以前は入力端子Ｐi が状態Ｌにある
場合であり、インバータＧ１によってＮＭＯＳトランジ
スタＱ1 のゲートの電位は高論理レベルでＮＭＯＳトラ
ンジスタＱ1 がオン状態にあり、出力端子Ｐo は状態Ｈ
にある。時刻ｔ1 からｔ2 においては入力端子Ｐi が状
態Ｈとなった場合である。このとき、ＮＭＯＳトランジ
スタＱ1 のゲートにはインバータＧ１によって低論理レ
ベルが与えられ、ＮＭＯＳトランジスタＱ1 はオフ状態
にある。従って図１３に示した従来の回路の場合とは異
なり、入力端子Ｐi の状態Ｈにおける電位は電位ＶEに
低下するということもなく、電位ＶDDとなる。時刻ｔ2
以降はＺ状態の場合であり、入力端子Ｐi は時刻ｔ2 以
前の状態、即ち状態Ｈを保持する。よって出力端子Ｐo
は状態Ｌを保持する。
タイミングチャートである。図１３と同様、簡単のため
発振器の電位Ｖi は電位ＶDD，ＶSSのいずれかをとるも
のとする。時刻ｔ1 以前は入力端子Ｐi が状態Ｌにある
場合であり、インバータＧ１によってＮＭＯＳトランジ
スタＱ1 のゲートの電位は高論理レベルでＮＭＯＳトラ
ンジスタＱ1 がオン状態にあり、出力端子Ｐo は状態Ｈ
にある。時刻ｔ1 からｔ2 においては入力端子Ｐi が状
態Ｈとなった場合である。このとき、ＮＭＯＳトランジ
スタＱ1 のゲートにはインバータＧ１によって低論理レ
ベルが与えられ、ＮＭＯＳトランジスタＱ1 はオフ状態
にある。従って図１３に示した従来の回路の場合とは異
なり、入力端子Ｐi の状態Ｈにおける電位は電位ＶEに
低下するということもなく、電位ＶDDとなる。時刻ｔ2
以降はＺ状態の場合であり、入力端子Ｐi は時刻ｔ2 以
前の状態、即ち状態Ｈを保持する。よって出力端子Ｐo
は状態Ｌを保持する。
【００７２】しかし、このように入力端子Ｐi がＺ状態
にある場合には、入力端子Ｐi の電位を強制的に設定す
る要因はなく、従って例えばＮＭＯＳトランジスタＱ1
のリークにより、入力端子Ｐi の電位が低下してくる場
合がある。これを放置すると入力端子Ｐi の電位はやが
てインバータ１１の遷移電圧ＶITに達し、これに大きな
貫通電流を流してしまうことになる。そこでインバータ
Ｇ１の遷移電圧ＶRTをインバータ１１の遷移電圧ＶITよ
りも大きく設定しておくことにより、このような弊害を
回避することができる。以下その回避について説明す
る。
にある場合には、入力端子Ｐi の電位を強制的に設定す
る要因はなく、従って例えばＮＭＯＳトランジスタＱ1
のリークにより、入力端子Ｐi の電位が低下してくる場
合がある。これを放置すると入力端子Ｐi の電位はやが
てインバータ１１の遷移電圧ＶITに達し、これに大きな
貫通電流を流してしまうことになる。そこでインバータ
Ｇ１の遷移電圧ＶRTをインバータ１１の遷移電圧ＶITよ
りも大きく設定しておくことにより、このような弊害を
回避することができる。以下その回避について説明す
る。
【００７３】入力端子Ｐi の電位がインバータＧ１の遷
移電圧ＶRTよりもまだ大きい時点ではインバータ１１の
遷移電圧ＶITよりも大きいので出力端子はインバータ１
１に高い論理レベルを与えている。
移電圧ＶRTよりもまだ大きい時点ではインバータ１１の
遷移電圧ＶITよりも大きいので出力端子はインバータ１
１に高い論理レベルを与えている。
【００７４】しかし、入力端子Ｐi の電位がインバータ
Ｇ１の遷移電圧ＶRTを超えて低下する状態になると、イ
ンバータの出力は高論理レベルとなり、ＮＭＯＳトラン
ジスタＱ1 をオン状態にし入力端子Ｐi はＮＭＯＳトラ
ンジスタＱ1 を介して低論理レベルに反転することにな
る。
Ｇ１の遷移電圧ＶRTを超えて低下する状態になると、イ
ンバータの出力は高論理レベルとなり、ＮＭＯＳトラン
ジスタＱ1 をオン状態にし入力端子Ｐi はＮＭＯＳトラ
ンジスタＱ1 を介して低論理レベルに反転することにな
る。
【００７５】この時、入力端子Ｐi の電位はインバータ
１１の遷移電圧ＶIT付近の値をとることはない。入力端
子Ｐi の電位は電位ＶRTから低下し始めると電位ＶITを
飛び越して直ちに電位ＶSS程度に達するためである。従
ってインバータ１１に貫通電流が流れることを回避する
ことができる。
１１の遷移電圧ＶIT付近の値をとることはない。入力端
子Ｐi の電位は電位ＶRTから低下し始めると電位ＶITを
飛び越して直ちに電位ＶSS程度に達するためである。従
ってインバータ１１に貫通電流が流れることを回避する
ことができる。
【００７６】なお、入力端子が状態ＬからＺ状態に移行
した場合には、入力端子の電位はＮＭＯＳトランジスタ
Ｑ1 を介して電源ＶSSによって規定されるので、変動す
ることはない。
した場合には、入力端子の電位はＮＭＯＳトランジスタ
Ｑ1 を介して電源ＶSSによって規定されるので、変動す
ることはない。
【００７７】即ち、図３の入力回路は、従来の場合と同
様入力端子Ｐi がＺ状態となってもインバータ１１に貫
通電流を流さない。しかも従来の場合とは異なり、入力
端子Ｐi が状態Ｈであっても、ＮＭＯＳトランジスタＱ
1 がオフ状態にあるので不要な電力消費を回避すること
ができる。
様入力端子Ｐi がＺ状態となってもインバータ１１に貫
通電流を流さない。しかも従来の場合とは異なり、入力
端子Ｐi が状態Ｈであっても、ＮＭＯＳトランジスタＱ
1 がオフ状態にあるので不要な電力消費を回避すること
ができる。
【００７８】図１はこの発明の第２実施例であるプルダ
ウン抵抗コントロール入力回路の回路図である。入力端
子Ｐi と出力端子Ｐo の間にはインバータ１１が接続さ
れている。インバータ１１の構成は第１実施例の入力回
路と同様、ＰＭＯＳトランジスタＱ2 とＮＭＯＳトラン
ジスタＱ3 とで構成されている。プルダウントランジス
タであるＮＭＯＳトランジスタＱ1 においても、第１実
施例の入力回路と同様、入力端子Ｐi に接続されたドレ
インと、電源ＶSSに接続されたソースとを有するが、Ｎ
ＭＯＳトランジスタＱ1 のゲートは、オアゲートＧ５の
出力端に接続されている。オアゲートＧ５の第１入力端
はインバータＧ１の出力端に接続され、第２入力端はパ
ルス発生回路ＳＧに接続されている。インバータＧ１の
入力端は、第１実施例と同様入力端子Ｐi に接続されて
いる。
ウン抵抗コントロール入力回路の回路図である。入力端
子Ｐi と出力端子Ｐo の間にはインバータ１１が接続さ
れている。インバータ１１の構成は第１実施例の入力回
路と同様、ＰＭＯＳトランジスタＱ2 とＮＭＯＳトラン
ジスタＱ3 とで構成されている。プルダウントランジス
タであるＮＭＯＳトランジスタＱ1 においても、第１実
施例の入力回路と同様、入力端子Ｐi に接続されたドレ
インと、電源ＶSSに接続されたソースとを有するが、Ｎ
ＭＯＳトランジスタＱ1 のゲートは、オアゲートＧ５の
出力端に接続されている。オアゲートＧ５の第１入力端
はインバータＧ１の出力端に接続され、第２入力端はパ
ルス発生回路ＳＧに接続されている。インバータＧ１の
入力端は、第１実施例と同様入力端子Ｐi に接続されて
いる。
【００７９】パルス発生回路ＳＧは、ゲートＧ５の遷移
電圧よりも大きい値（状態Ｈ）と小さい値（状態Ｌ）の
２値の電位を間欠的にパルスとして出力する。このよう
な回路は例えば図６に示すような論理回路で構成するこ
とができる。ここで信号Ｔ１はクロック信号であり、出
力Ａ，Ｂ，Ｃ，はそれぞれ入力Ｓａ，Ｓｂ，Ｓｃを状態
Ｈとすることによって得られる。
電圧よりも大きい値（状態Ｈ）と小さい値（状態Ｌ）の
２値の電位を間欠的にパルスとして出力する。このよう
な回路は例えば図６に示すような論理回路で構成するこ
とができる。ここで信号Ｔ１はクロック信号であり、出
力Ａ，Ｂ，Ｃ，はそれぞれ入力Ｓａ，Ｓｂ，Ｓｃを状態
Ｈとすることによって得られる。
【００８０】インバータＧ１の出力が状態Ｌのときに
は、ゲートＧ５はパルス発生回路ＳＧの出力をＮＭＯＳ
トランジスタＱ1 のゲートに伝え、ＮＭＯＳトランジス
タＱ1を間欠的にオン状態とする。
は、ゲートＧ５はパルス発生回路ＳＧの出力をＮＭＯＳ
トランジスタＱ1 のゲートに伝え、ＮＭＯＳトランジス
タＱ1を間欠的にオン状態とする。
【００８１】次に第２実施例に係る入力回路の動作につ
いて説明する。まず入力端子Ｐi に対して外部から信号
が印加されている場合、即ち前段の出力インピダンスＺ
o が小さいときとの動作を説明する。
いて説明する。まず入力端子Ｐi に対して外部から信号
が印加されている場合、即ち前段の出力インピダンスＺ
o が小さいときとの動作を説明する。
【００８２】入力端子Ｐi が状態Ｌにある場合にはイン
バータＧ１はゲートＧ５の第１入力端に高論理レベルを
与える。従ってこの場合にはパルス発生回路ＳＧの出力
に拘らずゲートＧ５の出力端は状態Ｈとなり、ＮＭＯＳ
トランジスタＱ1 をオン状態とする。よって入力端子Ｐ
i は電源ＶSSに接続され、状態Ｌが保持される。このと
きインバータ１１の働きにより出力端子Ｐo は高論理レ
ベルを出力する。
バータＧ１はゲートＧ５の第１入力端に高論理レベルを
与える。従ってこの場合にはパルス発生回路ＳＧの出力
に拘らずゲートＧ５の出力端は状態Ｈとなり、ＮＭＯＳ
トランジスタＱ1 をオン状態とする。よって入力端子Ｐ
i は電源ＶSSに接続され、状態Ｌが保持される。このと
きインバータ１１の働きにより出力端子Ｐo は高論理レ
ベルを出力する。
【００８３】入力端子Ｐi が状態Ｈにある場合にはイン
バータＧ１はゲートＧ５の第１入力端に低論理レベルを
与える。従ってこの場合にはパルス発生回路ＳＧの出力
に従ってゲートＧ５が出力することになる。
バータＧ１はゲートＧ５の第１入力端に低論理レベルを
与える。従ってこの場合にはパルス発生回路ＳＧの出力
に従ってゲートＧ５が出力することになる。
【００８４】このような状態でパルス発生回路ＳＧの出
力が低論理レベル、即ちゲートＧ５の出力が状態Ｌであ
る場合には、ＮＭＯＳトランジスタＱ1 はオフ状態であ
る。よって入力端子Ｐi は状態Ｈを保持することにな
る。これは第１実施例における動作と同様である。
力が低論理レベル、即ちゲートＧ５の出力が状態Ｌであ
る場合には、ＮＭＯＳトランジスタＱ1 はオフ状態であ
る。よって入力端子Ｐi は状態Ｈを保持することにな
る。これは第１実施例における動作と同様である。
【００８５】一方、パルス発生回路ＳＧの出力が高論理
レベルのパルスを発生すると、ゲートＧ５の出力も高論
理レベルとなり、ＮＭＯＳトランジスタＱ1をオン状態
にする。この場合には従来の入力バッファ回路と同様、
入力端子Ｐi の電位はインピダンスＺo とＮＭＯＳトラ
ンジスタＱ1 のオン抵抗との抵抗分割で定まる値とな
り、パルス発生回路ＳＧが高論理レベルのパルスを発生
していないときよりも低下する。
レベルのパルスを発生すると、ゲートＧ５の出力も高論
理レベルとなり、ＮＭＯＳトランジスタＱ1をオン状態
にする。この場合には従来の入力バッファ回路と同様、
入力端子Ｐi の電位はインピダンスＺo とＮＭＯＳトラ
ンジスタＱ1 のオン抵抗との抵抗分割で定まる値とな
り、パルス発生回路ＳＧが高論理レベルのパルスを発生
していないときよりも低下する。
【００８６】次に入力端子Ｐi がＺ状態となった場合を
考える。状態ＨからＺ状態へと移行した場合、ゲートＧ
１の入力端は状態Ｈにあり、よってパルス発生回路ＳＧ
の出力に従ってゲートＧ５が出力する。
考える。状態ＨからＺ状態へと移行した場合、ゲートＧ
１の入力端は状態Ｈにあり、よってパルス発生回路ＳＧ
の出力に従ってゲートＧ５が出力する。
【００８７】パルス発生回路ＳＧの出力が低論理レベル
の場合には、ＮＭＯＳトランジスタＱ1 はオフ状態であ
り、入力端子Ｐi は状態Ｈを保持するが、パルス発生回
路ＳＧの出力が高論理レベルのパルスを発生した時、Ｎ
ＭＯＳトランジスタＱ1 はオン状態となり、入力端子Ｐ
i は電源ＶSSと接続されて状態Ｌへと移行する。入力端
子Ｐiが一旦状態Ｌに移行すると、ゲートＧ１の出力に
よりゲートＧ５は常にＮＭＯＳトランジスタＱ1 をオン
状態にし続け、入力端子Ｐi においては状態Ｌが保持さ
れ続ける。
の場合には、ＮＭＯＳトランジスタＱ1 はオフ状態であ
り、入力端子Ｐi は状態Ｈを保持するが、パルス発生回
路ＳＧの出力が高論理レベルのパルスを発生した時、Ｎ
ＭＯＳトランジスタＱ1 はオン状態となり、入力端子Ｐ
i は電源ＶSSと接続されて状態Ｌへと移行する。入力端
子Ｐiが一旦状態Ｌに移行すると、ゲートＧ１の出力に
よりゲートＧ５は常にＮＭＯＳトランジスタＱ1 をオン
状態にし続け、入力端子Ｐi においては状態Ｌが保持さ
れ続ける。
【００８８】図２は上記動作が連続して発生した場合の
タイミングチャートである。図１３と同様、簡単のため
発振器の電位Ｖi は電位ＶDD，ＶSSのいずれかをとるも
のとする。時刻ｔ1 以前においては入力端子Ｐi が状態
Ｌにある場合であり、回路ＳＧの出力に拘らず出力端子
Ｐo の電位は高論理レベルにある。
タイミングチャートである。図１３と同様、簡単のため
発振器の電位Ｖi は電位ＶDD，ＶSSのいずれかをとるも
のとする。時刻ｔ1 以前においては入力端子Ｐi が状態
Ｌにある場合であり、回路ＳＧの出力に拘らず出力端子
Ｐo の電位は高論理レベルにある。
【００８９】時刻ｔ1 において入力端子Ｐi が状態Ｈに
なる。パルス発生回路ＳＧの出力が低論理レベルにある
場合には入力端子Ｐiの電位は第１実施例（図４）の様
に電位ＶDDとなり、パルス発生回路ＳＧの出力が高論理
レベルにある場合には従来の場合（図１３）の様に電位
ＶE となる。従って図２に示したように入力端子Ｐi の
電位はパルス発生回路ＳＧの発生するパルスによって脈
動することになる。
なる。パルス発生回路ＳＧの出力が低論理レベルにある
場合には入力端子Ｐiの電位は第１実施例（図４）の様
に電位ＶDDとなり、パルス発生回路ＳＧの出力が高論理
レベルにある場合には従来の場合（図１３）の様に電位
ＶE となる。従って図２に示したように入力端子Ｐi の
電位はパルス発生回路ＳＧの発生するパルスによって脈
動することになる。
【００９０】続いて時刻ｔ2 において入力端子Ｐi がＺ
状態になる。パルス発生回路ＳＧの出力が低論理レベル
にあるうちは入力端子Ｐi は状態Ｈを保持しているが、
やがて時刻ｔ3 においてパルス発生回路ＳＧが発生する
パルスによってＮＭＯＳトランジスタＱ1 はオン状態と
なり、よって入力端子Ｐi は状態Ｌに移行する。
状態になる。パルス発生回路ＳＧの出力が低論理レベル
にあるうちは入力端子Ｐi は状態Ｈを保持しているが、
やがて時刻ｔ3 においてパルス発生回路ＳＧが発生する
パルスによってＮＭＯＳトランジスタＱ1 はオン状態と
なり、よって入力端子Ｐi は状態Ｌに移行する。
【００９１】即ち、この第２実施例によれば、入力端子
Ｐi がＺ状態になったとしても、パルス発生回路ＳＧが
間欠的にパルスを発生させるため、速やかに出力端子Ｐ
o の電位を高論理レベルにすることができる。
Ｐi がＺ状態になったとしても、パルス発生回路ＳＧが
間欠的にパルスを発生させるため、速やかに出力端子Ｐ
o の電位を高論理レベルにすることができる。
【００９２】その一方で、この発生したパルスは入力端
子Ｐi が状態Ｈにあっては、ＮＭＯＳトランジスタＱ1
に間欠的に不要な電流を流させることになる。しかし、
上記のように入力端子Ｐi のＺ状態を状態Ｌに移行させ
るのに必要なパルス幅は狭くて足りる。よってＮＭＯＳ
トランジスタＱ1 に流れる不要な電流による電力消費を
小さく抑えることができる。
子Ｐi が状態Ｈにあっては、ＮＭＯＳトランジスタＱ1
に間欠的に不要な電流を流させることになる。しかし、
上記のように入力端子Ｐi のＺ状態を状態Ｌに移行させ
るのに必要なパルス幅は狭くて足りる。よってＮＭＯＳ
トランジスタＱ1 に流れる不要な電流による電力消費を
小さく抑えることができる。
【００９３】図５はこの発明の第３実施例であるプルダ
ウン抵抗コントロール入力回路の回路図である。図１に
示した第２実施例に更にプルダウントランジスタとして
ＮＭＯＳトランジスタＱ7 を加設したものである。ＮＭ
ＯＳトランジスタＱ7 は入力端子Ｐi に接続されたドレ
インと、電源ＶSSに接続されたソースと、インバータＧ
１の出力端と接続されたゲートとを有する。
ウン抵抗コントロール入力回路の回路図である。図１に
示した第２実施例に更にプルダウントランジスタとして
ＮＭＯＳトランジスタＱ7 を加設したものである。ＮＭ
ＯＳトランジスタＱ7 は入力端子Ｐi に接続されたドレ
インと、電源ＶSSに接続されたソースと、インバータＧ
１の出力端と接続されたゲートとを有する。
【００９４】このように構成された入力回路の動作は第
２実施例の場合とほぼ同様である。入力端子Ｐi が状態
ＬにあるときはインバータＧ１によってＮＭＯＳトラン
ジスタＱ1 ，Ｑ7 の両方がオン状態となり、入力端子Ｐ
i の状態Ｌを保持する。また、入力端子Ｐi が状態Ｈに
あるときはインバータＧ１によってＮＭＯＳトランジス
タＱ7はオフ状態とされ、この入力回路の動作には寄与
せず、第２実施例と同じ動作をすることになる。
２実施例の場合とほぼ同様である。入力端子Ｐi が状態
ＬにあるときはインバータＧ１によってＮＭＯＳトラン
ジスタＱ1 ，Ｑ7 の両方がオン状態となり、入力端子Ｐ
i の状態Ｌを保持する。また、入力端子Ｐi が状態Ｈに
あるときはインバータＧ１によってＮＭＯＳトランジス
タＱ7はオフ状態とされ、この入力回路の動作には寄与
せず、第２実施例と同じ動作をすることになる。
【００９５】入力端子Ｐi が状態ＨからＺ状態へ移行し
た場合に、パルス発生回路ＳＧの発生するパルスにより
ＮＭＯＳトランジスタＱ1 がオン状態になって入力端子
Ｐi が状態Ｌへ移行すると、インバータＧ１によって直
ちにＮＭＯＳトランジスタＱ7 もオン状態になり、結局
第２実施例と同じ動作をすることになる。
た場合に、パルス発生回路ＳＧの発生するパルスにより
ＮＭＯＳトランジスタＱ1 がオン状態になって入力端子
Ｐi が状態Ｌへ移行すると、インバータＧ１によって直
ちにＮＭＯＳトランジスタＱ7 もオン状態になり、結局
第２実施例と同じ動作をすることになる。
【００９６】なおこの第３実施例ではＮＭＯＳトランジ
スタＱ1 ，Ｑ7 がオン状態になったとき、ＮＭＯＳトラ
ンジスタＱ7 のオン抵抗がＮＭＯＳトランジスタＱ1 の
オン抵抗に並列に入り、入力端子Ｐi が第２実施例の場
合と比較して小さなオン抵抗でプルダウンされ、ノイズ
に強くなるという付加的効果がある。その一方で、入力
端子Ｐi が状態Ｈにある場合に、パルス発生回路ＳＧの
発生するパルスによってオン状態にされるのはＮＭＯＳ
トランジスタＱ1 のみであり、間欠的に流れる不要な電
流は第２実施例の場合と同じであり、増加していない。
よって不要な電力消費を抑えつつ、独立してプルダウン
時の抵抗を設計することが可能である。
スタＱ1 ，Ｑ7 がオン状態になったとき、ＮＭＯＳトラ
ンジスタＱ7 のオン抵抗がＮＭＯＳトランジスタＱ1 の
オン抵抗に並列に入り、入力端子Ｐi が第２実施例の場
合と比較して小さなオン抵抗でプルダウンされ、ノイズ
に強くなるという付加的効果がある。その一方で、入力
端子Ｐi が状態Ｈにある場合に、パルス発生回路ＳＧの
発生するパルスによってオン状態にされるのはＮＭＯＳ
トランジスタＱ1 のみであり、間欠的に流れる不要な電
流は第２実施例の場合と同じであり、増加していない。
よって不要な電力消費を抑えつつ、独立してプルダウン
時の抵抗を設計することが可能である。
【００９７】図７はこの発明の第４実施例であるプルダ
ウン抵抗コントロール出力回路の回路図である。従来の
出力バッファ回路と同様にしてコントロール回路２０と
インバータ２１とが相互に接続されており、それぞれは
従来の場合（図１５）と同様に構成されている。即ちゲ
ートＧ２，Ｇ３，Ｇ４がトライステートタイプのコント
ロール回路２０を構成している。ゲートＧ２はインバー
タであり、駆動許可入力端子Ｐi1にその入力端が接続さ
れている。ナンドゲートＧ３の第１入力端はゲートＧ２
の出力端に、第２入力端は駆動選択入力端子Ｐi2にそれ
ぞれ接続されている。またノアゲートＧ４の第１入力端
は駆動許可入力端子Ｐi1に、第２入力端は駆動選択入力
端子Ｐi2に、それぞれ接続されている。
ウン抵抗コントロール出力回路の回路図である。従来の
出力バッファ回路と同様にしてコントロール回路２０と
インバータ２１とが相互に接続されており、それぞれは
従来の場合（図１５）と同様に構成されている。即ちゲ
ートＧ２，Ｇ３，Ｇ４がトライステートタイプのコント
ロール回路２０を構成している。ゲートＧ２はインバー
タであり、駆動許可入力端子Ｐi1にその入力端が接続さ
れている。ナンドゲートＧ３の第１入力端はゲートＧ２
の出力端に、第２入力端は駆動選択入力端子Ｐi2にそれ
ぞれ接続されている。またノアゲートＧ４の第１入力端
は駆動許可入力端子Ｐi1に、第２入力端は駆動選択入力
端子Ｐi2に、それぞれ接続されている。
【００９８】ＰＭＯＳトランジスタＱ4 は出力端子Ｐoo
に接続されたドレインと、電源ＶDDに接続されたソース
と、ナンドゲートＧ３の出力端に接続されたゲートとを
有し、またＮＭＯＳトランジスタＱ5 は出力端子Ｐooに
接続されたドレインと、電源ＶSSに接続されたソース
と、ノアゲートＧ４の出力端に接続されたゲートとを有
する。即ちＭＯＳトランジスタＱ4 ，Ｑ5 はトライステ
ートタイプのＣＭＯＳインバータ２１を形成する。
に接続されたドレインと、電源ＶDDに接続されたソース
と、ナンドゲートＧ３の出力端に接続されたゲートとを
有し、またＮＭＯＳトランジスタＱ5 は出力端子Ｐooに
接続されたドレインと、電源ＶSSに接続されたソース
と、ノアゲートＧ４の出力端に接続されたゲートとを有
する。即ちＭＯＳトランジスタＱ4 ，Ｑ5 はトライステ
ートタイプのＣＭＯＳインバータ２１を形成する。
【００９９】コントロール回路２０は駆動許可入力端子
Ｐi1，駆動選択入力端子Ｐi2に入力された信号に従って
インバータ２１を制御することも従来の出力バッファ回
路と同様である。
Ｐi1，駆動選択入力端子Ｐi2に入力された信号に従って
インバータ２１を制御することも従来の出力バッファ回
路と同様である。
【０１００】プルダウントランジスタであるＮＭＯＳト
ランジスタＱ6 においても、従来の出力バッファ回路と
同様、出力端子Ｐ00に接続されたドレインと、電源Ｖss
に接続されたソースとを有するが、ＮＭＯＳトランジス
タＱ6 のゲートはインバータＧ６の出力端に接続されて
いる。インバータＧ６の入力端は出力端子Ｐ00に接続さ
れており、その遷移電圧はＶITである。
ランジスタＱ6 においても、従来の出力バッファ回路と
同様、出力端子Ｐ00に接続されたドレインと、電源Ｖss
に接続されたソースとを有するが、ＮＭＯＳトランジス
タＱ6 のゲートはインバータＧ６の出力端に接続されて
いる。インバータＧ６の入力端は出力端子Ｐ00に接続さ
れており、その遷移電圧はＶITである。
【０１０１】コントロール回路２０，インバータ２１，
ＮＭＯＳトランジスタＱ6 ，インバータＧ６は出力回路
Ｂ0 を構成する。同様の構成による出力回路が出力端子
Ｐ00を共通として更にｎ個接続されている。また、出力
端子Ｐ00には次段回路の入力バッファ回路４０が接続さ
れている。
ＮＭＯＳトランジスタＱ6 ，インバータＧ６は出力回路
Ｂ0 を構成する。同様の構成による出力回路が出力端子
Ｐ00を共通として更にｎ個接続されている。また、出力
端子Ｐ00には次段回路の入力バッファ回路４０が接続さ
れている。
【０１０２】次に動作について説明する。今、出力回路
Ｂ0 の駆動許可入力端子Ｐi1のみに低論理レベルが入力
され、出力回路Ｂ0 が選択されているものとする。この
場合、駆動選択入力端子Ｐi2が状態Ｌであれば、ＰＭＯ
ＳトランジスタＱ4 はオフ状態となり、ＮＭＯＳトラン
ジスタＱ5 はオン状態となる。従ってインバータ２１の
働きによって出力端子Ｐ00に低論理レベルが出力され
る。このときインバータＧ６はＮＭＯＳトランジスタＱ
6 のゲートに高論理レベルを与え、出力端子Ｐ00は従来
の場合と同様にＮＭＯＳトランジスタＱ6 のオン抵抗を
以てプルダウンされる。即ち出力端子Ｐ00の電位は低論
理レベルに保持される。ここでＰＭＯＳトランジスタＱ
4 はオフ状態にあるので電源ＶDDからＮＭＯＳトランジ
スタＱ6 を通って電流が流れることもない。
Ｂ0 の駆動許可入力端子Ｐi1のみに低論理レベルが入力
され、出力回路Ｂ0 が選択されているものとする。この
場合、駆動選択入力端子Ｐi2が状態Ｌであれば、ＰＭＯ
ＳトランジスタＱ4 はオフ状態となり、ＮＭＯＳトラン
ジスタＱ5 はオン状態となる。従ってインバータ２１の
働きによって出力端子Ｐ00に低論理レベルが出力され
る。このときインバータＧ６はＮＭＯＳトランジスタＱ
6 のゲートに高論理レベルを与え、出力端子Ｐ00は従来
の場合と同様にＮＭＯＳトランジスタＱ6 のオン抵抗を
以てプルダウンされる。即ち出力端子Ｐ00の電位は低論
理レベルに保持される。ここでＰＭＯＳトランジスタＱ
4 はオフ状態にあるので電源ＶDDからＮＭＯＳトランジ
スタＱ6 を通って電流が流れることもない。
【０１０３】一方、駆動選択入力端子Ｐi2が状態Ｈであ
れば、ＰＭＯＳトランジスタＱ4 はオン状態となり、Ｎ
ＭＯＳトランジスタＱ5 はオフ状態となる。従ってイン
バータ２１の働きによって出力端子Ｐ00に高論理レベル
が出力される。このときインバータＧ６はＮＭＯＳトラ
ンジスタＱ6 のゲートに対して低論理レベルを与え、Ｎ
ＭＯＳトランジスタＱ6 をオフ状態にする。従ってＰＭ
ＯＳトランジスタＱ4 がオン状態にあっても電源ＶDDか
らＮＭＯＳトランジスタＱ6 を通って電流が流れること
もなく、不要な電力消費を回避することができる。
れば、ＰＭＯＳトランジスタＱ4 はオン状態となり、Ｎ
ＭＯＳトランジスタＱ5 はオフ状態となる。従ってイン
バータ２１の働きによって出力端子Ｐ00に高論理レベル
が出力される。このときインバータＧ６はＮＭＯＳトラ
ンジスタＱ6 のゲートに対して低論理レベルを与え、Ｎ
ＭＯＳトランジスタＱ6 をオフ状態にする。従ってＰＭ
ＯＳトランジスタＱ4 がオン状態にあっても電源ＶDDか
らＮＭＯＳトランジスタＱ6 を通って電流が流れること
もなく、不要な電力消費を回避することができる。
【０１０４】次に出力端子Ｐ00に対して高論理レベルま
たは低論理レベルのいずれか一方が出力されている状態
（この状態では当然、出力回路Ｂ0 〜Ｂn のうちのいず
れか１つがその駆動許可入力端子Ｐi1の低論理レベル入
力によって選択されている状態である。）から、その駆
動許可入力端子Ｐi1が高論理レベルになることによって
出力回路Ｂ0 〜Ｂn のいずれもが選択されていない状態
となった結果、各出力回路Ｂ0 〜Ｂn においてＰＭＯＳ
トランジスタＱ4 もＮＭＯＳトランジスタＱ5 もオフ状
態となり、インバータ２１が出力端子Ｐ00にＺ状態を与
えた場合の動作を説明する。
たは低論理レベルのいずれか一方が出力されている状態
（この状態では当然、出力回路Ｂ0 〜Ｂn のうちのいず
れか１つがその駆動許可入力端子Ｐi1の低論理レベル入
力によって選択されている状態である。）から、その駆
動許可入力端子Ｐi1が高論理レベルになることによって
出力回路Ｂ0 〜Ｂn のいずれもが選択されていない状態
となった結果、各出力回路Ｂ0 〜Ｂn においてＰＭＯＳ
トランジスタＱ4 もＮＭＯＳトランジスタＱ5 もオフ状
態となり、インバータ２１が出力端子Ｐ00にＺ状態を与
えた場合の動作を説明する。
【０１０５】出力端子Ｐ00が状態Ｌ（ＰＭＯＳトランジ
スタＱ4がオフ状態でＮＭＯＳトランジスタＱ5 がオン
状態）からＺ状態になった場合、インバータＧ６の出力
（ＮＭＯＳトランジスタＱ6 のゲートの電位）は高論理
レベルのままであり、ＮＭＯＳトランジスタＱ6 はオン
状態を維持するため、出力端子Ｐ00の電位は電源Ｖssよ
りＮＭＯＳトランジスタＱ6 を介して低論理レベルに、
即ち状態Ｌに保持されることとなる。
スタＱ4がオフ状態でＮＭＯＳトランジスタＱ5 がオン
状態）からＺ状態になった場合、インバータＧ６の出力
（ＮＭＯＳトランジスタＱ6 のゲートの電位）は高論理
レベルのままであり、ＮＭＯＳトランジスタＱ6 はオン
状態を維持するため、出力端子Ｐ00の電位は電源Ｖssよ
りＮＭＯＳトランジスタＱ6 を介して低論理レベルに、
即ち状態Ｌに保持されることとなる。
【０１０６】一方、出力端子Ｐ00が状態Ｈ（ＰＭＯＳト
ランジスタＱ4 がオン状態でＮＭＯＳトランジスタＱ5
がオフ状態）からＺ状態になった場合、インバータＧ６
の出力は低論理レベルのままであり、したがってＮＭＯ
ＳトランジスタＱ6 はオフ状態を保つため、出力端子Ｐ
00の電位は高論理レベルに、即ち状態Ｈに保持されるこ
ととなる。このときインバータＧ６の遷移電圧ＶRTを次
段回路の入力バッファ回路４０の遷移電圧ＶITよりも大
きく設計することにより、更に以下の効果を奏する。
ランジスタＱ4 がオン状態でＮＭＯＳトランジスタＱ5
がオフ状態）からＺ状態になった場合、インバータＧ６
の出力は低論理レベルのままであり、したがってＮＭＯ
ＳトランジスタＱ6 はオフ状態を保つため、出力端子Ｐ
00の電位は高論理レベルに、即ち状態Ｈに保持されるこ
ととなる。このときインバータＧ６の遷移電圧ＶRTを次
段回路の入力バッファ回路４０の遷移電圧ＶITよりも大
きく設計することにより、更に以下の効果を奏する。
【０１０７】前述のように、出力端子Ｐ00が状態Ｈか
ら、いずれの出力回路Ｂ0 〜Ｂn も選択されなくなって
Ｚ状態になった場合には出力端子Ｐ00には高論理レベル
が出力されている。
ら、いずれの出力回路Ｂ0 〜Ｂn も選択されなくなって
Ｚ状態になった場合には出力端子Ｐ00には高論理レベル
が出力されている。
【０１０８】しかしこのような場合、出力端子Ｐ00の電
位を強制的に設定する要因はなく、従って例えばＮＭＯ
ＳトランジスタＱ6 のリークにより出力端子Ｐ00の電位
が低下してくる場合がある。これを放置すると出力端子
Ｐ00の電位はやがて次段回路の入力バッファ回路４０の
遷移電圧ＶITに達し、入力バッファ回路４０がＣＭＯＳ
構造をとっていればこれに大きな貫通電流を流してしま
うことになる。インバータＧ６の遷移電圧ＶRTを遷移電
圧ＶITよりも大きく設計することにより、このような弊
害を回避することができる。以下その回避について説明
する。
位を強制的に設定する要因はなく、従って例えばＮＭＯ
ＳトランジスタＱ6 のリークにより出力端子Ｐ00の電位
が低下してくる場合がある。これを放置すると出力端子
Ｐ00の電位はやがて次段回路の入力バッファ回路４０の
遷移電圧ＶITに達し、入力バッファ回路４０がＣＭＯＳ
構造をとっていればこれに大きな貫通電流を流してしま
うことになる。インバータＧ６の遷移電圧ＶRTを遷移電
圧ＶITよりも大きく設計することにより、このような弊
害を回避することができる。以下その回避について説明
する。
【０１０９】まず出力端子Ｐ00の電位がインバータＧ６
の遷移電圧ＶRTよりも大きい時点では次段回路の入力バ
ッファ回路４０の遷移電圧ＶITよりも大きいので出力端
子Ｐ00は次段回路に高論理レベルを与えている。
の遷移電圧ＶRTよりも大きい時点では次段回路の入力バ
ッファ回路４０の遷移電圧ＶITよりも大きいので出力端
子Ｐ00は次段回路に高論理レベルを与えている。
【０１１０】しかし、出力端子Ｐ00の電位がインバータ
Ｇ６の遷移電圧ＶRTを超える状態に至ると、インバータ
Ｇ６の出力は高論理レベルとなりＮＭＯＳトランジスタ
Ｑ6 をオン状態にし、出力端子Ｐ00はＮＭＯＳトランジ
スタＱ6 を介して低論理レベルに反転することとなる。
Ｇ６の遷移電圧ＶRTを超える状態に至ると、インバータ
Ｇ６の出力は高論理レベルとなりＮＭＯＳトランジスタ
Ｑ6 をオン状態にし、出力端子Ｐ00はＮＭＯＳトランジ
スタＱ6 を介して低論理レベルに反転することとなる。
【０１１１】このとき、出力端子Ｐ00の電位は次段回路
の入力バッファ回路４０の遷移電圧付近の値をとること
はない。ＶRT＞ＶITの関係があり、出力端子Ｐ00の電位
は電位ＶRTから低下し始めると電位ＶITを飛びこして直
ちに電位Ｖss程度に達するためである。従って次段回路
の入力バッファ回路４０に貫通電流が流れることを回避
することができる。
の入力バッファ回路４０の遷移電圧付近の値をとること
はない。ＶRT＞ＶITの関係があり、出力端子Ｐ00の電位
は電位ＶRTから低下し始めると電位ＶITを飛びこして直
ちに電位Ｖss程度に達するためである。従って次段回路
の入力バッファ回路４０に貫通電流が流れることを回避
することができる。
【０１１２】なお、出力端子Ｐ00が状態ＬからＺ状態に
移行した場合、出力端子Ｐ00の電位はＮＭＯＳトランジ
スタＱ6 を介して電源Ｖssによって規定されるので、変
動することはない。
移行した場合、出力端子Ｐ00の電位はＮＭＯＳトランジ
スタＱ6 を介して電源Ｖssによって規定されるので、変
動することはない。
【０１１３】図８はこの発明の第５実施例であるプルダ
ウン抵抗コントロール出力回路の回路図である。第４実
施例の場合と同様に構成された出力回路Ｂ0が、駆動許
可入力端子Ｐi1，駆動選択端子Ｐi2，出力端子Ｐ00に接
続されている。一方、出力端子Ｐ00にはプルアップＰＭ
ＯＳトランジスタＱu1，Ｑu2のドレインも共通に接続さ
れている。プルアップＰＭＯＳトランジスタＱu1，Ｑu2
のソースは電源ＶDDに接続され、それぞれのゲートは駆
動選択入力端子Ｐu1，Ｐu2にそれぞれ接続されている。
ウン抵抗コントロール出力回路の回路図である。第４実
施例の場合と同様に構成された出力回路Ｂ0が、駆動許
可入力端子Ｐi1，駆動選択端子Ｐi2，出力端子Ｐ00に接
続されている。一方、出力端子Ｐ00にはプルアップＰＭ
ＯＳトランジスタＱu1，Ｑu2のドレインも共通に接続さ
れている。プルアップＰＭＯＳトランジスタＱu1，Ｑu2
のソースは電源ＶDDに接続され、それぞれのゲートは駆
動選択入力端子Ｐu1，Ｐu2にそれぞれ接続されている。
【０１１４】次に動作について説明する。今、出力回路
Ｂ0 の駆動許可入力端子Ｐi1のみに低論理レベルが入力
され、出力回路Ｂ0 が選択され、かつ駆動選択入力端子
Ｐu1，Ｐu2に高論理レベルが入力されてＰＭＯＳトラン
ジスタＱu1，Ｑu2が共にオフ状態になっているものとす
る。この場合、駆動選択入力端子Ｐi2が状態Ｌであれ
ば、ＰＭＯＳトランジスタＱ4 はオフ状態、ＮＭＯＳト
ランジスタＱ5 はオン状態となって出力端子Ｐ00に低論
理レベルが出力される。このときインバータＧ６はＮＭ
ＯＳトランジスタＱ6 のゲートに高論理レベルを与え、
従来の場合と同様に出力端子Ｐ00はＮＭＯＳトランジス
タＱ6 のオン抵抗を以てプルダウンされる。即ち出力端
子Ｐ00の電位は低論理レベルに保持される。ここでＰＭ
ＯＳトランジスタＱ4 はオフ状態にあるので電源ＶDDか
らＮＭＯＳトランジスタＱ6 を通って電流が流れること
もない。
Ｂ0 の駆動許可入力端子Ｐi1のみに低論理レベルが入力
され、出力回路Ｂ0 が選択され、かつ駆動選択入力端子
Ｐu1，Ｐu2に高論理レベルが入力されてＰＭＯＳトラン
ジスタＱu1，Ｑu2が共にオフ状態になっているものとす
る。この場合、駆動選択入力端子Ｐi2が状態Ｌであれ
ば、ＰＭＯＳトランジスタＱ4 はオフ状態、ＮＭＯＳト
ランジスタＱ5 はオン状態となって出力端子Ｐ00に低論
理レベルが出力される。このときインバータＧ６はＮＭ
ＯＳトランジスタＱ6 のゲートに高論理レベルを与え、
従来の場合と同様に出力端子Ｐ00はＮＭＯＳトランジス
タＱ6 のオン抵抗を以てプルダウンされる。即ち出力端
子Ｐ00の電位は低論理レベルに保持される。ここでＰＭ
ＯＳトランジスタＱ4 はオフ状態にあるので電源ＶDDか
らＮＭＯＳトランジスタＱ6 を通って電流が流れること
もない。
【０１１５】一方、駆動選択入力端子Ｐi2が状態Ｈであ
れば、出力端子Ｐ00には高論理レベルが出力される。こ
の際、ＮＭＯＳトランジスタＱ6 はオフ状態となるた
め、ＰＭＯＳトランジスタＱ4 がオン状態にあっても電
源ＶDDからＮＭＯＳトランジスタＱ6 を通って電流が流
れることもなく、不要な電力消費を回避することができ
る。
れば、出力端子Ｐ00には高論理レベルが出力される。こ
の際、ＮＭＯＳトランジスタＱ6 はオフ状態となるた
め、ＰＭＯＳトランジスタＱ4 がオン状態にあっても電
源ＶDDからＮＭＯＳトランジスタＱ6 を通って電流が流
れることもなく、不要な電力消費を回避することができ
る。
【０１１６】駆動許可入力端子Ｐi1が状態Ｈであって出
力回路Ｂ0 が選択されていない場合、駆動選択入力端子
Ｐu1，Ｐu2のうち少なくともいずれか一方が状態Ｌとな
ってＰＭＯＳトランジスタＱu1，Ｑu2のいずれか一方が
オン状態になったときは、出力端子Ｐ00に高電位レベル
が出力される。
力回路Ｂ0 が選択されていない場合、駆動選択入力端子
Ｐu1，Ｐu2のうち少なくともいずれか一方が状態Ｌとな
ってＰＭＯＳトランジスタＱu1，Ｑu2のいずれか一方が
オン状態になったときは、出力端子Ｐ00に高電位レベル
が出力される。
【０１１７】次に、出力端子Ｐ00に対して高論理レベル
または低論理レベルのいずれか一方が出力されている状
態から、駆動許可入力端子Ｐi1が状態Ｈであり、かつ駆
動選択入力端子Ｐu1，Ｐu2の両方が状態Ｈであり、ＰＭ
ＯＳトランジスタＱu1，Ｑu2がともにオフ状態となって
出力端子Ｐ00に何も出力されないＺ状態になった場合の
動作を説明する。
または低論理レベルのいずれか一方が出力されている状
態から、駆動許可入力端子Ｐi1が状態Ｈであり、かつ駆
動選択入力端子Ｐu1，Ｐu2の両方が状態Ｈであり、ＰＭ
ＯＳトランジスタＱu1，Ｑu2がともにオフ状態となって
出力端子Ｐ00に何も出力されないＺ状態になった場合の
動作を説明する。
【０１１８】出力端子Ｐ00が状態Ｌ（ＰＭＯＳトランジ
スタＱ4がオフ状態でＮＭＯＳトランジスタＱ5 がオン
状態）から上記のように出力端子Ｐ00がＺ状態となった
場合、第４実施例の場合と同様インバータＧ６の出力は
高論理レベルのままであり、ＮＭＯＳトランジスタＱ6
はオン状態を維持するため、出力端子Ｐ00の電位は電源
ＶssよりＮＭＯＳトランジスタＱ6 を介して低論理レベ
ル、即ち状態Ｌに保持されることとなる。
スタＱ4がオフ状態でＮＭＯＳトランジスタＱ5 がオン
状態）から上記のように出力端子Ｐ00がＺ状態となった
場合、第４実施例の場合と同様インバータＧ６の出力は
高論理レベルのままであり、ＮＭＯＳトランジスタＱ6
はオン状態を維持するため、出力端子Ｐ00の電位は電源
ＶssよりＮＭＯＳトランジスタＱ6 を介して低論理レベ
ル、即ち状態Ｌに保持されることとなる。
【０１１９】一方、出力端子Ｐ00が状態Ｈ（ＰＭＯＳト
ランジスタＱ4 がオン状態でＮＭＯＳトランジスタＱ5
がオフ状態）から上記のように出力端子Ｐ00がＺ状態と
なった場合、インバータＧ６の出力は低論理レベルのま
まであり、したがってＮＭＯＳトランジスタＱ6はオフ
状態を保つため、出力端子Ｐ00の電位は高論理レベル、
即ち状態Ｈに保持されることとなる。このときインバー
タＧ６の遷移電圧ＶRTを次段回路の入力バッファ回路４
０の遷移電圧ＶITよりも大きく設計することにより、更
に以下の効果を奏する。
ランジスタＱ4 がオン状態でＮＭＯＳトランジスタＱ5
がオフ状態）から上記のように出力端子Ｐ00がＺ状態と
なった場合、インバータＧ６の出力は低論理レベルのま
まであり、したがってＮＭＯＳトランジスタＱ6はオフ
状態を保つため、出力端子Ｐ00の電位は高論理レベル、
即ち状態Ｈに保持されることとなる。このときインバー
タＧ６の遷移電圧ＶRTを次段回路の入力バッファ回路４
０の遷移電圧ＶITよりも大きく設計することにより、更
に以下の効果を奏する。
【０１２０】前述のように、出力端子Ｐ00が状態Ｈか
ら、出力回路Ｂ0 は選択されず、ＰＭＯＳトランジスタ
ＱU1，ＱU2も共にオフ状態となってＺ状態となった場合
には出力端子Ｐ00には高論理レベルが出力されている。
ら、出力回路Ｂ0 は選択されず、ＰＭＯＳトランジスタ
ＱU1，ＱU2も共にオフ状態となってＺ状態となった場合
には出力端子Ｐ00には高論理レベルが出力されている。
【０１２１】しかしこのような場合、出力端子Ｐ00の電
位を強制的に設定する要因はなく、従って例えばＮＭＯ
ＳトランジスタＱ6 のリークにより出力端子Ｐ00の電位
が低下してくる場合がある。これを放置すると出力端子
Ｐ00の電位はやがて次段回路の入力バッファ回路４０の
遷移電圧ＶITに達し、入力バッファ回路４０がＣＭＯＳ
構造をとっていればこれに大きな貫通電流を流してしま
うことになる。インバータＧ６の遷移電圧ＶRTを遷移電
圧ＶITよりも大きく設計することにより、このような弊
害を回避することができる。以下その回避について説明
する。
位を強制的に設定する要因はなく、従って例えばＮＭＯ
ＳトランジスタＱ6 のリークにより出力端子Ｐ00の電位
が低下してくる場合がある。これを放置すると出力端子
Ｐ00の電位はやがて次段回路の入力バッファ回路４０の
遷移電圧ＶITに達し、入力バッファ回路４０がＣＭＯＳ
構造をとっていればこれに大きな貫通電流を流してしま
うことになる。インバータＧ６の遷移電圧ＶRTを遷移電
圧ＶITよりも大きく設計することにより、このような弊
害を回避することができる。以下その回避について説明
する。
【０１２２】まず出力端子Ｐ00の電位がインバータＧ６
の遷移電圧ＶRTよりも大きい時点では次段回路の入力バ
ッファ回路４０の遷移電圧ＶITよりも大きいので出力端
子Ｐ00は次段回路に高論理レベルを与えている。
の遷移電圧ＶRTよりも大きい時点では次段回路の入力バ
ッファ回路４０の遷移電圧ＶITよりも大きいので出力端
子Ｐ00は次段回路に高論理レベルを与えている。
【０１２３】しかし、出力端子Ｐ00の電位がインバータ
Ｇ６の遷移電圧ＶRTを超える状態に至ると、インバータ
Ｇ６の出力は高論理レベルとなりＮＭＯＳトランジスタ
Ｑ6 をオン状態にし、出力端子Ｐ00はＮＭＯＳトランジ
スタＱ6 を介して低論理レベルに反転することとなる。
Ｇ６の遷移電圧ＶRTを超える状態に至ると、インバータ
Ｇ６の出力は高論理レベルとなりＮＭＯＳトランジスタ
Ｑ6 をオン状態にし、出力端子Ｐ00はＮＭＯＳトランジ
スタＱ6 を介して低論理レベルに反転することとなる。
【０１２４】このとき、出力端子Ｐ00の電位は次段回路
の入力バッファ回路４０の遷移電圧付近の値をとること
はない。ＶRT＞ＶITの関係があり、出力端子Ｐ00の電位
は電位ＶRTから低下し始めると電位ＶITを飛びこして直
ちに電位Ｖss程度に達するためである。従って次段回路
の入力バッファ回路４０に貫通電流が流れることを回避
することができる。
の入力バッファ回路４０の遷移電圧付近の値をとること
はない。ＶRT＞ＶITの関係があり、出力端子Ｐ00の電位
は電位ＶRTから低下し始めると電位ＶITを飛びこして直
ちに電位Ｖss程度に達するためである。従って次段回路
の入力バッファ回路４０に貫通電流が流れることを回避
することができる。
【０１２５】なお、出力端子Ｐ00が状態ＬからＺ状態に
移行した場合、出力端子Ｐ00の電位はＮＭＯＳトランジ
スタＱ6 を介して電源Ｖssによって規定されるので、変
動することはない。
移行した場合、出力端子Ｐ00の電位はＮＭＯＳトランジ
スタＱ6 を介して電源Ｖssによって規定されるので、変
動することはない。
【０１２６】図９はこの発明の第６実施例であるプルダ
ウン抵抗コントロール出力回路の回路図である。簡単の
ため、第４，第５実施例の出力回路Ｂ0 に相当する部分
のみを示す。コントロール回路２０は駆動許可入力端子
Ｐi1，駆動選択入力端子Ｐi2に接続されている。またコ
ントロール回路２０とインバータ２１とは相互に接続さ
れている。これらの接続は従来の場合（図１５）及び第
４，第５実施例（図７，図８）と同様である。
ウン抵抗コントロール出力回路の回路図である。簡単の
ため、第４，第５実施例の出力回路Ｂ0 に相当する部分
のみを示す。コントロール回路２０は駆動許可入力端子
Ｐi1，駆動選択入力端子Ｐi2に接続されている。またコ
ントロール回路２０とインバータ２１とは相互に接続さ
れている。これらの接続は従来の場合（図１５）及び第
４，第５実施例（図７，図８）と同様である。
【０１２７】プルダウントランジスタであるＮＭＯＳト
ランジスタＱ6 においても、第４，第５の実施例と同
様、出力端子Ｐ00に接続されたドレインと、電源Ｖssに
接続されたソースとを有するが、ＮＭＯＳトランジスタ
Ｑ6 のゲートはオアゲートＧ７の出力端に接続されてい
る。オアゲートＧ７の第１入力端はインバータＧ６の出
力端に接続され、第２入力端はパルス発生回路ＳＧに接
続されている。インバータＧ６の入力端は、出力端子Ｐ
00に接続されている。
ランジスタＱ6 においても、第４，第５の実施例と同
様、出力端子Ｐ00に接続されたドレインと、電源Ｖssに
接続されたソースとを有するが、ＮＭＯＳトランジスタ
Ｑ6 のゲートはオアゲートＧ７の出力端に接続されてい
る。オアゲートＧ７の第１入力端はインバータＧ６の出
力端に接続され、第２入力端はパルス発生回路ＳＧに接
続されている。インバータＧ６の入力端は、出力端子Ｐ
00に接続されている。
【０１２８】即ち第６実施例でのオアゲートＧ７とイン
バータＧ６とパルス発生回路ＳＧとＮＭＯＳトランジス
タＱ6 との相互間における接続の関係は、プルダウン抵
抗コントロール入力回路に関する第２実施例でのオアゲ
ートＧ５とインバータＧ１とパルス発生回路ＳＧとＮＭ
ＯＳトランジスタＱ1 との相互間における接続の関係と
類似したものとなっている。 従って第６実施例におけ
るパルス発生回路ＳＧの働きも第２実施例と同様であ
る。以下回路全体の動作を、図１１に示すタイミングチ
ャートで説明する。
バータＧ６とパルス発生回路ＳＧとＮＭＯＳトランジス
タＱ6 との相互間における接続の関係は、プルダウン抵
抗コントロール入力回路に関する第２実施例でのオアゲ
ートＧ５とインバータＧ１とパルス発生回路ＳＧとＮＭ
ＯＳトランジスタＱ1 との相互間における接続の関係と
類似したものとなっている。 従って第６実施例におけ
るパルス発生回路ＳＧの働きも第２実施例と同様であ
る。以下回路全体の動作を、図１１に示すタイミングチ
ャートで説明する。
【０１２９】駆動許可入力端子Ｐi1が状態Ｌの時（ｔ＜
ｔ2 ）、この出力回路は出力状態となり、駆動選択入力
端子Ｐi2に供給された電位を出力端子Ｐ00に伝達する。
即ち時刻ｔ1 で駆動選択入力端子Ｐi2の状態が反転すれ
ば、出力端子Ｐ00の状態もこれに追従する。駆動許可入
力端子Ｐi1が状態Ｈになると（ｔ2 ＜ｔ＜ｔ3 ）、ノア
ゲートＧ４は低論理レベルを、ナンドゲートＧ３は高論
理レベルをそれぞれ出力し、ＰＭＯＳトランジスタ
Ｑ4，ＮＭＯＳトランジスタＱ5 は共にオフ状態とな
る。つまり出力端子Ｐ00に出力される電位は、駆動許可
入力端子Ｐi1が状態Ｌの時はこの出力回路により決定さ
れ、状態Ｈの時は出力端子Ｐ00に接続された次段回路の
状態により決定される。
ｔ2 ）、この出力回路は出力状態となり、駆動選択入力
端子Ｐi2に供給された電位を出力端子Ｐ00に伝達する。
即ち時刻ｔ1 で駆動選択入力端子Ｐi2の状態が反転すれ
ば、出力端子Ｐ00の状態もこれに追従する。駆動許可入
力端子Ｐi1が状態Ｈになると（ｔ2 ＜ｔ＜ｔ3 ）、ノア
ゲートＧ４は低論理レベルを、ナンドゲートＧ３は高論
理レベルをそれぞれ出力し、ＰＭＯＳトランジスタ
Ｑ4，ＮＭＯＳトランジスタＱ5 は共にオフ状態とな
る。つまり出力端子Ｐ00に出力される電位は、駆動許可
入力端子Ｐi1が状態Ｌの時はこの出力回路により決定さ
れ、状態Ｈの時は出力端子Ｐ00に接続された次段回路の
状態により決定される。
【０１３０】駆動許可入力端子Ｐi1の状態に拘わらず、
出力端子Ｐ00が状態ＬにあるときにはインバータＧ６の
出力端は状態Ｈとなり、ＮＭＯＳトランジスタＱ6 のゲ
ートも状態Ｈとなる（ｔ1 ＜ｔ＜ｔ3 ）。従ってＮＭＯ
ＳトランジスタＱ6 はオン状態となる。この後駆動許可
入力端子Ｐi1が状態Ｌとなっても、インバータＧ６，ノ
アゲートＧ７がＮＭＯＳトランジスタＱ6 をオン状態に
保持するため、出力端子Ｐ00はＮＭＯＳトランジスタＱ
6 によってプルダウンされ、その状態は保持される（ｔ
3 ＜ｔ＜ｔ4）。この動作は第４，第５実施例と同様で
ある。出力端子Ｐ00が状態Ｈにあるときにはインバータ
Ｇ６の出力端は状態Ｌとなり、ＮＭＯＳトランジスタＱ
6 のゲートにはパルス発生回路ＳＧの出力が伝達される
（ｔ4 ＜ｔ＜ｔ6 ）。このとき、ＮＭＯＳトランジスタ
Ｑ6 はパルス発生回路ＳＧの発生するパルスに従って間
欠的にオン状態となる。従って出力端子Ｐ00の電位は、
駆動許可入力端子Ｐi1が状態Ｌのときには（ｔ4 ＜ｔ＜
ｔ5 ）、ＰＭＯＳトランジスタＱ4 とＮＭＯＳトランジ
スタＱ6 のそれぞれのオン抵抗の抵抗分割で決まるレベ
ルとなる。図１１中、出力端子Ｐ00の電位を示すグラフ
において、パルス発生回路ＳＧの出力により間欠的に電
位が低下しているのはこれを示している（ｔ4 ＜ｔ＜ｔ
5 ）。
出力端子Ｐ00が状態ＬにあるときにはインバータＧ６の
出力端は状態Ｈとなり、ＮＭＯＳトランジスタＱ6 のゲ
ートも状態Ｈとなる（ｔ1 ＜ｔ＜ｔ3 ）。従ってＮＭＯ
ＳトランジスタＱ6 はオン状態となる。この後駆動許可
入力端子Ｐi1が状態Ｌとなっても、インバータＧ６，ノ
アゲートＧ７がＮＭＯＳトランジスタＱ6 をオン状態に
保持するため、出力端子Ｐ00はＮＭＯＳトランジスタＱ
6 によってプルダウンされ、その状態は保持される（ｔ
3 ＜ｔ＜ｔ4）。この動作は第４，第５実施例と同様で
ある。出力端子Ｐ00が状態Ｈにあるときにはインバータ
Ｇ６の出力端は状態Ｌとなり、ＮＭＯＳトランジスタＱ
6 のゲートにはパルス発生回路ＳＧの出力が伝達される
（ｔ4 ＜ｔ＜ｔ6 ）。このとき、ＮＭＯＳトランジスタ
Ｑ6 はパルス発生回路ＳＧの発生するパルスに従って間
欠的にオン状態となる。従って出力端子Ｐ00の電位は、
駆動許可入力端子Ｐi1が状態Ｌのときには（ｔ4 ＜ｔ＜
ｔ5 ）、ＰＭＯＳトランジスタＱ4 とＮＭＯＳトランジ
スタＱ6 のそれぞれのオン抵抗の抵抗分割で決まるレベ
ルとなる。図１１中、出力端子Ｐ00の電位を示すグラフ
において、パルス発生回路ＳＧの出力により間欠的に電
位が低下しているのはこれを示している（ｔ4 ＜ｔ＜ｔ
5 ）。
【０１３１】時刻ｔ5 で駆動許可入力端子Ｐi1が状態Ｈ
となった時、即ち駆動選択入力端子Ｐi2が状態Ｈにある
際にインバータ２１がＺ状態となっても（ｔ＝ｔ5 ）Ｎ
ＭＯＳトランジスタＱ6 がオフ状態のままであり、時刻
ｔ6 まで出力端子Ｐ00は状態Ｈにある。駆動許可入力端
子Ｐi1が状態Ｈのままで、次段回路の動作によって出力
端子Ｐ00がＺ状態となった場合でも同様である。時刻ｔ
6 でパルス発生回路ＳＧが高論理レベルのパルスを出力
すると、既に時刻ｔ5 において出力端子Ｐ00はＺ状態と
なっているので、出力端子Ｐ00の電位は低下して低論理
レベルにまで達する。そしてこれによりＮＭＯＳトラン
ジスタＱ6 はオン状態を保持しつづけることになる。
となった時、即ち駆動選択入力端子Ｐi2が状態Ｈにある
際にインバータ２１がＺ状態となっても（ｔ＝ｔ5 ）Ｎ
ＭＯＳトランジスタＱ6 がオフ状態のままであり、時刻
ｔ6 まで出力端子Ｐ00は状態Ｈにある。駆動許可入力端
子Ｐi1が状態Ｈのままで、次段回路の動作によって出力
端子Ｐ00がＺ状態となった場合でも同様である。時刻ｔ
6 でパルス発生回路ＳＧが高論理レベルのパルスを出力
すると、既に時刻ｔ5 において出力端子Ｐ00はＺ状態と
なっているので、出力端子Ｐ00の電位は低下して低論理
レベルにまで達する。そしてこれによりＮＭＯＳトラン
ジスタＱ6 はオン状態を保持しつづけることになる。
【０１３２】つまり第６実施例によれば、駆動許可入力
端子Ｐi1が状態Ｈとなって、インバータ２１がＺ状態と
なっても、速やかに出力端子Ｐ00の電位を低論理レベル
に移行させることができる。つまり出力端子Ｐ00がＺ状
態にあった場合リーク等によりその電位が低下して次段
回路の入力バッファ回路４０の遷移電圧ＶITに近づき、
次段回路に大きな貫通電流を流すような事態が考えられ
るが、これを回避することができる。
端子Ｐi1が状態Ｈとなって、インバータ２１がＺ状態と
なっても、速やかに出力端子Ｐ00の電位を低論理レベル
に移行させることができる。つまり出力端子Ｐ00がＺ状
態にあった場合リーク等によりその電位が低下して次段
回路の入力バッファ回路４０の遷移電圧ＶITに近づき、
次段回路に大きな貫通電流を流すような事態が考えられ
るが、これを回避することができる。
【０１３３】パルス発生回路ＳＧによるパルスは、出力
端子Ｐ00が状態ＨにあるときにはＮＭＯＳトランジスタ
Ｑ6 に間欠的に不要な電流を流させることになる。しか
し、上記の動作からわかるように、このパルスは狭くて
足り、ＮＭＯＳトランジスタＱ6 における不要な電力消
費を小さく抑えることができる。
端子Ｐ00が状態ＨにあるときにはＮＭＯＳトランジスタ
Ｑ6 に間欠的に不要な電流を流させることになる。しか
し、上記の動作からわかるように、このパルスは狭くて
足り、ＮＭＯＳトランジスタＱ6 における不要な電力消
費を小さく抑えることができる。
【０１３４】図１０はこの発明の第７実施例であるプル
ダウン抵抗コントロール出力回路の回路図である。図９
に示した第６実施例に更にプルダウントランジスタとし
てＮＭＯＳトランジスタＱ8 を加設したものである。Ｎ
ＭＯＳトランジスタＱ8 は、出力端子Ｐ00に接続された
ドレインと、電源ＶSSに接続されたソースと、インバー
タＧ１の出力端と接続されたゲートとを有する。
ダウン抵抗コントロール出力回路の回路図である。図９
に示した第６実施例に更にプルダウントランジスタとし
てＮＭＯＳトランジスタＱ8 を加設したものである。Ｎ
ＭＯＳトランジスタＱ8 は、出力端子Ｐ00に接続された
ドレインと、電源ＶSSに接続されたソースと、インバー
タＧ１の出力端と接続されたゲートとを有する。
【０１３５】このように構成された出力回路の動作は第
６実施例の場合とほぼ同様である。出力端子Ｐ00が状態
ＬにあるときはインバータＧ６によってＮＭＯＳトラン
ジスタＱ6 ，Ｑ8 の両方がオン状態となり、出力端子Ｐ
00の状態Ｌを保持する。又、出力端子Ｐ00が状態Ｈにあ
るときには、インバータＧ６によってＮＭＯＳトランジ
スタＱ8 はオフ状態とされ、この出力回路の動作には関
与せず第６実施例と同じ動作をすることになる。
６実施例の場合とほぼ同様である。出力端子Ｐ00が状態
ＬにあるときはインバータＧ６によってＮＭＯＳトラン
ジスタＱ6 ，Ｑ8 の両方がオン状態となり、出力端子Ｐ
00の状態Ｌを保持する。又、出力端子Ｐ00が状態Ｈにあ
るときには、インバータＧ６によってＮＭＯＳトランジ
スタＱ8 はオフ状態とされ、この出力回路の動作には関
与せず第６実施例と同じ動作をすることになる。
【０１３６】出力端子Ｐ00が状態ＨからＺ状態へ移行し
た場合に、パルス発生回路ＳＧの発生するパルスにより
ＮＭＯＳトランジスタＱ6 がオン状態となって出力端子
Ｐ00が状態Ｌへ移行すると、インバータＧ６によって直
ちにＮＭＯＳトランジスタＱ8 もオン状態になり、結局
第６実施例と同じ動作をすることになる。
た場合に、パルス発生回路ＳＧの発生するパルスにより
ＮＭＯＳトランジスタＱ6 がオン状態となって出力端子
Ｐ00が状態Ｌへ移行すると、インバータＧ６によって直
ちにＮＭＯＳトランジスタＱ8 もオン状態になり、結局
第６実施例と同じ動作をすることになる。
【０１３７】なお、この第７実施例ではＮＭＯＳトラン
ジスタＱ6 ，Ｑ8 がオン状態となったとき、出力端子Ｐ
00が第６実施例の場合と比較して小さなオン抵抗でプル
ダウンされ、ノイズに強くなるという付加的効果があ
る。その一方で、出力端子Ｐ00が状態Ｈにある場合に、
パルス発生回路ＳＧの発生するパルスによってオン状態
とされるのはＮＭＯＳトランジスタＱ6 のみであり、間
欠的に流れる不要な電流は第６実施例の場合と同じであ
り、増加していない。よって不要な電力消費を抑えつ
つ、独立してプルダウン時の抵抗を設計することが可能
である。
ジスタＱ6 ，Ｑ8 がオン状態となったとき、出力端子Ｐ
00が第６実施例の場合と比較して小さなオン抵抗でプル
ダウンされ、ノイズに強くなるという付加的効果があ
る。その一方で、出力端子Ｐ00が状態Ｈにある場合に、
パルス発生回路ＳＧの発生するパルスによってオン状態
とされるのはＮＭＯＳトランジスタＱ6 のみであり、間
欠的に流れる不要な電流は第６実施例の場合と同じであ
り、増加していない。よって不要な電力消費を抑えつ
つ、独立してプルダウン時の抵抗を設計することが可能
である。
【０１３８】
【発明の効果】以上の説明から、この発明は以下の効果
を奏することがわかる。
を奏することがわかる。
【０１３９】請求項１及び請求項２にかかる発明におい
て、第１トランジスタは入力端子の電位が高論理レベル
にある時に間欠的にオン状態へ駆動されるので、入力端
子に入力する前段の回路の出力が高論理レベルから高イ
ンピダンス状態となった場合に、入力端子を速やかに低
電位電源に接続して、入力バッファ回路に貫通電流を流
すことを回避するとともに、次段以降に安定した電位を
供給する。また駆動は間欠的ゆえ電力消費は少ない。
て、第１トランジスタは入力端子の電位が高論理レベル
にある時に間欠的にオン状態へ駆動されるので、入力端
子に入力する前段の回路の出力が高論理レベルから高イ
ンピダンス状態となった場合に、入力端子を速やかに低
電位電源に接続して、入力バッファ回路に貫通電流を流
すことを回避するとともに、次段以降に安定した電位を
供給する。また駆動は間欠的ゆえ電力消費は少ない。
【０１４０】請求項３にかかる発明において、入力端子
に入力する前段の回路の出力が高論理レベルから高イン
ピダンス状態となった場合に、第１及び第４トランジス
タがより低いプルダウン抵抗で入力端子を速やかに低電
位電源に接続する。
に入力する前段の回路の出力が高論理レベルから高イン
ピダンス状態となった場合に、第１及び第４トランジス
タがより低いプルダウン抵抗で入力端子を速やかに低電
位電源に接続する。
【０１４１】しかも入力端子が高インピダンス状態でな
く、かつ高論理レベルにあるときには、第１トランジス
タのみが間欠的に駆動されるので、不要な電力の消費は
小さく抑えられる。
く、かつ高論理レベルにあるときには、第１トランジス
タのみが間欠的に駆動されるので、不要な電力の消費は
小さく抑えられる。
【０１４２】請求項４及び請求項５にかかる発明におい
て、第１トランジスタは出力端子の電位が高論理レベル
にある時には出力端子を低電位電源に接続せず、したが
って不要な電力を消費させることなく、出力端子の電位
が高論理レベルにない時に出力端子を低電位電源に接続
するプルダウン抵抗として働く。
て、第１トランジスタは出力端子の電位が高論理レベル
にある時には出力端子を低電位電源に接続せず、したが
って不要な電力を消費させることなく、出力端子の電位
が高論理レベルにない時に出力端子を低電位電源に接続
するプルダウン抵抗として働く。
【０１４３】請求項６及び請求項７にかかる発明におい
て、第１トランジスタは出力端子の電位が高論理レベル
にある時に間欠的にオン状態へ駆動されるので、出力端
子が出力する次段の回路が高論理レベルから高インピダ
ンス状態となった場合に、出力端子を速やかに低電位電
源に接続して、次段の回路の入力バッファ回路に貫通電
流を流すことを回避するとともに、安定した電位を供給
する。また駆動は間欠的ゆえ電力消費は少ない。
て、第１トランジスタは出力端子の電位が高論理レベル
にある時に間欠的にオン状態へ駆動されるので、出力端
子が出力する次段の回路が高論理レベルから高インピダ
ンス状態となった場合に、出力端子を速やかに低電位電
源に接続して、次段の回路の入力バッファ回路に貫通電
流を流すことを回避するとともに、安定した電位を供給
する。また駆動は間欠的ゆえ電力消費は少ない。
【０１４４】請求項８にかかる発明において、出力端子
が出力する次段の回路が高論理レベルから高インピダン
ス状態となった場合に、第１及び第４トランジスタがよ
り低いプルダウン抵抗で出力端子を速やかに低電位電源
に接続する。
が出力する次段の回路が高論理レベルから高インピダン
ス状態となった場合に、第１及び第４トランジスタがよ
り低いプルダウン抵抗で出力端子を速やかに低電位電源
に接続する。
【０１４５】しかも出力端子が高インピダンス状態でな
く、高論理レベルにあるときには、第１トランジスタの
みが間欠的に駆動されるので、不要な電力の消費は小さ
く抑えられる。
く、高論理レベルにあるときには、第１トランジスタの
みが間欠的に駆動されるので、不要な電力の消費は小さ
く抑えられる。
【図１】この発明の第２実施例にかかるプルダウン抵抗
コントロール入力回路の回路図である。
コントロール入力回路の回路図である。
【図２】図１に示すプルダウン抵抗コントロール入力回
路の動作を示すタイミングチャートである。
路の動作を示すタイミングチャートである。
【図３】この発明の第１実施例にかかるプルダウン抵抗
コントロール入力回路の回路図である。
コントロール入力回路の回路図である。
【図４】図３に示すプルダウン抵抗コントロール入力回
路の動作を示すタイミングチャートである。
路の動作を示すタイミングチャートである。
【図５】この発明の第３実施例にかかるプルダウン抵抗
コントロール入力回路の回路図である。
コントロール入力回路の回路図である。
【図６】パルス発生回路ＳＧの一構成例を示す回路図で
ある。
ある。
【図７】この発明の第４実施例にかかるプルダウン抵抗
コントロール出力回路の回路図である。
コントロール出力回路の回路図である。
【図８】この発明の第５実施例にかかるプルダウン抵抗
コントロール出力回路の回路図である。
コントロール出力回路の回路図である。
【図９】この発明の第６実施例にかかるプルダウン抵抗
コントロール出力回路の回路図である。
コントロール出力回路の回路図である。
【図１０】この発明の第７実施例にかかるプルダウン抵
抗コントロール出力回路の回路図である。
抗コントロール出力回路の回路図である。
【図１１】図９に示すプルダウン抵抗コントロール出力
回路の動作を示すタイミングチャートである。
回路の動作を示すタイミングチャートである。
【図１２】従来の入力バッファ回路を示す回路図であ
る。
る。
【図１３】従来の入力バッファ回路の動作を示すタイミ
ングチャートである。
ングチャートである。
【図１４】入力端子Ｐi が高インピダンス状態（Ｚ状
態）となる例を示す回路図である。
態）となる例を示す回路図である。
【図１５】従来の出力バッファ回路を示す回路図であ
る。
る。
Ｐi 入力端子 Ｐo ，Ｐoo 出力端子 Ｑ1 ，Ｑ6 ，Ｑ7 ，Ｑ8 ＮＭＯＳトランジスタ（プル
ダウントランジスタ） Ｑ3 ，Ｑ5 ＮＭＯＳトランジスタ Ｑ2 ，Ｑ4 ＰＭＯＳトランジスタ Ｇ１，Ｇ２ ゲート（インバータ） Ｇ３ ナンドゲート Ｇ４ ノアゲート Ｇ５ オアゲート ＶDD，ＶSS 電源 ＶRT インバータＧ１の遷移電圧 ＳＧ パルス発生回路 １１ 入力バッファ回路 ２１ 出力バッファ回路
ダウントランジスタ） Ｑ3 ，Ｑ5 ＮＭＯＳトランジスタ Ｑ2 ，Ｑ4 ＰＭＯＳトランジスタ Ｇ１，Ｇ２ ゲート（インバータ） Ｇ３ ナンドゲート Ｇ４ ノアゲート Ｇ５ オアゲート ＶDD，ＶSS 電源 ＶRT インバータＧ１の遷移電圧 ＳＧ パルス発生回路 １１ 入力バッファ回路 ２１ 出力バッファ回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/092 Ｈ０３Ｋ 19/00 １０１Ｋ Ｈ０３Ｋ 19/0175
Claims (8)
- 【請求項１】 入力端子と、出力端子と、高電位点と低
電位点との間に設けられ、前記入力端子に接続された入
力端と、前記出力端子に接続された出力端とを備え、か
つ第１の遷移電圧を有する入力バッファ回路と、前記入
力端子に接続された第１電極と、前記低電位点に接続さ
れた第２電極と、制御電極とを有し、前記制御電極の電
位が比較的高電位の場合にオン状態へと駆動され、前記
制御電極の電位が比較的低電位の場合にオフ状態へと駆
動される第１トランジスタと、前記入力端子に接続され
た入力端と、前記第１トランジスタの前記制御電極に接
続された出力端とを有し、前記入力端子の電位が第２遷
移電圧よりも低い場合には前記第１トランジスタの前記
制御電極に前記比較的高電位を出力し、前記入力端子の
電位が前記第２遷移電圧よりも高い場合には前記第１ト
ランジスタの前記制御電極に前記比較的低電位を基準と
して前記比較的高電位にまで達する間欠的なパルスを出
力する第１論理反転回路と、を備えるプルダウン抵抗コ
ントロール入力回路。 - 【請求項２】 前記第１論理反転回路は前記間欠的なパ
ルスを出力するパルス発生回路と、前記第１論理反転回
路の前記入力端に接続された入力端と、出力端とを有す
るインバータと、前記インバータの前記出力端に接続さ
れた第１入力端と、前記パルス発生回路に接続された第
２入力端と、前記第１論理反転回路の前記出力端に接続
された出力端とを有するオアゲートと、を備える請求項
１記載のプルダウン抵抗コントロール入力回路。 - 【請求項３】 前記入力端子に接続された第１電極と、
前記低電位点に接続された第２電極と、制御電極とを有
する前記第１トランジスタと同極性の第４トランジスタ
と、前記入力端子に接続された入力端と、前記第４トラ
ンジスタの前記制御電極に接続された出力端とを有し、
前記入力端子の電位が前記第２遷移電圧よりも低い場合
には前記第４トランジスタの前記制御電極に前記比較的
高電位を出力し、前記入力端子の電位が前記第２遷移電
圧よりも高い場合には前記第４トランジスタの前記制御
電極に前記比較的低電位を出力する第２論理反転回路
と、を更に備える請求項１記載のプルダウン抵抗コント
ロール入力回路。 - 【請求項４】 駆動許可入力端子と、駆動選択入力端子
と、前記駆動許可入力端子及び前記駆動選択入力端子の
信号によって制御される第１駆動出力端及び第２駆動出
力端とを有するトライステートコントロール回路と、 出力端子と、 高電位点と低電位点との間に設けられ、前記第１駆動出
力端に接続された第１入力端と、前記第２駆動出力端に
接続された第２入力端と、前記出力端子に接続された出
力端とを備えた出力バッファ回路と、 前記出力端子に接続された第１電極と、前記低電位点に
接続された第２電極と、制御電極とを有し、前記制御電
極の電位が比較的高電位の場合にオン状態へと駆動さ
れ、前記制御電極の電位が比較的低電位の場合にオフ状
態へと駆動される第１トランジスタと、 前記出力端子に接続された入力端と、前記第１トランジ
スタの前記制御電極に接続された出力端とを有する第１
論理反転回路と、 を備えるプルダウン抵抗コントロール出力回路。 - 【請求項５】 前記第１論理反転回路は第２遷移電圧を
有し、前記第１論理反転回路の前記入力端の電位が前記
第２遷移電圧よりも低い場合には前記第１論理反転回路
の前記出力端に前記比較的高電位を出力し、前記第１論
理反転回路の前記入力端の電位が前記第２遷移電圧より
も高い場合には前記第１論理反転回路の前記出力端に前
記比較的低電位を出力する、請求項４記載のプルダウン
抵抗コントロール出力回路。 - 【請求項６】 前記第１論理反転回路は第２遷移電圧を
有し、前記第１論理反転回路の前記入力端の電位が前記
第２遷移電圧よりも低い場合には前記第１論理反転回路
の前記出力端に前記比較的高電位を出力し、前記第１論
理反転回路の前記入力端の電位が前記第２遷移電圧より
も高い場合には前記第１論理反転回路の前記出力端に前
記比較的低電位を基準として前記比較的高電位にまで達
する間欠的なパルスを出力する、請求項４記載のプルダ
ウン抵抗コントロール出力回路。 - 【請求項７】 前記第１論理反転回路は前記間欠的なパ
ルスを出力するパルス発生回路と、前記第１論理反転回
路の前記入力端に接続された入力端と、出力端とを有す
るインバータと、前記インバータの出力端に接続された
第１入力端と、前記パルス発生回路に接続された第２入
力端と、前記第１論理反転回路の前記出力端に接続され
た出力端とを有するオアゲートと、を備える請求項６記
載のプルダウン抵抗コントロール出力回路。 - 【請求項８】 前記出力端子に接続された第１電極と、
前記低電位点に接続された第２電極と、制御電極とを有
する前記第１トランジスタと同極性の第４トランジスタ
と、前記出力端子に接続された入力端と、前記第４トラ
ンジスタの前記制御電極に接続された出力端とを有し、
前記出力端子の電位が前記第２遷移電圧よりも低い場合
には前記第４トランジスタの前記制御電極に前記比較的
高電位を出力し、前記入力端子の電位が前記第２遷移電
圧よりも高い場合には前記第４トランジスタの前記制御
電極に前記比較的低電位を出力する第２論理反転回路
と、を更に備える請求項６記載のプルダウン抵抗コント
ロール出力回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3131084A JP2583684B2 (ja) | 1990-11-06 | 1991-06-03 | プルダウン抵抗コントロール入力回路及び出力回路 |
| US07/777,740 US5218242A (en) | 1990-11-06 | 1991-10-16 | Pulldown resistance control input circuit and output circuit |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30155890 | 1990-11-06 | ||
| JP2-301558 | 1990-11-06 | ||
| JP3131084A JP2583684B2 (ja) | 1990-11-06 | 1991-06-03 | プルダウン抵抗コントロール入力回路及び出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04356815A JPH04356815A (ja) | 1992-12-10 |
| JP2583684B2 true JP2583684B2 (ja) | 1997-02-19 |
Family
ID=26466022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3131084A Expired - Lifetime JP2583684B2 (ja) | 1990-11-06 | 1991-06-03 | プルダウン抵抗コントロール入力回路及び出力回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5218242A (ja) |
| JP (1) | JP2583684B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2694851B1 (fr) * | 1992-08-12 | 1994-12-23 | Sgs Thomson Microelectronics | Circuit de tirage vers un état déterminé d'une entrée de circuit intégré. |
| US5442304A (en) * | 1993-10-15 | 1995-08-15 | Advanced Micro Devices, Inc. | CMOS logic gate clamping circuit |
| US5559447A (en) * | 1994-11-17 | 1996-09-24 | Cypress Semiconductor | Output buffer with variable output impedance |
| US5933021A (en) * | 1996-06-18 | 1999-08-03 | Sun Microsystems, Inc | Noise suppression method and circuits for sensitive circuits |
| US6239619B1 (en) * | 1996-12-11 | 2001-05-29 | Sun Microsystems, Inc. | Method and apparatus for dynamic termination logic of data buses |
| JP4018941B2 (ja) * | 2002-06-26 | 2007-12-05 | オリオン電機株式会社 | 信号干渉防止ユニット及び信号処理装置 |
| US7888962B1 (en) | 2004-07-07 | 2011-02-15 | Cypress Semiconductor Corporation | Impedance matching circuit |
| US8036846B1 (en) | 2005-10-20 | 2011-10-11 | Cypress Semiconductor Corporation | Variable impedance sense architecture and method |
| JP5264249B2 (ja) * | 2008-03-31 | 2013-08-14 | 三菱自動車工業株式会社 | 静電容量式タッチセンサー装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58137331A (ja) * | 1982-02-10 | 1983-08-15 | Nec Corp | インバ−タ回路 |
| US4612466A (en) * | 1984-08-31 | 1986-09-16 | Rca Corporation | High-speed output driver |
| JPS62220026A (ja) * | 1986-03-20 | 1987-09-28 | Toshiba Corp | 出力バツフア回路 |
| JPH0221696A (ja) * | 1988-07-11 | 1990-01-24 | Hitachi Ltd | 多層配線基板 |
| US4961010A (en) * | 1989-05-19 | 1990-10-02 | National Semiconductor Corporation | Output buffer for reducing switching induced noise |
| KR920002426B1 (ko) * | 1989-05-31 | 1992-03-23 | 현대전자산업 주식회사 | 집적회로의 출력버퍼회로 |
| US5036222A (en) * | 1990-02-22 | 1991-07-30 | National Semiconductor Corporation | Output buffer circuit with output voltage sensing for reducing switching induced noise |
-
1991
- 1991-06-03 JP JP3131084A patent/JP2583684B2/ja not_active Expired - Lifetime
- 1991-10-16 US US07/777,740 patent/US5218242A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5218242A (en) | 1993-06-08 |
| JPH04356815A (ja) | 1992-12-10 |
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